KR20120048998A - 반도체 장치 및 제조 방법 - Google Patents

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Abstract

반도체 장치 및 제조 방법이 제공된다. 이 장치는 하부 구조 상에 실장된 복수개의 반도체 소자 층들을 포함한다. 반도체 소자 층들 각각은 반도체 칩 및 반도체 칩의 일면에 배치되는 연결 구조체를 포함하고, 반도체 소자 층이 하부 구조로부터 멀리 배치될수록, 해당 반도체층의 연결 구조체의 단면적은 감소할 수 있다.

Description

반도체 장치 및 제조 방법{Semiconductor device and fabrication method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 장치는 그 용량 및 속도가 모두 증가하고 있다. 따라서 더 작은 반도체 장치 안에 다양한 기능을 하는 회로를 집적하고, 반도체 장치를 더 빠르게 동작시키기 위한 다양한 시도가 이루어지고 있다.
반도체 장치의 고집적 및 고성능 동작을 위하여, 반도체 소자들을 적층시키는 방안이 제시되고 있다. 예를 들어, 하나의 반도체 패키지 안에 복수개의 칩들이 실장되는 멀티 칩 패키지(Multi-Chip Package), 적층된 이종 칩들이 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 있다. 복수개의 반도체 소자들이 적층되는 경우, 적층된 반도체 소자들을 안정적으로 연결할 수 있는 방법이 필요하다.
본 발명이 해결하고자 하는 일 과제는, 접촉 신뢰성이 향상된 연결 구조체를 가지는 복수개의 반도체 소자를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 접촉 신뢰성이 향상된 연결 구조체를 가지는 복수개의 반도체 소자를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야의 통상의 기술을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 연결 구조체들 각각을 구성하는 요소들의 수가 다른 반도체 장치가 제공된다. 이 장치는 제 1 및 제 2 연결 구조체들 그리고 상기 제 1 연결 구조체의 일 측에 배치되는 제 1 및 제 2 반도체 소자들을 포함한다. 상기 제 1 반도체 소자는 상기 제 1 및 제 2 연결 구조체들 사이에 배치되고, 상기 제 1 및 제 2 반도체 소자들 각각은 내부 회로를 구성하는 도전 패턴들을 구비한다. 상기 제 1 및 제 2 연결 구조체들 각각은 상기 도전 패턴들 중의 적어도 하나에 전기적으로 연결되는 연결 요소들 및 상기 도전 패턴으로부터 전기적으로 절연된 보조 요소들을 포함할 수 있다. 상기 연결 요소들 및 상기 보조 요소들의 수들의 합은 상기 제 1 연결 구조체에서보다 상기 제 2 연결 구조체에서 더 작고, 상기 보조 요소들의 수는 상기 제 1 연결 구조체와 상기 제 2 연결 구조체에서 서로 다를 수 있다.
일부 실시예들에 따르면, 상기 보조 요소들의 수는 상기 제 1 연결 구조체에서보다 상기 제 2 연결 구조체에서 더 작을 수 있다. 또한, 상기 연결 요소들의 수는 상기 제 1 및 제 2 연결 구조체들에서 동일할 수 있다.
일부 실시예들에 따르면, 상기 제 2 연결 구조체를 구성하는 상기 연결 요소들 및 상기 보조 요소들의 수는 상기 제 1 연결 구조체를 구성하는 상기 연결 요소들 및 상기 보조 요소들의 수의 50% 내지 90%일 수 있다. 또한, 상기 제 2 연결 구조체를 구성하는 상기 보조 요소들의 수는 상기 제 1 연결 구조체를 구성하는 상기 보조 요소들의 수의 50% 내지 90%일 수 있다.
본 발명의 다른 측면에 따르면, 연결 구조체의 단면적이 다른 반도체 장치가 제공된다. 이 장치는 하부 구조 및 상기 하부 구조 상에 실장된 복수개의 반도체 소자 층들을 포함한다. 상기 반도체 소자 층들 각각은 반도체 칩 및 상기 반도체 칩의 일면에 배치되는 연결 구조체를 포함하고, 상기 반도체 소자 층이 상기 하부 구조로부터 멀리 배치될수록, 해당 반도체층의 연결 구조체의 단면적은 감소할 수 있다.
본 발명의 일부 실시예에 따르면, 반도체 장치에 구비되는 복수개의 반도체 소자를 연결하는 연결 구조체의 면적 비율이 층마다 달라질 수 있다. 예를 들면, 연결 구조체의 면적 비율은 후에 적층되는 반도체 소자일수록 감소할 수 있다. 이 경우, 후에 적층되는 반도체 소자는 작은 본딩 힘으로 본딩될 수 있기 때문에, 이미 형성된 연결 구조체의 변형 및 이에 따른 접촉 불량은 억제 또는 예방될 수 있다. 이에 따라, 복수개의 반도체 소자들은 안정적으로 연결될 수 있으며, 반도체 장치의 동작 신뢰성은 향상될 수 있다.
본 발명의 다른 실시예에 따르면, 복수개의 반도체 소자를 적층하는 경우, 후속 본딩 공정으로 갈수록 본딩 힘이 감소한다. 이 경우, 후속 본딩 힘은 이미 형성된 연결 구조체의 변형에 의해 접촉 불량이 발생하지 않는 범위 내에서 정해지므로 적층되는 반도체 소자의 동작 신뢰성을 개선할 수 있다.
도 1a은 본 발명의 실시예들에 따른 반도체 장치를 예시적으로 설명하기 위한 개략도이다.
도 1b는 본 발명의 제 1 방식에 따른 연결 구조체들의 형성 방법을 설명하기 위한 도면이다.
도 1c는 본 발명의 제 2 방식에 따른 연결 구조체들의 형성 방법을 설명하기 위한 도면이다.
도 2a 내지 도 2d는 본 발명의 일부 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도들이다.
도 3a 및 도 3b은 본 발명의 다른 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5a는 본 발명에 따른 반도체 장치의 일 측면을 예시적으로 설명하기 위한 사시도이다.
도 5b, 도 6a, 도 6b, 도 7a 그리고 도 7b는 도 5a의 점선들을 따라 보여지는 반도체 장치의 평면도들이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다.
도 9a, 도 9b, 도 10 및 도 11은 도 8의 점선들을 따라 보여지는 연결 구조체들을 예시적으로 보여주는 평면도들이다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14a 내지 도 14c는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 변형된 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16a 내지 도 16c는 칩 스택을 형성하는 본 발명의 일부 실시예들에 따른 제조 방법들을 예시적으로 보여주는 도면들이다.
도 17은 본 발명의 일부 실시예들에 따른 패키지 모듈을 예시적으로 보여주는 평면도이다.
도 18은 본 발명의 일부 실시예들에 따른 메모리 카드를 예시적으로 보여주는 개략도이다.
도 19는 본 발명의 일부 실시예들에 따른 전자 시스템을 예시적으로 보여주는 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
"또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 예를 들어, "A 또는 B"는, "A, B, A와 B"를 의미한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타내며, 동일한 용어로 설명되는 구성 요소는 동일 또는 유사한 구조를 가질 수 있다.
도 1a은 본 발명의 실시예들에 따른 반도체 장치를 예시적으로 설명하기 위한 개략도이다.
도 1a을 참조하면, 본 발명의 실시예들에 따른 반도체 장치(100)는 하부 구조(10) 상에 실장되는 칩 스택(20)를 포함할 수 있다. 칩 스택(20)는, 복수의 반도체 소자들(22, 24) 및 복수의 연결 구조체들(21, 23)을 포함할 수 있다. 예를 들면, 칩 스택(20)는, 도 2a에 도시된 것처럼, 하부 구조(110c)의 상부면 상에 차례로 적층된, 제 1 연결 구조체(140a), 제 1 반도체 소자(110a), 제 2 연결 구조체(140b) 및 제 2 반도체 소자(110b)를 포함할 수 있다.
하부 구조(10)는 다른 반도체 소자, 다른 칩 스택 또는 인쇄회로 기판일 수 있다. 하지만, 본 발명의 기술적 사상이 하부 구조(10)에 대한 이러한 예시들에 한정되지는 않는다. 즉, 그것의 상부에 칩 스택(20)가 실장되는 것이 가능하다면, 어떠한 것들도 본 발명의 기술적 사상을 구현하기 위한 하부 구조(10)로서 이용될 수 있다.
반도체 소자들(22, 24) 각각은, 반도체 기판 상에 집적된 내부 회로(IC) 또는 미세 전자 요소들(microelectronic elements)을 포함하는, 칩들일 수 있다. 예를 들면, 내부 회로들(IC)은, 랜덤 억세스 메모리(Random Access Memory; RAM), 비휘발성 메모리(Nonvolatile memory), 메모리 제어 회로, 어플리케이션 프로세서(Application processor) 회로, 파워 서플라이(Power supplier) 회로, 모뎀 또는 RF(Radio Frequency) 회로 중의 적어도 하나를 포함할 수 있다.
한편, 일부 실시예들에 따르면, 하나의 칩 스택(20)를 구성하는 반도체 소자들(22, 24)은, 동일한 구조를 가지면서 동일한 기능을 수행하도록 제작된, 동종의 반도체 칩들일 수 있다. 예를 들면, 고상 디스크(solid state disk)에서와 같이, 적층된 동종의 비휘발성 메모리 칩들이 하나의 칩 스택(20)를 구성할 수 있다. 다른 실시예들에 따르면, 하나의 칩 스택(20)를 구성하는 반도체 소자들(22, 24)은, 서로 다른 구조를 가지면서 서로 다른 기능을 수행하도록 제작된, 이종의 반도체 칩들일 수 있다. 예를 들면, 적어도 하나의 반도체 메모리 칩과 적어도 하나의 로직 칩이 하나의 칩 스택(20)를 구성할 수 있다. 하지만, 본 기술적 사상이 이러한 예시된 조합들에 한정되지 않는다. 예를 들면, 하나의 칩 스택(20)는, 메모리 칩, 로직 칩 및 인터포저 등의 반도체 칩들 중에서 선택되는, 서로 다른 종류의 것들을 포함할 수 있다.
연결 구조체들(21, 23) 각각은 반도체 소자(22, 24)의 내부 회로(IC)에 접속하는 연결 요소들(CE)을 구비할 수 있다. 연결 요소들(CE)은 반도체 소자들(22, 24) 사이의 전기적 연결 경로로서 또는 반도체 소자(22)와 하부 구조(10) 사이의 전기적 연결 경로로서 사용될 수 있다. 이에 더하여, 연결 구조체들(21, 23) 중의 적어도 하나는 반도체 소자(22, 24)에 부착되지만 그것의 내부 회로(IC)에 전기적으로 연결되지 않는 보조 요소들(AE)을 더 포함할 수 있다. 연결 요소(CE) 및 보조 요소(AE)의 구조 및 배치 등과 관련된 기술적 특징들은 아래에서 도 2a 내지 도 2d를 참조하여 보다 상세하게 설명될 것이다.
일부 실시예들에 따르면, 하나의 연결 구조체(21 또는 23) 내에 포함되는 연결 요소(CE)와 보조 요소(AE)는 같은 제조 공정을 이용하여 형성될 수 있다. 이 경우, 하나의 연결 구조체(21 또는 23) 내에 포함되는 연결 요소(CE)와 보조 요소(AE)는 적어도 물질의 종류에 있어서 실질적으로 동일할 수 있다. 다른 실시예들에 따르면, 연결 요소(CE)와 보조 요소(AE)는 서로 다른 제조 공정들을 이용하여 독립적으로 형성될 수도 있다.
제조 방법에 있어서, 이후 도 12 내지 도 16을 참조하여 보다 상세하게 설명될 것처럼, 연결 구조체(21, 23)를 형성하는 공정은 연결 요소들(CE)에 열 및/또는 압력을 인가하는 단계를 포함할 수 있다. 예를 들면, 열압착(thermo-compression) 단계 또는 리플로우(reflow) 단계가 실시될 수 있다. 이 경우, 연결 구조체(21, 23)를 형성하는 공정은 아래 식 1에 의해 기술되는 조건(이하, 형성 조건)을 충족시키도록 실시될 수 있다.
[식 1]
P1 < P and T1 < T,
여기서 P 및 T는 해당 연결 구조체를 형성하는 단계에서 하나의 연결 요소(CE)에 인가되는 압력 및 온도이고, P1 및 T1는 하나의 연결 요소(CE)의 형성을 위해 요구되는 최소의 압력 및 최소의 온도이다.
한편, 열 및/또는 압력의 인가에 의해, 연결 구조체(21, 23)는 적어도 한번의 열적 또는 물리적 스트레스를 경험하게 된다. 하지만, 이러한 열적 또는 물리적 스트레스는 이미 완성된 연결 요소의 구조적 변형 또는 (금속간 화합물(Inter-Metalic Compound; IMC)의 과도한 생성과 같은) 변성을 초래할 수 있다. 보다 구체적으로, 앞서 형성된 연결 구조체(이하, 선-연결 구조체; previous connecting structure)는 나중에 형성되는 연결 구조체(이하, 후-연결 구조체; following connecting structure)에 비해, 열적 또는 물리적 스트레스를 더 많이 경험하게 되며, 따라서 제품의 불량을 유발할 수 있는 현상들이 선-연결 구조체에서 발생할 가능성이 증대된다.
본 발명의 기술적 사상에 따르면, 선-연결 구조체에서의 이러한 문제를 예방하기 위해, 후-연결 구조체를 형성하는 공정은 적어도 아래 식 2에 의해 기술되는 조건(이하, 예방 조건)을 충족시키는 한도 내에서 실시될 수 있다.
[식 2]
P < P2 and T < T2,
여기서 P2 및 T2는 후-연결 구조체를 형성하는 단계에서 선-연결 구조체에 포함되는 연결 요소의 변형 또는 변성이 발생하는 최소의 압력 및 최소의 온도이다.
식 1의 형성 조건은 후-연결 구조체를 형성하는 단계에서도 충족돼야 하기 때문에, 후-연결 구조체를 형성하는 단계는 아래 식 3에 의해 주어지는 조건을 충족시키도록 실시될 수 있다.
[식 3]
P1 < P < P2 and T1 < T < T2,
연결 요소(CE)의 형성은 그것의 변형 또는 변성을 이용할 수 있다. 예를 들면, 연결 요소(CE)로서 솔더가 사용되는 경우, 솔더는, 변형 또는 변성의 과정으로 이해될 수 있는, 용융 과정을 통해 형성된다. 즉, 형성 조건의 임계값들(즉, P1 및 T1)과 예방 조건의 임계값들(P2 및 T2) 사이의 차이들은 작을 수 있다. 이에 따라, 후-연결 구조체의 형성 공정에서 선-연결 구조체의 변형 또는 변성을 예방할 수 있는, 공정 마아진을 충분히 확보하기 어려울 수 있다. 하지만, 아래에서 설명할 본 발명의 실시예들에 따르면, 이러한 공정 마아진을 확보하는 것이 가능하다.
한편, 상술한 임계값들 P1, P2, T1 및 T2는 (1) 독립적인 것이 아니라 상호 관련이 있는 물리량들(correlated physical quantities)일 수 있으며 (2) 해당 제품을 위해 사용되는 물질 및/또는 해당 제품의 구조에 의존적인 값들일 것임은, 이 분야에서 통상의 지식을 가진 자들에게 자명하다. 이런 이유에서, 아래에서 설명되는 여러 실시예들은 본 기술적 사상을 예시적으로 설명하기 위해 제공되는 것으로 이해돼야 한다. 즉, 본 발명의 기술적 사상은 상술한 해당 제품에 의존적인 요소들(예를 들면, 물질 및 구조)을 고려하여 다양하게 변형될 수 있다. 이에 더하여, 이 분야에서 통상의 지식을 가진 자라면, 이 출원서에서 설명될 내용들에 기초하여 이러한 변형들을 용이하게 구현할 수 있을 것이라는 점에서, 이러한 변형들에 대한 설명은 생략될 수 있다.
도 1b는 본 발명의 제 1 방식에 따른 연결 구조체들의 형성 방법을 설명하기 위한 도면이다.
도 1b를 참조하면, 하부 구조(10) 상에 선-연결 구조체(previous connecting structure; PCS)를 형성하고, 그 결과물(R1) 상에 후-연결 구조체(following connecting structure; FCS)를 형성한다. 이 실시예들에 따르면, 후-연결 구조체(FCS)에 포함되는 연결 요소들의 수(n2(CE)) 및 보조 요소들의 수(n2(AE))의 합(n2)은 선-연결 구조체(PCS)에 포함되는 연결 요소들의 수(n1(CE)) 및 보조 요소들의 수(n1(AE))의 합(n1)보다 작을 수 있다. 즉, n2<n1 또는 n2(CE)+n2(AE) < n1(CE)+n1(AE).
한편, 소정의 외력(external force)이 연결 구조체의 상부면에 인가될 경우, 연결 요소들 각각에 인가되는 압력은 해당 연결 구조체를 구성하는 요소들의 총 수에 반비례한다. 즉, 연결 요소(CE) 또는 보조 요소(AE)의 개수 증가는 외부 압력을 분산시킨다. 이에 따라, 상술한 것처럼 n2<n1의 요건이 충족될 경우, 후-연결 구조체(FCS)를 형성하는 단계 동안 선-연결 구조체(PCS)의 연결 요소들(CE) 각각에 인가되는 압력은 n1=n2인 경우에 비해 감소될 수 있다. 즉, n2<n1의 요건이 충족될 경우, 선-연결 구조체(PCS)를 구성하는 연결 요소들(CE)에 대한 예방 조건(즉, P>P2)을 충족시키면서, 후-연결 구조체(FCS)를 형성하는 단계에서 인가할 수 있는 외부 압력(즉, n2 X P)은 증가될 수 있다.
아래 표 1에 예시적으로 도시된 것처럼, n1>n2의 요건은 다양한 방식으로 구현될 수 있다.
가능한 방식들 동종칩들 이종칩들
Mode 1a n1(CE) = n2(CE) and n1(AE) > n2(AE) 가능 가능
Mode 1b n1(CE) > n2(CE) and n1(AE) = n2(AE) 가능(제한적) 가능
Mode 1c n1(CE) > n2(CE) and n1(AE) > n2(AE) 가능(제한적) 가능
Mode 1d n1(CE) < n2(CE) and
n1(AE) + [n2(CE)-n1(CE) ] > n2(AE)		 가능(제한적) 가능
용어 설명
n1(CE) 선-연결 구조체의 연결 요소(CE)의 개수
n1(AE) 선-연결 구조체의 보조 요소(AE)의 개수
n2(CE) 후-연결 구조체의 연결 요소(CE)의 개수
n2(AE) 후-연결 구조체의 보조 요소(AE)의 개수
도 1a을 참조하여 설명된 것처럼, 칩 스택(20)가 동종 칩들로 구성되는 경우, 이들을 연결하는 연결 구조체(21, 23)의 연결 요소들의 수들은 같을 수 있다. 따라서, 표 1의 방식 1a은 동종 칩들로 구성되는 칩 스택에 적용될 수 있다. 칩 스택이 동종 칩들로 구성되는 반도체 장치일지라도, 선-연결 구조체가 하부 구조(10)와 이에 인접하는 반도체 소자(22)의 연결을 위한 연결 구조체(21)로 선택되는 경우, 표 1의 네가지 방식들 모두 가능할 수 있다. 이종 칩들로 구성되는 칩 스택의 경우, 표 1의 네가지 방식들 모두 가능할 수 있다. 본 발명의 실시예들에 따르면, 보조 요소들의 수 n1(AE) 또는 n2(AE)는 0일 수도 있다.
한편, 도 1b 및 표 1을 참조하여 설명된 방식들은, 연결 요소들(CE) 및 보조 요소들(AE)의 크기가 동일한 경우에 유효하게 적용될 수 있다. 즉, 요소들의 크기가 달라질 경우, 아래에서 도 1c를 참조하여 설명될 것처럼, 본 발명의 기술적 사상은 다른 방식들을 통해 구현될 수 있다.
도 1c는 본 발명의 제 2 방식에 따른 연결 구조체들의 형성 방법을 설명하기 위한 도면이다.
도 1c를 참조하면, 하부 구조(10) 상에 선-연결 구조체(PCS)를 형성하고, 그 결과물(R1) 상에 후-연결 구조체(FCS)를 형성한다. 이 실시예들에 따르면, 후-연결 구조체(FCS)와 선-연결 구조체(PCS) 사이에는 아래의 관계가 성립할 수 있다.
[식 4]
A2 < A1 또는 A2(CE)+A2(AE) < A1(CE)+A1(AE)
여기서, A1(CE) 및 A1(AE)는 각각 선-연결 구조체(PCS)에 포함되는 연결 요소들(CE)의 총 면적 및 보조 요소들(AE)의 총 면적이고, A2(CE) 및 A2(AE)는 각각 후-연결 구조체(FCS)에 포함되는 연결 요소들(CE)의 총 면적 및 보조 요소들(AE)의 총 면적이고, A1 및 A2는 각각 A1(CE)+A1(AE) 및 A2(CE)+A2(AE)이다. 이때, 연결 요소들(CE)의 총 면적(A1(CE) 또는 A2(CE))은 하부 구조(10)의 상부면에 평행한 평면과 교차하는 연결 요소들(CE)의 단면들의 면적 합이다. 보조 요소들(AE)의 총 면적(A1(AE) 또는 A2(AE)) 역시 동일한 방식으로 정의된다.
한편, 알려진 것처럼, 압력은 [외력(external force)/면적(area)]으로 정의된다. 따라서, 소정의 외력이 연결 구조체의 상부면에 인가될 경우, 연결 요소들(CE) 각각에 인가되는 압력은 해당 연결 구조체를 구성하는 요소들(CE, AE)의 총 면적에 반비례한다. 이에 따라, 상술한 것처럼 A2<A1의 요건이 충족될 경우, 후-연결 구조체(FCS)를 형성하는 단계 동안, 선-연결 구조체(PCS)의 연결 요소들(CE) 각각에 인가되는 압력은 A1=A2인 경우에 비해 감소될 수 있다. 즉, A2<A1의 요건이 충족될 경우, 선-연결 구조체(PCS)를 구성하는 연결 요소들(CE)에 대한 상술한 예방 조건(즉, P>P2)을 충족시키면서, 후-연결 구조체(FCS)를 형성하는 단계에서 인가할 수 있는 외력(즉, A2 X P)은 증가될 수 있다.
상술한 개수 방식에서와 유사하게, 아래 표 2에 예시적으로 도시된 것처럼, A1>A2의 요건은 다양한 방식으로 구현될 수 있다.
가능한 Modes 동종칩들 이종칩들
Mode 1 A1(CE) = A2(CE) and A1(AE) > A2(AE) 가능 가능
Mode 2 A1(CE) > A2(CE) and A1(AE) = A2(AE) 가능(제한적) 가능
Mode 3 A1(CE) > A2(CE) and A1(AE) > A2(AE) 가능(제한적) 가능
Mode 4 A1(CE) < A2(CE) and
A1(AE) + [A2(CE)-A1(CE) ] > A2(AE)		 가능(제한적) 가능
용어 설명
A1(CE) 선-연결 구조체의 연결 요소들(CE)의 총면적
A1(AE) 선-연결 구조체의 보조 요소들(AE)의 총면적
A2(CE) 후-연결 구조체의 연결 요소들(CE)의 총면적
A2(AE) 후-연결 구조체의 보조 요소들(AE)의 총면적
한편, 본 발명의 변형된 실시예들에 따르면, 선-연결 구조체(PCS)와 후-연결 구조체(FCS)는 서로 다른 물질들로 형성될 수 있다. 예를 들면, 선-연결 구조체(PCS)는 후-연결 구조체(FCS)에 비해 용융점이 높은 물질로 형성될 수 있다. 이러한 변형된 실시예들의 경우, 식 2의 예방 조건에 대한 고려를 통해, 상술한 방식 1 또는 방식 2에 대한 변형이 필요할 수 있다. 이러한 변형은, 상술한 본 발명의 기술적 사상의 일 측면 및 아래에서 보다 구체적으로 설명될 본 발명의 여러 실시예들에 기초하여, 이 분야에 종사하는 통상의 지식을 가진 자에 의해 용이하게 구현될 수 있을 것이다. 따라서, 이러한 변형들에 대한 설명은 생략한다.
도 2a 및 도 2b는 본 발명의 일부 실시예들에 따른 반도체 장치를 보여주는 단면도들이고, 도 2c 및 도 2d는 도 2a의 A 부분의 확대도들이다.
도 2a를 참조하면, 반도체 장치(100a)는 하부 구조(110c) 상에 실장되는 칩 스택을 포함할 수 있다. 칩 스택은, 하부 구조(110c)의 상부면 상에 차례로 적층된, 제 1 연결 구조체(140a), 제 1 반도체 소자(110a), 제 2 연결 구조체(140b) 및 제 2 반도체 소자(110b)를 포함할 수 있다.
먼저, 도 2c를 참조하여 반도체 소자들과 관련된 기술적 특징들의 일부를 설명한다. 설명의 간결함을 위해, 제 1 반도체 소자(110a)가 예시적으로 설명될 것이지만, 제 2 반도체 소자(110b)는 제 1 반도체 소자(110a)와 동일하거나 유사한 기술적 특징들을 포함하도록 구성될 수 있다. 도 2c를 참조하면, 제 1 반도체 소자(110a)는 반도체 기판(114a), 반도체 기판(114a)의 일면 상에 집적되는 내부 회로(116a), 내부 회로(116a)에 접속하는 내부 배선(117a) 그리고 내부 배선(117a)에 접속하는 칩 패드(120a)를 포함할 수 있다. 내부 회로(116a)는 내부 배선(117a) 및 칩 패드(120a)를 통해 외부 전자 소자에 전기적으로 연결될 수 있다.
반도체 기판(114a)은 내부 회로(116a)가 집적되는 상부면(또는 활성면(active surface)) 및 이를 마주보는 하부면(또는 후면(back side))을 포함할 수 있다. 한편, 반도체 기판(114a)의 상부면 및 하부면은 모두 불균일한 높이를 가질 수 있다. 그럼에도 불구하고, 내부 회로(116a)가 집적되기 때문에, 반도체 기판(114a)의 상부면에서의 불균일함은 의도된 것일 수 있다. 소자분리를 위한 트렌치 등은 이러한 의도된 불균일함의 일 예이다. 이와 달리, 반도체 기판(114a)의 하부면에서의 불균일함은 후면 연마 공정(back-side grinding process) 등의 결과로서 나타날 수 있으며, 이런 측면에서 의도되지 않은 기술적 특징일 수 있다. 이에 더하여, 반도체 기판(114a)의 상부면은 내부 회로(116a)의 형성 공정에서 유발되는 평면적 위치에 따른 불순물 농도에서의 의도된 불균일함을 나타낼 수 있다. 이러한 차이점들에 기초하여, 반도체 기판(114a)의 상부면과 하부면은 명확하게 구별될 수 있을 것이다. 제 1 반도체 소자(110a)는 반도체 기판(114a)의 상부면과 하부면에 각각 인접하는 제 1 면(111a) 및 제 2 면(112a)을 갖는다.
제 1 반도체 소자(110a)는 패시베이션막(passivation layer)(119a) 또는 층간절연막(118a)을 더 포함할 수 있다. 패시베이션막(119a)은 도 2c에 도시된 것처럼, 칩 패드(121a)를 노출시키면서 반도체 기판(110a)의 상부면 상부에 배치될 수 있다. 층간절연막(118a)은 패시베이션막(119a)과 반도체 기판(114a) 사이에 개재될 수 있으며, 내부 배선들(117a)을 구조적으로 지지하고 이들을 전기적으로 절연시키는 복수의 절연막들을 포함할 수 있다. 일부 실시예들에 따르면, 제 1 반도체 소자(110a)는 도 2c에 도시된 것처럼 반도체 기판(110a)의 하부면을 덮는 후면 절연막(129)을 더 포함할 수 있다. 다른 실시예에 따르면, 제 1 반도체 소자(110a)는, 후면 절연막(129)없이, 반도체 기판(110a)의 하부면을 노출하도록 형성될 수 있다.
한편, 일부 실시예들에 따르면, 제 1 반도체 소자(110a)는, 그것의 제 2 면(112a) 상에 배치되어, 다른 반도체 소자(예를 들면, 제 2 반도체 소자(110b))와의 연결을 위해 사용되는 비아 패드(126a)를 더 포함할 수 있다. 이에 더하여, 제 1 반도체 소자(110a)는 칩 패드(120a) 및 비아 패드(126a)에 전기적으로 연결되는 제 1 관통 비아(124a)를 더 포함할 수 있다.
제 1 관통 비아(124a)는 제 2 면(112a)에 실질적으로 수직한 장축을 가지면서, 제 1 반도체 소자(110a)의 적어도 일부분을 관통하도록 형성될 수 있다. 예를 들면, 제 1 관통 비아(124a)는 도 2c에 도시된 바와 같이, 내부 배선(117a)과 비아 패드(126a) 사이에서, 반도체 기판(114a) 및 층간 절연막(118a)의 일부를 관통하는 비아 미들(via middle) 구조로 형성될 수 있다. 하지만, 다른 실시예들에 따르면, 제 1 관통 비아(124a)는 반도체 기판(114a)을 관통하는 쓰루 실리콘 비아(Through Silicon Via) 구조일 수 있다. 이 경우, 제 1 관통 비아(124a)는 제 1 반도체 소자(110a)를 관통하여 칩 패드(120a) 및 비아 패드(126a)를 연결하는 전기적 경로로서 사용될 수 있다. 한편, 제 1 관통 비아(124a)의 구조는 예시된 구조들에 한정되지 않으며, 다양하게 변형될 수 있다. 예를 들면, 제 1 관통 비아(124a)는 층간 절연막(118a)을 관통하지 않는 비아 퍼스트(via first) 구조 또는 층간 절연막(118a)을 관통하여 칩 패드(120a)와 직접 접촉하는 비아 라스트(via last) 구조일 수 있다.
다시 도 2a를 참조하면, 제 1 연결 구조체(140a)는 제 1 면(111a) 상에 배치되어 칩 패드(120a)에 연결되고, 제 2 연결 구조체(140b)는 제 2 면(112a) 상에 배치되어 비아 패드(126a)에 연결될 수 있다. 제 2 반도체 소자(110b)는 제 2 연결 구조체(140b)를 통해 제 1 반도체 소자(110a)의 내부 회로(116a) 또는 제 1 관통 비아(124a)에 전기적으로 연결될 수 있다. 제 1 반도체 소자(110a)는 제 1 연결 구조체(140a)를 통해 하부 구조(110c)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 제 1 연결 구조체(140a), 칩 패드(120a), 제 1 관통 비아(124a), 비아 패드(126a) 및 제 2 연결 구조체(140b)는 제 1 면(111a)을 수직하게 지나는 선 상에 배치되도록 정렬될 수 있다. 하지만, 본 기술적 사상이 이러한 실시예들에 한정되는 것은 아니다.
제 1 연결 구조체(140a)와 제 2 연결 구조체(140b)은 면적 비율에 있어서 서로 다를 수 있다. 여기서, 면적 비율은, 연결 구조체와 접촉하는 하부 구조 또는 반도체 소자의 일면의 면적에 대하여, 연결 구조체와 하부 구조 또는 반도체 소자의 접촉 면적이 차지하는 비율이다. 예를 들어, 제 2 연결 구조체(140b)가 제 1 연결 구조체(140a)보다 나중에 형성되는 경우, 제 2 연결 구조체(140b)은 제 1 연결 구조체(140a)보다 작은 면적 비율을 가질 수 있다.
연결 구조체의 면적 비율과 연결 구조체의 본딩에 필요한 본딩 힘은 비례하므로, 제 2 연결 구조체(140b)의 본딩에 필요한 본딩 힘(bonding force)은 제 1 연결 구조체(140a)의 본딩에 필요한 본딩 힘보다 작을 수 있다. 예를 들어, 연결 구조체의 본딩 공정은, 열압착(thermo-compression) 방식 또는 리플로우(reflow) 방식으로 행해질 수 있다. 이 경우, 본딩 힘은 열 또는 압력의 형태로 연결 구조체에 가해질 수 있다. 따라서 제 1 연결 구조체(140a)는 제 1 및 제 2 반도체 소자들(110a, 110b)의 적층 과정에서 두 번의 열 또는 압력을 받게 된다. 이로 인해 제 1 연결 구조체(140a)의 구조가 변형되거나 과도한 금속간 화합물(Inter-Metalic Compound; IMC)이 생성되어 제 1 반도체 소자(110a)와 하부 구조(110c) 사이의 접촉 불량이 발생할 수 있다. 본 실시예에 따르면, 제 2 연결 구조체(140b)의 본딩 힘을 이미 형성된 제 1 연결 구조체(140a)의 변형을 가져오는 힘의 임계값보다 작게 하여 제 1 연결 구조체(140a)의 변형에 의한 접촉 불량을 개선할 수 있다.
제 1 및 제 2 연결 구조체(140a, 140b)의 면적 비율은 다양한 방법으로 다르게 할 수 있다. 예를 들어, 제 1 및 제 2 연결 구조체(140a, 140b)가 동일하거나 유사한 크기로 형성되는 경우, 제 1 및 제 2 연결 구조체(140a, 140b)의 개수를 서로 다르게 함으로써 면적 비율을 다르게 할 수 있다. 다른 예로, 제 1 및 제 2 연결 구조체(140b)의 크기를 다르게 함으로써 면적 비율을 다르게 할 수 있다.
도 2a는 제 1 연결 구조체(140a)의 개수와 제 2 연결 구조체(140b)의 개수가 다른 예를 도시한다. 예를 들어, 제 1 연결 구조체(140a)를 통해 제 1 반도체 소자(110a)와 하부 구조(110c)를 연결하고, 후속하여 제 2 연결 구조체(140b)를 통해 제 2 반도체 소자(110b)와 제 1 반도체 소자(110a)를 연결하는 경우, 제 2 연결 구조체(140b)의 개수는 제 1 연결 구조체(140a)의 개수보다 적을 수 있다. 따라서, 제 2 연결 구조체(140b)의 본딩을 위한 본딩 힘은 제 1 연결 구조체(140a)의 변형을 유발하지 않는 범위 내에서 정해질 수 있다.
제 2 연결 구조체(140b)의 개수는, 제 1 연결 구조체(140a)의 변형을 가져 오지 않는 본딩 힘으로 본딩 공정을 진행할 수 있는 범위 내에서 정해질 수 있다. 제 2 연결 구조체(140b)의 개수가 감소할수록 제 2 연결 구조체(140b)의 본딩 형성을 위한 본딩 힘을 줄일 수 있고, 따라서 제 1 연결 구조체(140a)의 변형을 감소시킬 수 있다. 예를 들어, 제 2 연결 구조체(140b)의 개수는 제 1 연결 구조체(140a)의 개수의 50% 내지 90%일 수 있다.
제 1 연결 구조체(140a)는 연결 요소(141) 및 보조 요소(142)를 포함할 수 있다. 연결 요소(141) 및 보조 요소(142)는 구조적으로 동일하거나 유사할 수 있으나, 전기적인 연결은 서로 다를 수 있다. 연결 요소(141) 및 보조 요소(142)는 제 1 및 제 2 칩 패드(121a, 122a)에 각각 배치될 수 있다. 제 1 및 제 2 칩 패드(121a, 122a)는 동일하거나 유사한 구조로 형성될 수 있으나, 내부 회로(116a)와의 연결 관계는 서로 다를 수 있다. 예를 들어, 제 1 칩 패드(121a)는 내부 회로(116a) 또는 제 1 관통 비아(124a)와 연결되고, 제 2 칩 패드(122a)는 내부 회로(116a) 또는 제 1 관통 비아(124a)와 전기적으로 절연될 수 있다. 즉 연결 요소(141)는 제 1 반도체 소자(110a)와 전기적으로 연결되고, 보조 요소(142)는 제 1 반도체 소자(110a)와 전기적으로 절연될 수 있다. 즉, 보조 요소(142)는 더미 연결 구조체일 수 있다. 다른 예로, 연결 요소(141)는 신호를 전달하고, 보조 요소(142)는 전원을 전달할 수 있다. 이 경우, 도시되지 않았지만, 제 2 칩 패드(122a)는 내부 배선(117a)을 통해 내부 회로(116a)와 전기적으로 연결될 수 있다. 연결 요소(141)는 제 2 연결 구조체(140b)와 수직 방향으로 정렬되어 배치될 수 있으며, 연결 요소(141)의 개수는 제 2 연결 구조체의 개수와 동일할 수 있다. 도시하지 않았지만, 제 2 연결 구조체(140b)는 연결 요소 및 보조 요소를 포함할 수 있다. 제 2 연결 구조체(140b)의 연결 요소 및 보조 요소는, 제 1 연결 구조체(140a)의 연결 요소(141) 및 보조 요소(142)와 각각 동일하거나 유사할 수 있다.
도 2b는 제 1 연결 구조체(140a)의 크기와 제 2 연결 구조체(140b)의 크기가 다른 예를 도시한다. 연결 구조체의 크기는, 연결 구조체와 반도체 소자가 접촉하는 면적이거나, 또는 연결 구조체의 단면적을 나타낸다. 예를 들어, 제 1 연결 구조체(140a)를 통해 제 1 반도체 소자(110a)와 하부 구조(110c)를 연결하고, 후속하여 제 2 연결 구조체(140b)를 통해 제 2 반도체 소자(110b)와 제 1 반도체 소자(110a)를 연결하는 경우, 제 2 연결 구조체(140b)의 크기는 제 1 연결 구조체(140a)의 크기보다 작을 수 있다. 이 경우, 제 1 연결 구조체(140a)의 개수는 제 2 연결 구조체(140b)와 동일할 수 있고, 제 1 연결 구조체(140a)는 보조 요소(142)를 포함하지 않을 수 있다.
제 1 및 제 2 연결 구조체(140a, 140b)는 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 솔더 볼(solder ball), 마이크로 솔더 범프(micro solder bump) 등을 포함할 수 있다. 예를 들어, 제 2 연결 구조체(140b)는 도 2c에 도시된 바와 같이 제 1 도전 수단(151) 및 제 2 도전 수단(152)을 포함할 수 있다. 제 1 도전 수단(151a, 151b)은 칩 패드(120b) 또는 비아 패드(126a)에 부착되고, 제 2 도전 수단(152)은 제 1 도전 수단들(151a, 151b) 사이에 배치될 수 있다. 도시하지 않았지만, 제 1 관통 비아(124a)는 제 1 반도체 소자(110a)의 제 2 면(112a)으로부터 돌출될 수 있으며, 비아 패드(126a)가 형성되지 않을 수 있다. 이 경우 비아 패드(126a)에 부착되는 제 1 도전 수단(151a)은 형성되지 않고, 제 1 관통 비아(124a)와 제 2 반도체 소자(110b)에 부착된 제 1 도전 수단(151b)이 제 2 도전 수단(152)을 이용하여 연결될 수 있다.
제 2 도전 수단(152)은 제 1 도전 수단(151)보다 낮은 융점(melting point)를 갖는 금속성 물질을 포함할 수 있다. 예를 들어, 제 1 도전 수단(151)은 Cu를 포함하는 UBM(Under Barrier Metal)이고, 제 2 도전 수단(152)은 Sn, SnAg, SnPb, SnBc, 및 SnAgCu를 포함하는 그룹에서 선택된 적어도 하나를 포함하는 솔더(solder)일 수 있다. 따라서 제 2 도전 수단(152)은 제 2 연결 구조체(140b)의 본딩 과정에서 형태가 다양하게 변형될 수 있다. 제 1 연결 구조체(140a)는 제 2 연결 구조체(140b)와 동일하거나 유사한 구조로 형성될 수 있다.
도 2d를 참조하면, 제 1 반도체 소자(110a)의 적어도 일부를 관통하는 제 2 관통 비아(125a)가 형성될 수 있다. 제 2 관통 비아(125a)는 제 1 관통 비아(124a)와 전기적으로 절연되면서, 전원 전압 또는 접지 전압을 전달할 수 있다. 보조 요소(142)는 제 2 관통 비아(125a)와 전기적으로 연결될 수 있으며, 전원 전압 또는 접지 전압을 전달할 수 있다.
도 3a는 본 발명의 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다. 반도체 장치(200)는 하부 구조(210c), 하부 구조(210c) 상에 적층된 제 1 반도체 소자(210a) 및 제 2 반도체 소자(210b), 하부 구조(210c)와 제 1 반도체 소자(210a) 사이에 배치되는 제 1 연결 구조체(240a) 및 제 1 반도체 소자(210a)와 제 2 반도체 소자(210b) 사이에 배치되는 제 2 연결 구조체(240b)를 포함하며, 각각은 도 2a의 반도체 장치(200)의 하부 구조(110c), 제 1 및 제 2 반도체 소자(210a, 210b), 제 1 및 제 2 연결 구조체(240a, 240b)와 대응될 수 있다. 설명의 간결함을 위해, 아래에서는, 도 2a와 중복되지 않는 기술적 특징들이 주로 설명될 것이다.
도 3a를 참조하면, 제 1 반도체 소자(210a) 또는 제 2 반도체 소자(210b)는 재배선(260)을 포함할 수 있다. 예를 들어, 제 1 및 제 2 반도체 소자(210a, 210b)가 이종의 제 1 및 제 2 반도체 칩인 경우, 제 1 연결 구조체(240a)와 제 2 연결 구조체(240b)가 수직 방향으로 정렬되지 않을 수 있다. 예를 들어, 재배선(260)은 도 3a에 도시된 바와 같이제 2 반도체 소자(210b)와 마주보는 제 1 반도체 소자(210a)의 일 면에 형성되고, 재배선(260)을 통해 제 2 연결 구조체(240b)와 제 1 반도체 소자(210a)가 연결될 수 있다. 이 경우, 연결 요소(141)와 제 2 연결 구조체(240b)는 수직 방향으로 정렬되지 않을 수 있다. 다른 예로, 도시되지 않았지만 재배선(260)이 제 1 반도체 소자(210a)와 마주보는 제 2 반도체 소자(210b)의 일 면에 형성되고, 제 2 연결 구조체(240b)는 재배선(260)을 통해 제 2 반도체 소자(210b)와 연결될 수 있다. 이 경우, 연결 요소(141)와 제 2 연결 구조체(240b)는 수직 방향으로 정렬되어 배치될 수 있다.
도 3b은 본 발명의 또 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다. 본 실시예에 따른 반도체 장치는 하부 구조, 하부 구조 상에 적층되는 복수개의 반도체 소자 층을 포함한다. 각 반도체 소자 층은 반도체 소자 및 반도체 소자의 일면에 배치되는 연결 구조체를 포함할 수 있다. 이하에서 복수개의 반도체 소자 층은 3층인 경우를 예로 설명하겠으나, 이에 한정되지 않고 2층 이거나 또는 4층 이상일 수 있다.
도 3b을 참조하면, 반도체 장치(300)는 하부 구조(310d) 상에 적층된 제 1 내지 제 3 반도체 소자 층(300a, 300b, 300c)을 포함할 수 있다. 제 1 내지 제 3 반도체 소자 층(300a, 300b, 300c)의 적층 순서가 본 실시예와 같은 순서로 한정되는 것은 아니나, 이하에서 편의상 하부 구조(310d) 상에 순서대로 적층 되는 경우를 예로 들어 설명한다. 제 3 반도체 소자 층(300c)은, 적층되는 복수개의 반도체 소자 층 중에서 가장 나중에 적층되는 최상부 반도체 소자 층일 수 있으며, 하부 구조(310d)로부터 가장 멀리 배치되는 반도체 소자 층일 수 있다. 하부 구조(310d)와 가까이 배치될수록 하부 반도체 층이고, 멀리 배치될수록 상부 반도체 층일 수 있다.
제 1 반도체 소자 층(300a)은 제 1 연결 구조체 (340a) 및 제 1 연결 구조체(340a)의 일 측에 배치되는 제 1 반도체 소자(310a)를 포함할 수 있다. 예를 들어, 제 1 반도체 소자(310a)는 제 1 면(311a)이 하부 구조(310d)와 마주보도록 배치될 수 있으며, 하부 구조(310d)와 제 1 반도체 소자(310a) 사이에 배치되는 제 1 연결 구조체(340a)를 통해 하부 구조(110c)와 연결될 수 있다. 제 1 연결 구조체(340a)는 제 1 연결 요소(341a) 및 제 1 보조 요소(342a)를 포함할 수 있다. 예를 들어, 제 1 연결 요소(341a)는 제 1 반도체 소자(310a)와 전기적으로 연결되고, 제 1 보조 요소(342a)는 제 1 반도체 소자(310a)와 전기적으로 절연될 수 있다. 즉, 제 1 보조 요소(342a)는 제 1 반도체 소자(310a)의 내부 회로 또는 관통 비아와 전기적으로 연결되지 않는 더미 연결 구조체일 수 있다.
제 2 반도체 소자 층(300b)이 제 1 반도체 소자 층(300a) 상에 배치될 수 있다. 제 2 반도체 소자 층(300b)은 제 2 반도체 소자(310b) 및 제 2 반도체 소자(310b)의 일 측에 배치되는 제 2 연결 구조체(340b)를 포함할 수 있다. 제 2 연결 구조체(340b)는 제 1 반도체 소자(310a)와 제 2 반도체 소자(310b) 사이에 배치되며, 제 2 반도체 소자(310b)는 제 2 연결 구조체(340b)를 통해 제 1 반도체 소자(310a)와 연결될 수 있다. 제 2 연결 구조체(340b)는 제 2 반도체 소자(310b)와 전기적으로 연결되는 제 2 연결 요소(341b) 및 제 2 반도체 소자(310b)와 전기적으로 절연된 제 2 보조 요소(342b)를 포함할 수 있다. 즉, 제 2 보조 요소(342b)는 제 2 반도체 소자(310b)의 내부 회로 또는 관통 비아와 전기적으로 연결되지 않는 더미 연결 구조체일 수 있다. 예를 들어, 제 2 연결 요소(341b) 및 보조 요소(342b)는 각각 제 1 연결 요소(341a) 및 보조 요소(342a)와 동일 또는 유사한 구조를 가질 수 있다. 도 3b에서는 제 2 연결 요소(342a)가 제 1 연결 요소(341a)와 수직 방향으로 정렬되는 예를 도시하였으나, 이에 한정되지 않고 도 3a와 같이 재배선을 통해 연결될 수 있다.
제 3 반도체 소자 층(300c)이 제 2 반도체 소자 층(300b) 상에 배치될 수 있다. 제 3 반도체 소자 층(300c)은 제 3 반도체 소자(310c) 및 제 3 반도체 소자의 일 측에 배치되는 제 3 연결 구조체(340c)를 포함할 수 있다. 제 3 연결 구조체(340c)는 제 2 반도체 소자(310b)와 제 3 반도체 소자(310c) 사이에 배치되며, 제 2 반도체 소자(310b)와 제 3 반도체 소자(310c)를 서로 연결할 수 있다. 제 3 반도체 소자 층(300c)이 최상부 반도체 소자 층인 경우, 제 3 연결 구조체(340c)는 보조 요소를 포함하지 않을 수 있다. 이 경우, 제 3 연결 구조체(340c)는 도 3b에 도시된 바와 같이 제 2 연결 요소(341b) 및 제 1 연결 요소(341a)와 수직 방향으로 정렬되어 배치될 수 있다. 또는, 도시되지 않았지만 제 3 연결 구조체(340c)는 보조 요소를 포함할 수 있으며, 보조 요소는 더미 연결 구조체일 수 있다.
하부 반도체 소자 층으로 갈수록 연결 구조체의 면적 비율이 증가하거나 감소할 수 있다. 예를 들어, 하부 반도체 소자 층으로 갈수록 연결 구조체의 크기 또는 개수가 증가 또는 감소할 수 있다. 예를 들어, 하부 구조(310d) 상에 제 1 내지 제 3 반도체 소자 층(300a, 300b, 300c)이 순서대로 적층되는 경우, 하부 구조(310d)로부터 멀리 배치되는 반도체 소자 층일수록 연결 구조체의 개수가 감소할 수 있다. 도 3b에 도시된 바와 같이, 제 1 연결 구조체(340a)의 개수는 제 2 연결 구조체(340b)의 개수보다 많고, 제 2 연결 구조체(340b)의 개수는 제 3 연결 구조체(340c)의 개수보다 많을 수 있다.
하부 반도체 소자 층으로 갈수록 보조 요소의 개수가 증가할 수 있다. 예를 들어, 제 1 연결 요소(341a)의 개수는 제 2 연결 요소(341b)의 개수와 같고, 제 1 보조 요소(342b)의 개수는 제 2 보조 요소(342b)의 개수보다 많을 수 있다. 제 3 연결 구조체(340c)가 보조 요소를 포함하는 경우, 제 3 연결 구조체(340c)의 보조 요소의 개수는 제 2 보조 요소(342b)의 개수보다 적을 수 있다.
본 실시예에 따르면, 상부 반도체 소자 층으로 갈수록 연결 구조체의 개수가 감소하므로, 상부 반도체 소자 층의 연결 구조체의 본딩 과정에서의 본딩 힘이 감소될 수 있다. 따라서 하부 반도체 소자 층의 연결 구조체의 변형에 의한 접촉 불량을 감소시켜 접촉 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
반도체 장치가 4개 이상의 복수개의 반도체 소자층을 포함하는 경우, 일부 반도체 소자 층들에 본 실시예와 같은 구조가 적용될 수 있다. 즉, 반도체 장치는 연결 구조체의 면적 비율이 동일하거나 유사한 반도체 소자 층을 포함하거나, 연결 구조체의 면적 비율이 상부 또는 하부 반도체 소자 층으로 갈수록 증가하다가 감소하거나, 감소하다가 증가할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다.
도 4를 참조하면, 반도체 장치(400)는 적층된 복수개의 반도체 소자 및 각 반도체 소자 사이에 배치되는 연결 구조체를 포함할 수 있다. 예를 들어, 반도체 장치(400)는 순서대로 적층된 제 1 내지 제 4 반도체 소자(410a, 410b, 410c, 410d), 제 1 및 제 2 반도체 소자(410a, 410b) 사이에 배치되는 제 1 연결 구조체(440a), 제 2 및 제 3 반도체 소자(410b, 410c) 사이에 배치되는 제 2 연결 구조체(440b), 제 3 및 제 4 반도체 소자(410c, 410d) 사이에 배치되는 제 3 연결 구조체(440c)를 포함할 수 있다.
제 2 연결 구조체(440b)의 면적 비율은 제 1 또는 제 3 연결 구조체(440a, 440c)의 면적 비율보다 작을 수 있다. 예를 들어, 제 2 연결 구조체(440b)의 개수는 제 1 또는 제 3 연결 구조체(440a, 440c)의 개수보다 적을 수 있다. 예를 들어, 제 1 연결 구조체(440a)는 제 1 연결 요소(441a) 및 보조 요소(442a)를 포함하고, 제 3 연결 구조체(440c)는 제 3 연결 요소(441c) 및 보조 요소(442c)를 포함할 수 있다. 제 1 및 제 3 연결 요소(442a, 442c)는 반도체 소자와 전기적으로 연결될 수 있고, 제 1 및 제 3 보조 요소(442a, 442c)는 반도체 소자와 전기적으로 절연된 더미 연결 구조체일 수 있다. 제 2 연결 구조체(440b)는 더미 연결 구조체를 포함하지 않을 수 있으며, 이 경우 제 2 연결 구조체(440b)의 개수는 제 1 또는 제 3 연결 요소(441a, 441c)의 개수와 동일할 수 있다. 도시하지 않았지만, 제 2 연결 구조체(440b)는 더미 연결 구조체를 포함할 수 있다. 이 경우, 더미 연결 구조체의 개수는 제 1 또는 제 2 보조 요소(442a, 442b)의 개수보다 적을 수 있다.
도 5a는 본 발명에 따른 반도체 장치의 일 측면을 예시적으로 설명하기 위한 사시도이다. 도 5b는 도 5a의 점선 I-I'을 따라 보여지는 반도체 장치의 단면도이고, 도 6a 및 도 6b는 도 5b의 점선 II-II'에 따른 보여지는 반도체 장치의 평면도들이고, 도 7a 및 도 7b는 도 5b의 점선 III-III'에 따라 보여지는 반도체 장치의 평면도들이다.
본 실시예에 따른 반도체 장치는 하부 구조(110c), 하부 구조(510d) 상에 배치되는 제 1 내지 제 3 반도체 소자(510a, 510b, 510c) 및 제 1 내지 제 3 연결 구조체(540a, 540b, 540c)를 포함한다. 하부 구조(510d), 제 1 내지 제 3 반도체 소자(510a, 510b, 510c)의 배치, 제 1 내지 제 3 연결 구조체(540a, 540b, 540c)의 구조는 도 3b를 참조하여 설명된 반도체 장치의 하부 구조(310d), 제 1 내지 제 3 반도체 소자(310a, 310b, 310c)의 배치, 제 1 내지 제 3 연결 구조체(340a, 340b, 340c)의 구조와 동일하거나 유사할 수 있다. 설명의 간결함을 위해, 아래에서는, 도 3b를 참조하여 설명된 반도체 장치와 중복되지 않는 기술적 특징들이 주로 설명될 것이다.
도 5a 내지 도 7b를 참조하면, 제 1 연결 구조체(540a)는 제 1 연결 요소(541a) 및 제 1 보조 요소(542a)를 포함할 수 있다. 제 1 연결 요소(541a)는 제 1 반도체 소자(510a)의 중앙 영역(Center)에 배치되고, 제 1 보조 요소(542a)는 제 1 반도체 소자(510a)의 가장자리 영역(Edge)에 배치될 수 있다. 예를 들어, 제 1 반도체 소자(510a)는 센터 패드(center pad) 배치를 갖는 디램(Dynamic RAM; DRAM)일 수 있으며, 센터 패드는 제 1 반도체 소자(510a)의 중앙 영역(Center)에 배치될 수 있다.
도 5b에 도시된 바와 같이, 센터 패드는 제 1 반도체 소자(510a)의 내부 회로 또는 관통 비아와 전기적으로 연결되는 제 1 칩 패드(521a)를 구비할 수 있다. 제 2 연결 구조체(540b)는 제 2 연결 요소(541b) 및 보조 요소(542b)를 포함하고, 제 3 연결 구조체(540c)는 제 3 연결 요소(541c) 및 보조 요소(542c)를 포함할 수 있다. 제 2 및 제 3 보조 요소(542b, 542c)는 각각 제 2 및 제 3 반도체 소자(510b, 510c)의 중앙 영역에 배치되고, 제 2 및 제 3 보조 요소(542b, 542c)는 각각 제 2 및 제 3 반도체 소자(510b, 510c)의 가장자리 영역에 배치될 수 있다. 예를 들어, 제 2 또는 제 3 연결 요소(541b, 541c)는 제 1 연결 요소(541a)와 수직 방향으로 정렬되도록 배치될 수 있으며, 제 2 또는 제 3 연결 요소(541b, 541c)의 개수는 제 1 연결 요소(541a)의 개수와 각각 동일할 수 있다. 제 2 및 제 3 보조 요소(542b, 542c)의 개수는 제 1 보조 요소(541a)의 개수보다 적을 수 있다. 예를 들어, 제 2 보조 요소(542b)의 개수는 제 1 보조 요소(542a)의 개수보다 적고, 제 3 보조 요소(542c)의 개수는 제 2 보조 요소(542b)의 개수보다 적을 수 있다. 제 2 및 제 3 보조 요소(542b, 542c)는 제 2 및 제 3 반도체 소자(510b, 510c)와 각각 전기적으로 연결되고, 제 2 및 제 3 보조 요소(542b, 542c)는 각각 제 2 및 제 3 반도체 소자(510b, 510c)와 전기적으로 절연될 수 있다.
제 1 내지 제 3 연결 구조체(540a, 540b, 540c)의 배치는, 이후에 수행되는 연결 구조체의 본딩 과정에서 가해지는 본딩 힘이 이미 형성된 연결 구조체에 변형을 가하지 않는 범위 내에서 다양하게 변형될 수 있다.
예를 들어, 제 1보조 요소(542a)는 도 6a와 같이 제 1 연결 요소(541a)와 동일한 방식으로 배치되거나, 도 6b와 같이 제 1 반도체 소자(510a)의 가장자리를 따라 배치될 수 있다. 도 7a 및 도 7b를 참조하면, 제 2 보조 요소(542b)는 제 1 서브 요소(541a)의 적어도 일부와 수직 방향으로 중첩되도록 배치될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다. 도 9a 및 도 9b는, 도 8의 점선 IV-IV'에 따라 보여지는, 연결 구조체의 다양한 구조들을 예시적으로 보여주는 평면도들이다. 도 10 및 도 11은 도 8의 점선 V-V' 및 점선 VI-VI'을 따라 보여지는 연결 구조체를 예시적으로 보여주는 평면도들이다.
본 실시예에 따른 반도체 장치(600)는 하부 구조(610d), 하부 구조(610d) 상에 배치되는 제 1 내지 제 3 반도체 소자(610a, 610b, 610c) 및 제 1 내지 제 3 연결 구조체(640a, 640b, 640c)를 포함한다. 하부 구조(610d), 제 1 내지 제 3 반도체 소자(610a, 610b, 610c)의 배치, 제 1 내지 제 3 연결 구조체(640a, 640b, 640c)의 구조는 도 3b의 반도체 장치(300)의 하부 구조(300d), 제 1 내지 제 3 반도체 소자(310a, 310b, 310c)의 배치, 제 1 내지 제 3 연결 구조체(340a, 340b, 340c)의 구조와 동일하거나 유사할 수 있다. 설명의 간결함을 위해, 아래에서는, 도 3b를 참조하여 설명된 반도체 장치와 중복되지 않는 기술적 특징들이 주로 설명될 것이다.
도 8 내지 도 9b를 참조하면, 제 1 연결 구조체(640a)는 제 1 연결 요소(641a) 및 제 1 보조 요소(642a)를 포함할 수 있다. 제 1 연결 요소(641a)는 제 1 반도체 소자(610a)의 제 1 가장자리(First Edge)에 배치되고, 제 1 보조 요소(642a)는 제 1 반도체 소자(610a)의 제 1 가장자리(First Edge)를 제외한 나머지 영역에 배치될 수 있다. 예를 들어, 제 1 반도체 소자(610a)는 엣지 패드(edge pad) 배치를 가지는 플래쉬 메모리 칩(flash memory chip)일 수 있으며, 제 1 가장자리(First Edge)는 엣지 패드가 배치되는 영역일 수 있다.
도 8 및 도 10을 참조하면, 제 2 연결 구조체(640b)는 제 2 연결 요소(641b) 및 제 2 보조 요소(642b)를 포함할 수 있다. 제 2 연결 요소(641b)는 제 2 반도체 소자(610b)의 제 1 가장자리(First Edge)에 배치되고, 제 2 보조 요소(642b)는 제 2 반도체 소자(610b)의 제 1 가장자리(First Edge)를 제외한 나머지 영역에 배치될 수 있다. 제 2 보조 요소(642b)는 제 1 보조 요소(641a)의 일부와 수직 방향으로 정렬될 수 있다.
도 8 및 도 11을 참조하면, 제 3 연결 구조체(640c)는 제 3 연결 요소(641c) 및 제 3 보조 요소(642c)를 포함할 수 있다. 제 3 연결 요소(641c)는 제 3 반도체 소자(610c)의 제 1 가장자리(First Edge)에 배치되고, 제 3 보조 요소(642c)는 제 3 반도체 소자(610c)의 제 1 가장자리(First Edge)를 제외한 나머지 영역에 배치될 수 있다. 제 3 보조 요소(642c)는 제 1 또는 제 2 보조 요소(642a, 642b)의 적어도 일부와 수직 방향으로 정렬될 수 있다.
제 1 내지 제 3 연결 구조체(640a, 640b, 640c)의 배치는 이상에서 설명한 예에 한정되지 않고 다양한 변형이 가능하다.
도 12a 및 도 12c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다. 이하에서, 설명의 간결함을 위해, 도 2a의 반도체 장치(100a)를 형성하는 방법을 예시적으로 설명할 것이다.
본 실시예에 따른 반도체 장치의 제조 방법은, 하부 구조(110c)를 제공하는 단계, 제 1 본딩 힘(F1)으로 제 1 반도체 소자(110a)를 하부 구조(110c)에 본딩하는 단계 및 제 2 본딩 힘(F2)으로 제 2 반도체 소자(110b)를 제 1 반도체 소자(110a)에 본딩하는 단계를 포함할 수 있다. 제 2 본딩 힘(F2)은 제 1 본딩 힘(F1)보다 작을 수 있다. 예를 들어, 각 본딩 공정이 열압착 방식으로 수행되는 경우, 제 1 및 제 2 본딩 힘(F1, F2)은 각각 제 1 압력 및 제 2 압력일 수 있다. 도 12a를 참조하면, 하부 구조(110c)의 일면에 제 1 반도체 소자(110a)를 실장할 수 있다. 하부 구조(110c)는 다른 반도체 소자, 회로 패턴을 가지는 기판 또는 필름 등일 수 있으나, 이하에서 기판인 경우를 예로 들어 설명한다.
하부 구조(110c)와 제 1 반도체 소자(110a)는 제 1 연결 구조체(140a)에 의해 연결될 수 있다. 하부 구조(110c)와 제 1 반도체 소자(110a) 사이에 제 1 연결 구조체(140a)가 배치되고, 제 1 본딩 힘(F1)을 가하여 제 1 반도체 소자(110a)와 하부 구조(110c)를 연결할 수 있다. 도 12a에서는 제 1 연결 구조체(140a)가 제 1 반도체 소자(110a)에 부착되어 제공되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제 1 연결 구조체(140a)는 하부 구조(110c)에 부착되어 제공될 수 있다. 또는, 하부 구조(110c)와 제 1 반도체 소자(110a) 각각에 제 1 도전 수단(도 2c의 151a, 151b)이 부착되고, 제 1 도전 수단들(151a, 151b) 중 적어도 하나에 제 2 도전 수단(152)이 부착되어 제공될 수 있다.
제 1 연결 구조체(140a)가 차지하는 면적 비율이 증가할수록 제 1 본딩 힘(F1)도 증가한다. 즉, 각 연결 구조체가 동일하거나 유사한 크기를 가지는 경우, 제 1 연결 구조체(140a)의 개수가 증가할수록 제 1 본딩 힘(F1)도 증가한다. 예를 들어, 동일 온도로 본딩 공정 진행 시, 하나의 연결 구조체의 본딩 형성에 필요한 임계 압력을 F라고 하면, n개의 연결 구조체를 본딩하기 위해서는 nF의 압력이 필요하다. 도 12a에 도시된 바와 같이 제 1 연결 구조체(140a)의 개수가 13개인 경우, 제 1 연결 구조체(140a)를 이용하여 제 1 반도체 소자(110a)를 하부 구조(110c)에 본딩하기 위해서는 13F의 힘이 필요하다.
도 12b를 참조하면, 제 1 반도체 소자(110a) 상에 제 2 반도체 소자(110b)를 적층할 수 있다. 제 1 반도체 소자(110a)와 제 2 반도체 소자(110b) 사이에 제 2 연결 구조체(140b)를 배치하고, 제 2 본딩 힘(F2)을 가하여 제 1 반도체 소자(110a)와 제 2 반도체 소자(110b)를 연결할 수 있다. 도 12b에서는 제 2 연결 구조체(140b)가 제 2 반도체 소자(110b)에 부착되어 제공되는 것으로 도시되었으나, 이에 한정되지 않고 제 1 연결 구조체(140a)와 같이 다양한 방법으로 제공될 수 있다.
제 2 본딩 힘(F2)은 제 1 본딩 힘(F1)보다 작을 수 있다. 예를 들어, 도 12b와 같이 제 1 및 제 2 연결 구조체(140a, 140b)의 크기가 동일하거나 유사한 경우, 제 2 연결 구조체(140b)의 개수가 제 1 연결 구조체(140a)의 개수보다 적을 수 있다. 제 2 연결 구조체(140b)의 개수가 7개인 경우, 제 2 연결 구조체(140b)를 이용하여 제 2 반도체 소자(110b)와 제 1 반도체 소자(110a)를 연결하기 위해서는 7F의 힘이 필요하다. 이는 제 1 연결 구조체(140a)의 본딩을 위한 13F 보다 작으며, 제 1 연결 구조체(140a)의 변형을 일으키기에 충분하지 않다. 따라서 제 1 연결 구조체(140a)는 제 2 연결 구조체(140b)의 본딩 과정에서 변형되지 않을 수 있다. 제 1 본딩 힘(F1)과 제 2 본딩 힘(F2)의 차이는 이상에서 설명한 예에 한정되지 않고, 제 1 연결 구조체(140a)의 변형을 일으키지 않는 범위 내에서 결정될 수 있다.
도 12c를 참조하면, 하부 구조(110c), 제 1 반도체 소자(110a) 또는 제 2 반도체 소자(110b)의 적어도 일부를 덮는 몰딩부(170)가 형성될 수 있다. 몰딩부(170)는 제 1 및 제 2 연결 구조체(140a, 140b)를 외부의 충격 등으로부터 보호하여 변형되지 않도록 할 수 있다. 예를 들어, 몰딩부(170)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)를 포함할 수 있다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도이다. 설명의 간결함을 위해, 아래에서는, 도 2b를 참조하여 설명된 반도체 장치(100b)를 형성하는 실시예를 예시적으로 설명할 것이며, 도 12a 및 도 12b와 중복되지 않는 기술적 특징들이 주로 설명될 것이다.
도 13a 및 도 13b를 참조하면, 제 1 연결 구조체(140a)는 제 2 연결 구조체(140b)보다 단면적 또는 부피에서 클 수 있다. 여기서, 단면적은 하부 구조(110c)의 상부면에 평행한 평면과 교차하는 제 1 또는 제 2 연결 구조체(140a, 140b)의 단면적일 수 있다.
일부 실시예들에 따르면, 제 1 연결 구조체(140a)와 제 2 연결 구조체(140b)의 개수가 동일하더라도, 제 2 연결 구조체(140b) 각각은 제 1 연결 구조체(140a) 각각에 비해 면적 비율 또는 단면적에서 작을 수 있다. 예를 들어, 제 1 및 제 2 반도체 소자들(110a, 110b)가 동종의 칩들이고, 제 1 연결 구조체(140a)가 제 2 연결 구조체(140b)에 비해 두배의 단면적을 갖는 경우, 제 2 연결 구조체(140b)은 제 1 연결 구조체(140a)에 비해 절반인 면적 비율을 가질 수 있다. 따라서 제 2 연결 구조체(140b)의 본딩 공정은 제 1 본딩 힘(F1)보다 작은 크기의 제 2 본딩 힘(F2)으로 수행될 수 있고, 그 결과로서, 제 1 연결 구조체(140a)의 변형은 예방될 수 있다.
도 14a 내지 도 14c는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 보여주는 도면들이다.
본 실시예에 따른 반도체 장치의 제조 방법은, 복수개의 반도체 소자를 포함하는 칩 스택을 형성하는 단계, 칩 스택의 적어도 일부를 덮는 제 1 몰딩부를 형성하는 단계, 칩 스택을 기판에 실장하는 단계 및 기판과 칩 스택의 적어도 일부를 덮는 제 2 몰딩부를 형성하는 단계를 포함한다. 이하에서, 편의상 도 5a의 반도체 장치의 제조 방법을 예로 들어 설명한다.
도 14a를 참조하면, 복수개의 반도체 소자를 적층하여 칩 스택을 형성할 수 있다. 복수개의 반도체 소자는 각 반도체 소자 사이에 배치되는 연결 구조체의 본딩 공정을 통해 서로 연결될 수 있다. 예를 들어, 하부 구조(510d)가 제 4 반도체 소자인 경우, 칩 스택은 제 1 내지 제 4 반도체 소자(510a, 510b, 510c, 510d), 제 4 반도체 소자(510d)와 제 1 반도체 소자(510a) 사이에 배치되는 제 1 연결 구조체(540a), 제 1 반도체 소자(510a)와 제 2 반도체 소자(510b) 사이에 배치되는 제 2 연결 구조체(540b) 및 제 2 반도체 소자(510b)와 제 3 반도체 소자(510c) 사이에 배치되는 제 3 연결 구조체(540c)를 포함할 수 있다. 제 4 반도체 소자(510d) 상에 제 1 내지 제 3 반도체 소자(510a, 510b, 510c)가 차례로 적층되는 경우, 반도체 소자를 연결하기 위해 연결 구조체에 가해지는 본딩 힘은 후속 공정으로 갈수록 줄어들 수 있다. 즉, 제 2 반도체 소자(510b) 를 제 1 반도체 소자(510a)에 연결하기 위한 제 2 본딩 힘(F2)은, 제 1 반도체 소자(510a)를 제 4 반도체 소자(510d)에 연결하기 위한 제 1 본딩 힘(F1)보다 작을 수 있다. 또한, 제 3 반도체 소자(510c)를 제 2 반도체 소자(510b)와 연결하기 위한 제 3 본딩 힘(F3)은 제 2 본딩 힘(F2)보다 작을 수 있다. 따라서 후속 본딩 공정에서 가해지는 본딩 힘에 의해 이미 형성된 연결 구조체가 변형되는 것을 감소시키거나 방지할 수 있다.
도 14b를 참조하면, 칩 스택의 적어도 일부를 덮는 제 1 몰딩부(570a)를 형성하고, 칩 스택을 기판(580)에 실장할 수 있다. 제 1 몰딩부(570a)는 각 반도체 소자 사이에 배치되어 연결 구조체를 덮거나, 또는 기판(580)에 실장하기 위한 영역을 제외한 나머지 영역을 덮을 수 있다. 예를 들어, 제 1 몰딩부(570a)는 언더필(underfill) 물질 또는 EMC를 포함할 수 있다. 제 1 몰딩부(570a)가 기판(580)에 실장되기 전에 형성될 경우, 기판 실장 과정에서 가해지는 열 또는 압력은 제 1 몰딩부(570a)에 의해 흡수됨으로써, 제 1 내지 제 3 연결 구조체(540a, 540b, 540c)에서의 변형은 예방될 수 있다. 따라서 칩 스택을 기판(580)에 실장하기 위해 제 4 본딩 힘(F4)은 제 1 내지 제 3 본딩 힘(F1, F2, F3)과 관계 없이 정해질 수 있다. 예를 들어, 제 4 본딩 힘(F4)은 제 1 내지 제 3 본딩 힘(F1, F2, F3) 중에서 어느 하나와 같거나 더 클 수 있다. 즉, 각 연결 구조체가 동일한 크기를 가지는 경우, 제 4 연결 구조체(540d)의 개수는 제 1 내지 제 3 연결 구조체(540a, 540b, 540c) 중에서 어느 하나의 개수와 같거나 더 많을 수 있다. 제 4 본딩 힘(F4)이 제 1, 제 2 또는 제 3 본딩 힘(F1, F2, F3)보다 크더라도, 제 1 내지 제 3 연결 구조체(540a, 540b, 540c)는 제 1 몰딩부(570a)에 의해 보호되므로 칩 스택을 기판(580)에 실장하는 과정에서 변형되지 않을 수 있다.
도 14c를 참조하면, 기판(580) 및 칩 스택의 적어도 일부를 덮는 제 2 몰딩부(570b)가 형성될 수 있다. 제 2 몰딩부(570b)는 칩 스택과 기판 사이(580)에 배치되어 제 4 연결 구조체(540d)를 보호할 수 있다. 또는, 도 14c와 같이 제 1 몰딩부(570a) 및 기판(580)의 일면을 덮도록 형성될 수 있다.
도 15는 본 발명의 변형된 실시예에 따른 반도체 장치의 제조 방법을 보여주는 도면이다. 본 실시예에 따르면, 복수개의 칩을 포함하는 제 1 및 제 2 칩 스택을 형성한 후, 제 1 및 제 2 칩 스택을 연결하여 반도체 장치를 형성할 수 있다. 본 실시예에 따른 제조 방법은, 도 4의 반도체 장치의 제조 방법에 적용될 수 있다.
도 15를 참조하면, 제 1 연결 구조체(440a)를 이용해 제 1 및 제 2 반도체 소자(410a, 410b)를 연결하여 제 1 칩 스택을 형성하고, 제 3 연결 구조체(440c)를 이용해 제 3 및 제 4 반도체 소자(410c, 410d)가 연결된 제 2 칩 스택을 형성할 수 있다. 이후에, 제 2 연결 구조체(440b)를 이용해 제 1 및 제 2 칩 스택을 연결할 수 있다. 이 경우, 제 2 연결 구조체(440b)의 본딩을 위한 본딩 힘(F1)은 제 1 또는 제 3 연결 구조체(440a, 440c)의 본딩 공정에서 가해진 본딩 힘보다 작을 수 있다. 따라서 제 2 연결 구조체(440b)의 본딩 과정에서 가해진 본딩 힘(F1)은 제 1 또는 제 3 연결 구조체(440a, 440c)의 변형을 일으키기에 불충분하다.
도 16a 내지 도 16c는 칩 스택을 형성하는 본 발명의 일부 실시예들에 따른 제조 방법들을 예시적으로 보여주는 도면들이다.
도 16a를 참조하면, 칩 스택은 적어도 두 층 이상의 반도체 웨이퍼들을 적층하여 형성될 수 있다. 적층되는 반도체 웨이퍼들의 개수는, 하나의 칩 스택에 포함되는, 반도체 소자의 개수와 동일할 수 있다.
예를 들면, 집적 회로, 내부 배선 등을 포함하는 반도체 소자들이 형성되어 있는 제 1 및 제 2 반도체 웨이퍼(700a, 700b)가 제공될 수 있다. 일부 실시예들에 따르면, 제 1 및 제 2 반도체 웨이퍼(700a, 700b)에 형성된 반도체 소자들은 각각 도 2a의 제 1 및 제 2 반도체 소자들(110a, 110b)에 대응될 수 있다. 제 1 및 제 2 반도체 웨이퍼(700a, 700b)는 이들 사이에 배치되는 연결 구조체(미도시)를 이용하여 연결될 수 있다.
하나의 칩 스택은 이와 같이 적층된 제 1 및 제 2 반도체 웨이퍼(700a, 700b)를 절단함으로써 완성될 수 있다. 예를 들면, 도 15의 제 1 또는 제 2 칩 스택은 도 16a에 도시된 방법을 통해 준비될 수 있다. 절단은 커터(702) 또는 레이저를 이용하여 수행할 수 있다.
도 16b를 참조하면, 제 1 반도체 웨이퍼(700a) 상에, 적어도 하나의 다른 반도체 웨이퍼(미도시)로부터 준비되는, 반도체 소자들(710a, 710b, 710c)을 차례로 적층하여 칩 스택을 형성할 수 있다. 예를 들면, 이 방법은 도 14a 및 도 14b를 참조하여 설명된 실시예들을 구현하기 위해 사용될 수 있다.
보다 구체적으로, 도 14a를 다시 참조하면, 제 1 반도체 웨이퍼(700a)는 절단되지 않은 제 4 반도체 소자들(510d)를 포함하고, 제 1 내지 제 3 반도체 소자들(510a, 510b, 510c)은 다른 반도체 웨이퍼를 절단함으로써 준비된 후 제 1 반도체 웨이퍼(700a) 상에 차례로 적층될 수 있다. 제 1 반도체 웨이퍼(700a)와 제 1 반도체 소자(510a)는, 이들 사이에 배치되는, 제 1 연결 구조체(540a)를 통해 연결될 수 있다. 제 2 및 제 3 반도체 소자들(510b, 510c)은 제 2 및 제 3 연결 구조체들(540b, 540c)를 이용하여, 제 1 반도체 소자(510a) 상에 차례로 적층될 수 있다.
또는, 도 14a를 참조하여 설명된 것처럼, 제 1 내지 제 3 반도체 소자들(510a, 510b, 510c)이 적층된 칩 스택이 제 1 반도체 웨이퍼(700a)에 적층될 수 있다.
도 16c를 참조하면, 적어도 하나의 웨이퍼로부터 준비된, 반도체 소자들(710a, 710b)을 차례로 적층하여 칩 스택을 형성할 수 있다. 도 15의 제 1 칩 스택을 예로 들어 설명하면, 제 1 반도체 소자(410a)와 제 2 반도체 소자(410b)는 연결 구조체(440a)를 이용하여 연결될 수 있다. 제 1 반도체 소자(410a) 및 제 2 반도체 소자(410b)은 도 16c에 도시된 것처럼, 각각, 제 1 지지기판(720a) 및 제 2 지지기판(720b)에 부착되어 운반될 수 있다. 제 1 및 제 2 지지기판들(720a, 720b) 각각은 테이프 또는 글라스 등일 수 있으며, 복수의 반도체 소자들을 운반하도록 구성될 수 있다.
도 17은 본 발명의 일부 실시예들에 따른 패키지 모듈을 예시적으로 보여주는 평면도이다.
도 17을 참조하면, 패키지 모듈(1200)은 외부 연결 단자(1202)가 구비된 모듈 기판(1204)과, 모듈 기판(1204)에 실장된 적어도 하나의 반도체 칩(1206) 및 QFP(Quad Flat Package)된 반도체 패키지(1208)를 포함할 수 있다. 반도체 칩(1206) 또는 반도체 패키지(1208)는 상술한 본 발명의 실시예들 중의 하나에 따른 반도체 장치를 포함할 수 있다. 예를 들어, 반도체 패키지(1208)는 도 4의 반도체 장치를 포함하는 멀티 칩 패키지(Multi-Chip Package; MCP)일 수 있다. 패키지 모듈(1200)은 외부 연결 단자(1202)를 통해 외부 전자 장치와 연결될 수 있다.
도 18은 본 발명의 일부 실시예들에 따른 메모리 카드를 예시적으로 보여주는 개략도이다.
도 18을 참조하면, 메모리 카드(8000)는 제어기(8100)와 메모리(8200)를 포함할 수 있다. 제어기(8100)와 메모리(8200)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(8100)의 명령(Command)에 따라 메모리(8200)와 제어기(8100)는 데이터(Data)를 주고받을 수 있다. 이에 더하여, 메모리 카드(8000)는 메모리(8200)에 데이터를 저장하거나 또는 메모리(8200)로부터의 데이터를 외부로 출력할 수 있다.
제어기(8100) 및/또는 메모리(8200)는 본 발명의 실시예들 중의 하나에 따른 반도체 장치에 포함될 수 있다. 예를 들면, 제어기(8100) 및 메모리(8200)는 하나의 패키지에 포함되어 시스템 인 패키지(System in Package; SiP)로서 제공될 수 있다. 보다 구체적으로, 제어기(8100)를 포함하는 로직 칩과 메모리(8200)를 포함하는 메모리 칩이 시스템 인 패키지로서 구현될 수 있으며, 이러한 시스템 인 패키지는 도 3a를 참조하여 설명된 반도체 장치를 포함할 수 있다. 이 경우, 도 3a의 하부 구조(210c), 제 1 반도체 소자(210a) 및 제 2 반도체 소자(210b)는 각각 패키지 기판, 로직 칩, 및 메모리 칩일 수 있다. 다른 예로, 메모리 카드(8000)는 복수의 메모리 칩들이 적층된 멀티 칩 패키지(Multi-Chip Package; MCP)의 형태로 제공될 수 있다. 이 경우, 메모리 카드(8000)는 증가된 메모리 용량을 가질 수 있다. 이러한 멀티 칩 패키지는 도 8을 참조하여 예시적으로 설명된 반도체 장치를 포함할 수 있다.
본 발명에 따른 메모리 카드(8000)는 다양한 휴대용 기기들에서 데이터 저장 매체로 이용될 수 있다. 예를 들어, 본 발명에 따른 메모리 카드들(8000)은 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 19는 본 발명의 일부 실시예들에 따른 전자 시스템을 예시적으로 보여주는 블록도이다. 이러한 실시예들에 따른 전자 시스템은 상술한 본 발명의 실시예들 중의 하나에 따른 적어도 하나의 반도체 장치를 포함할 수 있다.
도 19를 참조하면, 전자 시스템(1400)은 메모리 시스템(1402), 프로세서(1404), 램(1406), 및 유저인터페이스(1408) 중의 적어도 하나를 포함할 수 있고, 이들은 버스(1410)를 이용하여 서로 데이터 통신을 할 수 있다.
프로세서(1404)는 프로그램을 실행하고 전자 시스템(1400)을 제어하도록 구성될 수 있고, 램(1406)은 프로세서(1404)의 동작 메모리로서 사용될 수 있다. 유저인터페이스(1408)는 전자 시스템(1400)에 데이터를 입력 또는 출력하는데 이용될 수 있으며, 메모리 시스템(1402)은 프로세서(1404)의 동작을 위한 코드, 프로세서(1404)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 이에 더하여, 메모리 시스템(1402)은 제어기 및 메모리를 별도로 구비할 수 있으며, 일부 실시예들에 따르면, 도 18를 참조하여 설명된 메모리 카드들(800) 중의 하나와 실질적으로 동일하게 또는 유사하게 구성될 수 있다.
한편, 일부 실시예들에 따르면, 프로세서(1404) 및 램(1406)은 복수의 칩들이 하나의 패키지에 포함되는, 시스템 인 패키지의 형태로 제공될 수도 있다. 예를 들면, 프로세서(1404) 및 램(1406)은, 이들 각각을 위해 제공된, 로직 칩 및 메모리 칩을 함께 구비하는 시스템 인 패키지를 구성할 수 있으며, 이러한 시스템 인 패키지는 도 3a를 참조하여 설명된 반도체 장치를 포함할 수 있다. 이 경우, 도 3a의 하부 구조(110c), 제 1 반도체 소자 및 제 2 반도체 소자는 각각 시스템 인 패키지의 패키지 기판, 로직 칩, 및 메모리 칩일 수 있다.
전자 시스템(1400)은 전자기기를 포함하는 다양한 산업 제품들에 적용될 수 있다. 예를 들어, 본 발명에 따른 전자 시스템(1400)은 모바일 폰, 휴대용 게임기, 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)의 일부로서 사용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 제 1 및 제 2 연결 구조체들; 및
    상기 제 1 연결 구조체의 일 측에 배치되는 제 1 및 제 2 반도체 소자들을 포함하고, 상기 제 1 반도체 소자는 상기 제 1 및 제 2 연결 구조체들 사이에 배치되고, 상기 제 1 및 제 2 반도체 소자들 각각은 내부 회로를 구성하는 도전 패턴들을 구비하되,
    상기 제 1 및 제 2 연결 구조체들 각각은 상기 도전 패턴들 중의 적어도 하나에 전기적으로 연결되는 연결 요소들 및 상기 도전 패턴으로부터 전기적으로 절연된 보조 요소들을 포함하고,
    상기 연결 요소들 및 상기 보조 요소들의 수들의 합은 상기 제 1 연결 구조체에서보다 상기 제 2 연결 구조체에서 더 작고, 상기 보조 요소들의 수는 상기 제 1 연결 구조체와 상기 제 2 연결 구조체에서 서로 다른 반도체 장치.
  2. 제 1 항에 있어서,
    상기 보조 요소들의 수는 제 1 연결 구조체에서보다 상기 제 2 연결 구조체에서 더 작은 반도체 장치.
  3. 제 1 항에 있어서,
    상기 연결 요소들의 수는 상기 제 1 및 제 2 연결 구조체들에서 동일한 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체 소자들 중의 적어도 하나는, 그것의 중앙 영역에 상기 연결 요소들이 배치되는, 디램 메모리 칩인 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체 소자들 중의 적어도 하나는, 그것의 가장자리 영역에 상기 연결 요소들이 배치되는, 플래쉬 메모리 칩인 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 소자는 반도체 기판 및 상기 반도체 기판을 관통하는 관통 비아를 포함하고,
    상기 연결 요소는 상기 관통 비아에 전기적으로 연결되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 보조 요소들 각각 및 상기 연결 요소들 각각은 제 1 도전 수단 및 제 2 도전 수단을 포함하고,
    상기 제 2 도전 수단은 상기 제 1 도전 수단보다 낮은 융점을 갖는 금속성 물질을 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 2 도전 수단은 Sn, SnAg, SnPb, SnBc, 및 SnAgCu를 포함하는 그룹에서 선택된 적어도 하나를 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 2 연결 구조체를 구성하는 상기 연결 요소들 및 상기 보조 요소들의 수는 상기 제 1 연결 구조체를 구성하는 상기 연결 요소들 및 상기 보조 요소들의 수의 50% 내지 90%인 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 2 연결 구조체를 구성하는 상기 보조 요소들의 수는 상기 제 1 연결 구조체를 구성하는 상기 보조 요소들의 수의 50% 내지 90%인 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 반도체 소자들은 동일한 종류의 반도체 칩인 반도체 장치.
  12. 하부 구조; 및
    상기 하부 구조 상에 실장된 복수개의 반도체 소자 층들을 포함하고,
    상기 반도체 소자 층들 각각은 반도체 칩 및 상기 반도체 칩의 일면에 배치되는 연결 구조체를 포함하며,
    상기 반도체 소자 층이 상기 하부 구조로부터 멀리 배치될수록, 해당 반도체층의 연결 구조체의 단면적은 감소하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 연결 구조체들 각각은 해당 반도체 소자의 반도체 칩과 상기 하부 구조 사이에 배치되는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 반도체 칩들 각각은 기판 상에 집적된 내부 회로를 구비하되,
    상기 반도체 칩들의 내부 회로는 해당 반도체 칩의 기판과 상기 하부 구조 사이에 배치되는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 반도체 칩들은 동종인 반도체 장치.
  16. 제 12 항에 있어서,
    상기 반도체 칩들 각각은 내부 회로를 구비하고,
    상기 연결 구조체들 중 적어도 일부는, 해당 반도체 칩의 내부 회로에 전기적으로 연결된 복수의 연결 요소들 및 해당 반도체 칩의 내부 회로로부터 전기적으로 절연된 적어도 하나의 보조 요소를 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 반도체 소자 층들 각각은 동일한 개수의 연결 요소를 포함하는 반도체 장치.
  18. 제 12 항에 있어서,
    상기 반도체 칩들 각각은 내부 회로를 구비하고,
    상기 연결 구조체들 중 적어도 하나는 해당 반도체 칩의 내부 회로에 전기적으로 연결된 연결 요소들로 구성되는 반도체 장치.
  19. 제 12항에 있어서,
    상기 하부 구조는 반도체 소자를 포함하는 반도체 장치.
  20. 제 12항에 있어서,
    상기 하부 구조는 회로 기판을 포함하는 반도체 장치.
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