CN101626015B - 封装结构及其形成、量产方法与芯片堆叠结构 - Google Patents

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Abstract

本发明是一种封装结构及其形成、量产方法与芯片堆叠结构。该封装结构包含一第一芯片堆叠结构，通过于芯片中设置多个硅通道构件(Through Silicon Via；TSV)，作为电连结的路径，以使第一芯片堆叠结构的多个毗连芯片之间可形成电连结，并使第一芯片堆叠结构电连结至一基板。该方法包含电连结一第一芯片的至少部分该多个TSV至一基板，同时电连结一第二芯片的至少部分该多个TSV至该第一芯片的至少部分该多个TSV，藉此于该基板上，堆叠该第一芯片以及该第二芯片，完成具有芯片堆叠结构的封装结构。

Description

封装结构及其形成、量产方法与芯片堆叠结构
技术领域
本发明是关于一种封装结构及其形成、量产方法与芯片堆叠结构，更详细地说，本发明是关于一种封装结构通过硅通道构件(Through Silicon Via；TSV)可进行大量制造芯片连结芯片(die-to-die)或者芯片连结基板(die-to-substrate)的技术。
背景技术
在现今半导体芯片的制作技术上，为充分利用基板的面积，半导体芯片经制成后，有时会将多个芯片作成一堆叠结构后，再与基板共同形成一封装结构，方能发挥电路功能。此种封装结构由于利用了基板上下方的立体空间，亦称为3D封装结构或多芯片堆叠封装结构。现有的芯片封装技术，有以打线方式，以打线作为导电途径，使堆叠结构的主动面通过打线，电性连接至基板的技术。
现有技术亦有以硅通道构件(Through Silicon Via，TSV)作为导电途径的设计，惟此类技术未臻成熟至量产阶段，现阶段的发展多属实验测试性质。且TSV技术需要解决半导体芯片间的有效接合问题，分述如下。
堆叠结构主要分为芯片对芯片、晶片对晶片以及芯片对晶片三种，而于接合时应用的技术主要包含直接氧化融合接合、铜对铜接合、金对金接合、锡接合、黏接接合以及表面活化接合等等。
以直接融合接合为例，其工序需要高温以及高压环境，这使得在接合过程中，对材料的处理以及对准困难。且接合的品质较不易掌控。另外，以黏接接合为例，其容易发生剥离状况，导致接合失败。再者，以锡接合为例，由于其需要底胶(underfill)来充满接合区附近的空间，在小间距(pitch)的实施例中，例如小于100微米，底胶分布的速度非常缓慢，且可能无法填满接合区附近的空间。
因此，现有的TSV封装相关技术，多具有量产速度过于缓慢，以及不易控制工序良率的问题，而使得多芯片堆叠封装结构的良率降低，同时生产成本过高。
因此，如何在考量生产成本及品质状况下，亦能提供一种具高生产良率的封装结构及制造方法，即成为半导体封装产业亟需努力的目标。
发明内容
本发明的一目的在于提供一种封装结构，包含一第一芯片堆叠结构，通过于芯片中设置多个TSV，作为电连结的路径，以使第一芯片堆叠结构的多个毗连芯片之间可形成电连结，并使第一芯片堆叠结构电连结至一基板。
本发明的另一目的在于提供一种封装结构，以TSV作为该封装结构的电连结路径，可适用于量产工艺。
为达成上述目的，本发明揭露一种封装结构，包含一电路结构，形成于一基板上、一第一芯片堆叠结构。其中该第一芯片堆叠结构包含多个堆叠的芯片，各该芯片中设有多个TSV，构成该芯片中的导电路径。各该芯片通过其中所设的TSV，分别电连结至相邻的另一芯片中所设的TSV，且该第一芯片堆叠结构，通过至少部分该多个TSV，电连结至该电路结构。
本发明的又一目的在于提供一种制造一封装结构的方法，该封装结构包含一基板、一第一芯片以及一第二芯片，该第一芯片及该第二芯片分别具有多个TSV。该方法电连结该第一芯片的至少部分该多个TSV至该基板，同时电连结该第二芯片的至少部分该多个TSV至该第一芯片的至少部分该多个TSV，藉此于该基板上，堆叠该第一芯片以及该第二芯片，完成具有芯片堆叠结构的封装结构。
本发明的又一目的在于提供一种用于一芯片堆叠结构的方法，该芯片堆叠结构包含一基板、一第一芯片、一第二芯片、一第三芯片及一第四芯片，其中该基板安装于一滚动条上，各该芯片分别具有多个TSV，该方法包含下列步骤：首先，通过转动该滚动条，使该基板移动至一第一位置，并通过以一超声波频率震动该第一芯片，压合该第一芯片的所述TSV至该基板，同时，通过以一超声波频率震动该第二芯片，压合该第二芯片的所述TSV至该第一芯片的所述TSV，并通过以一超声波频率震动该第三芯片，压合该第三芯片的所述TSV至该第二芯片的所述TSV，最后，通过以一超声波频率震动该第四芯片，压合该第四芯片的所述TSV至该第三芯片的所述TSV。
本发明的另一目的在于提供一种芯片堆叠结构，该芯片堆叠结构包含一芯片及一晶片(wafer)，其中该包含多个芯片。该芯片与该晶片的各该多个芯片，具有一上表面及相对于该上表面的一下表面，且其中设有多个TSV，构成该上表面及该下表面间的电性导通，该芯片通过其中所设的TSV，电连结至该晶片的该多个芯片其中之一中所设的TSV。
本发明的又一目的在于提供一种芯片堆叠结构，该芯片堆叠结构包含一第一晶片及一第二晶片，各该第一晶片及第二晶片各自包含多个芯片。其中，各该第一晶片与该第二晶片的多个芯片，具有一上表面及相对于该上表面的一下表面，且其中设有多个TSV，构成该上表面及该下表面间的电性导通，该第一晶片的该多个芯片通过其中所设的TSV，分别电连结至该第二晶片的该多个芯片中所设的TSV。
本发明的又一目的在于提供一种量产一封装结构的方法，该封装结构包含一基板及多个芯片，各该芯片分别具有多个TSV，该基板是包含于一长条状薄膜，该长条状薄膜包含多个基板，且是架设于二滚动条之间，该方法包含下列步骤：制造该封装结构；转动该滚动条，使次一基板移动至该适当位置；以及重复该制造该封装结构的步骤，以完成一次一封装结构。制造该封装结构包含下列步骤：(a)转动该滚动条，使该多个基板的一基板移动至一适当位置；(b)通过该多个芯片之一的多个TSV，黏合该多个芯片的一于该基板上；(c)保持该基板于该适当位置；(d)通过该多个芯片的另一个的多个TSV，黏合该多个芯片的另一个于该多个芯片之一的多个TSV上；以及(e)重复步骤(c)及(d)，使该多个芯片依序黏合至该基板，以完成该封装结构；
本发明的又一目的在于提供一种量产一封装结构的方法，各该封装结构包含一基板、一第一芯片及一第二芯片，该第一芯片及该第二芯片分别具有多个TSV，该基板是包含于一长条状薄膜，该长条状薄膜包含多个基板，且是架设于二滚动条之间，该方法包含下列步骤：(a)转动该滚动条，使该多个基板的首个基板移动至一适当位置；(b)通过一第一芯片的多个TSV，黏合该第一芯片于该首个基板上；(c)转动该滚动条，使该多个基板的次一基板移动至该适当位置；(d)通过另一第一芯片的多个TSV，黏合该另一第一芯片于该次一基板上；(e)转动该滚动条，使该多个基板的一最终基板移动至该适当位置；(f)通过一最终第一芯片的多个TSV，黏合该最终第一芯片于该最终基板上；(g)转动该滚动条，使该首个基板移动至该适当位置；(h)通过一第二芯片的多个TSV，黏合该第二芯片于该首个基板上的该第一芯片的TSV；(i)转动该滚动条，使该多个基板的次一基板移动至该适当位置；(j)通过另一第二芯片的多个TSV，黏合该另一第二芯片于该次一基板上的该另一第一芯片的TSV；(k)转动该滚动条，使该多个基板的一最终基板移动至该适当位置；以及(l)通过一最终第二芯片的多个TSV，黏合该最终第二芯片于该最终基板上的该最终第一芯片的TSV。
附图说明
为让本发明的上述目的、技术特征、和优点能更明显易懂，下面将配合附图对本发明的较佳实施例进行详细说明，其中：
图1是本发明的第一实施例的一封装结构的示意图；
图2是本发明的第二实施例的一芯片示意图；
图3是本发明的第三实施例的一封装结构的示意图；
图4是本发明的第四实施例的一封装结构的示意图；
图5是本发明的第五实施例的一封装结构的示意图；
图6是本发明的第六实施例的一封装结构的示意图；
图7是本发明的第七实施例的封装结构的第一芯片堆叠结构的示意图；
图8a-图8e是制造本发明的一封装结构的流程示意图；
图9是本发明的第九实施例的示意图；以及
第10是本发明的第十实施例的示意图。
具体实施方式
以下将通过实施例来解释本发明内容，其是关于一种封装结构以及一种制造及量产一封装结构的方法与芯片堆叠结构，该芯片堆叠结构具有硅通道构件(ThroughSilicon Via，TSV)，且可适用于大量制造工艺。然而，本发明的实施例并非用以限制本发明需在如实施例所述的任何特定的环境、应用或特殊方式方能实施。因此，关于实施例的说明仅为阐释本发明的目的，而非用以限制本发明。需说明者，以下实施例及附图中，与本发明非直接相关的元件已省略而未绘示；且为求容易了解起见，各元件间的尺寸关系是以稍夸大的比例绘示出。
图1是本发明的第一实施例的一封装结构的示意图。封装结构1包含一基板101、一电路结构103及一第一芯片堆叠结构113，其中电路结构103形成于该基板101上。第一芯片堆叠结构113形成于电路结构103上，且该第一芯片堆叠结构113包含多个堆叠的芯片111a、111b、111c及111d。各该芯片具有一上表面及相对于该上表面的一下表面，且其中设有多个TSV 109，构成该上表面及该下表面间的电性导通。
由图1可知，该多个堆叠的芯片111a、111b、111c及111d通过其中所设的TSV 109，分别电连结至相邻另一芯片中所设的TSV 109，且该第一芯片堆叠结构113，通过至少部分该多个TSV 109，即芯片111d的TSV 109，电连结至该电路结构103。
在本实施例中，电路结构103还包含一测试电路，图未示出该测试电路，因其是以电路连接方式发挥测试电路的功能，详如下述。测试电路通过电性连结至第一芯片堆叠结构113，当需要对该封装结构进行测试时，即利用该测试电路将一测试信号传输至该封装结构。一般而言，对该封装结构的测试包含：(1)测试该第一芯片堆叠结构113与该电路结构103的电连结是否正确；以及(2)测试该第一芯片堆叠结构113所包含的该多个堆叠芯片111a、111b、111c及111d彼此间的电连结及功能。通过探针接触(probing)方式，测试电路接收来自探针的测试信号，并传递该测试信号至该第一芯片堆叠结构113，并产生一测试结果信号。
承上所述，该测试信号结果适以代表该第一芯片堆叠结构113与电路结构103的电连结的状态，以及代表第一芯片堆叠结构113所包含的该多个堆叠芯片111的电连结及功能的状态。举例而言，若该第一芯片接合不良，或者有断点产生，该测试结果信号即会呈现非正常的信号，藉此，即可判断第一芯片堆叠结构态。又例如该第一芯片堆叠结构113与电路结构103的电连结状态正常，但第一芯片堆叠结构113所包含的该多个堆叠芯片111的电连结或功能不正常，则该测试结果亦会呈现非正常的信号，通过解读该非正常的信号，即可判断究竟是该多个堆叠芯片111的电连结或功能不正常。因此，可通过该测试电路，检测出不良的封装结构，并判断是否得以进行重工修复，或者直接淘汰该不良的封装结构，而后再进行后续封装，进而提升整体工艺良率，达成成本的控管。
图2是本发明的第二实施例的一芯片示意图，该芯片可适用于本发明的封装结构。在本实施例中，芯片201包含多个TSV 207，每一TSV 207包含一上凸块203以及一下凸块205。其中各该上凸块203形成于各该TSV207之上，各该下凸块205形成于各该TSV207之下。通过此结构，于芯片201与其它毗连的另一芯片进行堆叠时，适以使各芯片中的各该TSV，通过该各该上凸块，电连结至毗连的另一芯片中的各该TSV的下凸块。通过凸块，可使多个TSV彼此间的连结更稳固，以更改善接合的良率。
由前述说明可知，上凸块203及下凸块205是用以增进不同芯片接合时，TSV彼此间的接合稳固性。因此，在其它实施例中，可使芯片中的每一TSV仅包含多个上凸块，或仅包含多个下凸块。以图2举例而言，若TSV 207仅包含上凸块203，则芯片201之上再堆叠另一具有TSV的芯片时，即便另一芯片的TSV并未具有相对于上凸块203的下凸块，另一芯片的TSV亦可接合至TSV 207的上凸块203，藉此达成与芯片201的TSV 207稳固接合。同理，在其它实施例中，可使芯片中的每一TSV仅包含多个下凸块。仍旧以图2举例而言，若TSV 207仅包含下凸块205，则芯片201之下再堆叠另一具有TSV的芯片时，即便另一芯片的TSV并未具有相对于下凸块205的上凸块，另一芯片的TSV亦可接合至TSV 207的下凸块205，藉此达成与芯片201的TSV 207稳固接合。
图3是本发明的第三实施例的一封装结构的示意图。封装结构包含一基板301、一电路结构303及一第一芯片堆叠结构313。与第一实施例最主要不同处，在于第一芯片堆叠结构313包含一第一芯片313a、一第二芯片313b、及一第三芯片313c。其中该第二芯片313b以及该第三芯片313c通过多个TSV 309，分别地电连结至毗连的该第一芯片313a。类似于第一实施例，第一芯片堆叠结构313与基板301呈电性连结。第三实施例的封装结构可应用于一存储器装置，主要功效是可增加存储器容量密度，即通过堆叠式芯片提高存储器容量，并可增强芯片与存储器装置的电性连结效能。当应用于前述存储器装置时，第二芯片313b以及第三芯片313c可为相同尺寸及/或相同功能的芯片，或者不同尺寸及/或不同功能的芯片。
图4是本发明的第四实施例的一封装结构的示意图。封装结构包含一基板401、一电路结构403及一第一芯片堆叠结构413。与第一实施例最主要不同处，在第一芯片堆叠结构413包含一第一芯片413a、一第二芯片413b、一第三芯片413c、及一第四芯片413d，各芯片具有不同尺寸以及不同功能。各芯片通过TSV 409电连结至毗连的另一芯片中的TSV 409，在本实施例中，各芯片的TSV，相较于其它芯片的TSV，具有不同尺寸。
图5是本发明的第五实施例的一封装结构的示意图。封装结构包含一基板501、一电路结构503、一绝缘层505、一第一芯片堆叠结构513、及一第二芯片堆叠结构515。与第一实施例最主要不同处，在于本实施例的绝缘层505，是形成于第一芯片堆叠结构513之上，而后第二芯片堆叠结构515形成于该绝缘层505之上，第二芯片堆叠结构515包含多个堆叠的芯片515a及515b，芯片515a及515b各具有一上表面及相对于该上表面的一下表面，且其中设有多个TSV 509，构成该上表面及该下表面间的电性导通，且芯片515a及515b通过其中所设的TSV 509，分别电连结至相邻另一芯片中所设的TSV 509。第一芯片堆叠结构513包含芯片513a及513b，通过绝缘层501的隔离，第一芯片堆叠结构513及第二芯片堆叠结构515可分别执行不同功能。
图6是本发明的第六实施例的一封装结构的示意图。封装结构包含一基板601、一电路结构603、多个无源元件604、一间隔物605、多个打线607、一第一芯片堆叠结构613。与第一实施例最主要不同处，在于本实施例包含多个无源元件604，形成于第一芯片613a之上，并电连结至第一芯片613a，以与第一芯片613a共同发挥电路功能。且间隔物605是形成于部分第一芯片613a之上，而第二芯片613b形成于该间隔物之上，并具有多个TSV 609b，以于该间隔物以外的部分，电连结至该第一芯片613a的TSV 609a。在本实施例中，第一芯片613a以及第二芯片613b还可通过打线607而呈现电连结。
图7是本发明的第七实施例的封装结构的第一芯片堆叠结构的示意图。第一芯片堆叠结构713包含至少一隔离层703，形成于毗连的二芯片713a及713b之间，适以填充芯片713a及713b与TSV 709所形成的空间。在本实施例中，毗连的TSV709之间，还具有一上凸块707，而隔离层703即可用以环绕上凸块707，填充芯片713a及713b与TSV 709所形成的空间。
隔离层703，是选自下列材料的群组：非导电胶、B阶段胶、模塑材料、异方性导电胶及其组合。
以下将详细说明前述所有实施例中，该基板的材料特性。前述所有实施例中，该基板的材料可选自下列族群之一：一有机涂布层(coating layer)、一非有机涂布层及其组合。前述所有实施例中，该基板可以是一单层基板及一多层基板其中之一。前述所有实施例中，该基板为一可移除基板，以于第一芯片堆叠结构完成后，移除该基板，仅保留该第一芯片堆叠结构。前述所有实施例中，该基板是一陶瓷基板。前述所有实施例中，该基板是一软性基板，且为一薄膜(film)或一箔片(foil)其中之一。
前述所有实施例中，该基板可选自下列族群之一：一聚酰亚胺薄膜(polyimidefilm)、一FR-4型环氧基树脂薄膜(FR-4film)、一FR-5型环氧基树脂薄膜(FR-5film)、一双顺丁烯二酸亚氨薄膜(BT film)及一聚对苯二甲酸乙二酯树脂薄膜(PETfilm)。前述所有实施例中，该基板亦可选自下列族群之一：铜、钢、及其合金。前述所有实施例中，该基板亦可选自下列族群之一：一具导电纤维的薄片层压材料及一片状纤维。前述所有实施例中，该基板可是一类可重工材料。
以下将详细说明前述所有实施例中，该TSV的材料特性。前述所有实施例中，该TSV的材料选自下列族群之一：铜(Cu)、金(Au)、银(Ag)、锡(Sn)、锡银合金(Sn/Ag)、无铅焊锡(lead-free solder)、镍金合金(Ni/Au)、镍钯合金(Ni/Pd)、镍钯金合金(Ni/Pd/Au)、钨(W)、及其组合。前述所有实施例中，该TSV的材料是选自下列族群之一：一多晶硅(poly Si)、一掺杂硅(dopedSi)及其组合。前述所有实施例中，该TSV的材料亦可是一导电聚合物(conductivepolymer)。
以下将详细说明前述所有实施例中，该芯片的种类特性。前述所有实施例中，该多个堆叠的芯片是不同的，且选自下列族群之一：一闪存控制器(Flash memorycontroller)、一动态随机存取存储器(DRAM controller)及其组合。
图8a-图8e，是本发明的第八实施例，是制造一封装结构的流程示意图。请先参照图8a，于平台802设置一基板803，该基板803包含电路结构804。并维持基板803的温度于一第一温度，并限定一第一涂布区817于基板803的该上表面803a。而后以涂胶机构809，涂布一第一填充胶体807a于该第一涂布区，其中，第一填充胶体807a部份覆盖于该电路结构804。在本实施例中，第一温度可为约摄氏80度。
接着请参照图8b，贴合一第一芯片805的下表面805b于该第一涂布区817，并电连结该第一芯片805的至少部分多个TSV 809至基板803。在本实施例中，是使第一芯片805的一下凸块806b贴合至电路结构804。此时第一填充胶体807a可填充部分基板803与第一芯片805的下表面805b之间所形成的一空间。
承上所述，为使下凸块806b稳固贴合至电路结构804，维持良好的电连结，可利用超声波工艺以完成前述结构，详述如下。首先维持第一芯片805的温度为一第二温度，且大于该第一温度。在本实施例中，可维持第二温度约为摄氏200度。此时再通过一超声波频率震动该第一芯片805，以压合该第一芯片805的至少部分该多个TSV 809至基板803。在本实施例中，可以一超声波压合机820，贴设于第一芯片805之上，其可稳定地维持第一芯片805的温度为摄氏200度，并且同时以一超声波频率震动该第一芯片805，以使TSV 809的下凸块806b可压合至基板803的电路结构804。
接着请参照图8c，在第一芯片805之上表面805a限定一第二涂布区818，以涂胶机构809涂布一第二填充胶体807b于该第二涂布区818上。
接着请参照图8d，贴合一第二芯片815的下表面815b于该第二涂布区818，并电连结该第二芯片815的至少部分多个TSV 819至第一芯片805的上凸块806a。在本实施例中，是使第二芯片815的一下凸块816b贴合至第一芯片805的上凸块806a。此时第二填充胶体807b可填充部分第一芯片805的上表面805a与第二芯片815的下表面815b之间所形成的一空间。
承上所述，为使下凸块816b稳固贴合至第一芯片805的上凸块806a，维持良好的电连结，可利用超声波工艺以完成前述结构，详述如下。首先维持第二芯片816的温度为一第二温度，且大于该第一温度。在本实施例中，可维持第二温度约为摄氏200度。此时再通过一超声波频率震动该第二芯片816，以压合该第二芯片816的至少部分该多个TSV 819至第一芯片805的上凸块806a。如同前述，此结构亦可以超声波压合机820完成，不再赘述。
最后，请参照图8e，经静置一段时间后，图8d的封装结构，其第一填充胶体807a以及第二填充胶体807b将呈现稍许内缩的状态，以完成封装结构。
第八实施例的步骤，可适用于前述第一至第七实施例中，用以贴合二芯片间的TSV的结构。
本发明的封装结构，可适用于量产工艺，简单叙述如下。以第一实施例为例，请一并参考图1，封装结构可通过对基板101的控管进行连续性的大量生产。以软性基板为例，各基板是一卷长条状薄膜的一部份，该薄膜以一类似收卷的状态，架设于二滚动条之间。通过控制滚动条转动，可使薄膜不停的转动，以使芯片堆叠结构113的各该堆叠的芯片依序黏合该基板101。
以本实施例而言，芯片堆叠结构113可通过下列步骤形成。首先，控制薄膜转动，将基板101置放于一合适的位置，同时将芯片111d通过TSV 109黏合于基板101上，此时不移动该基板101，再将芯片111c通过TSV 109黏合于芯片111d上。依此类推，可依序将芯片111b及芯片111a通过TSV109黏合于前一芯片上。待所有芯片皆黏合完毕后，再转动薄膜，于另一基板上进行类似的步骤，以完成另一封装结构。
除此之外，芯片堆叠结构113，也可通过不同的步骤而形成。首先，控制薄膜转动，将基板101置放于一合适的位置，同时将芯片111d通过TSV 109黏合于基板101上。此时转动该薄膜，使另一基板位于前述合适的位置，而后将另一芯片黏合于该另一基板上。依此类推，待薄膜上所有基板皆完成首个芯片黏合后，再转动薄膜，依序进行次一个芯片黏合，此时可将芯片111c通过TSV 109黏合于芯片111d上。依此类推，可依序将芯片111b及芯片111a通过TSV109黏合于前一芯片上。
图9是本发明的第九实施例示意图。芯片堆叠结构包含一芯片901及一晶片(wafer)903，其中晶片903包含多个芯片。芯片901与晶片903的各该多个芯片，具有一上表面及相对于该上表面的一下表面。芯片901中设有多个TSV 905，同时晶片903中设有多个TSV 907，构成该上表面及该下表面间的电性导通。芯片901通过其中所设的TSV 905，电连结至晶片903的该多个芯片其中之一芯片902中所设的TSV 907。在参照图9后，即可更清楚的理解芯片901与晶片903的堆叠关系。
此种芯片堆叠结构亦可使用前述实施例的芯片封装结构及其制造方法完成。第九实施例的优点在于，可先量测晶片所包含的芯片，而后再将芯片901接合于晶片上已测定为功能正常的芯片，藉此，可提升后续工艺产品的良率。第九实施例可适用于芯片堆叠于晶片(Chip on Wafer；CoW)的堆叠方式。
图10是本发明的第十实施例示意图。芯片堆叠结构包含一第一晶片1001及一第二晶片1003，该第一晶片1001包含多个芯片，同时该第二晶片1003包含多个芯片。该第一晶片1001与该第二晶片1003的多个芯片，具有一上表面及相对于该上表面的一下表面。第一晶片1001中设有多个TSV 1005，同时第一晶片1001中设有多个TSV 1007，构成该上表面及该下表面间的电性导通。该第一晶片1001的该多个芯片通过其中所设的TSV 1005，分别电连结至第二晶片1003的该多个芯片中所设的TSV 1007。图中例示第一晶片1001的芯片1002通过其中所设的TSV1005，电连结至第二晶片1003的芯片1004中所设的TSV 1007。在参照图10后，即可清楚的知道第一晶片1001与第二晶片1003的堆叠关系
此种芯片堆叠结构亦可使用前述实施例的芯片封装结构及其制造方法完成。第十实施例的优点在于，可在晶片上的芯片制造完成后，即先进行芯片堆叠，而后再进行切割及/或封装的工序。藉此，可在考量生产成本及品质的状况下，提供一种具高生产率的封装结构。
上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的保护范畴。任何熟悉此技术者可轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利保护范围应以申请专利范围为准。

Claims (4)

1.一种制造一封装结构的方法，该封装结构包含一基板、一第一芯片以及一第二芯片，该基板具有一上表面，该第一芯片以及该第二芯片分别具有一上表面、一下表面、及多个硅通道构件(TSV)，该方法包含下列步骤：
维持该基板的温度于一第一温度；
限定一第一涂布区于该基板的该上表面，并限定一第二涂布区于该第一芯片的该上表面；
涂布一第一填充胶体于该第一涂布区；
贴合该第一芯片的该下表面于该第一涂布区上；
电连结该第一芯片的至少部分该多个硅通道构件(TSV)至该基板，并使该第一填充胶体填充部分该基板与该第一芯片的该下表面之间所形成的空间；
涂布一第二填充胶体于该第二涂布区；以及
贴合一第二芯片的该下表面于该第二涂布区上；
电连结该第二芯片的至少部分该多个硅通道构件(TSV)至该第一芯片的至少部分该多个硅通道构件(TSV)，并使该第二填充胶体填充部分该第一芯片的该上表面与该第二芯片的该下表面之间所形成的空间。
2.如权利要求1所述的方法，其特征在于，该电连结该第一芯片的至少部分该多个硅通道构件(TSV)至该基板，并使该第一填充胶体实质充满该基板与该第一芯片的该下表面之间所形成的空间的步骤，还包含下列步骤：
维持该第一芯片的温度为一第二温度；以及
通过以一超声波频率震动该第一芯片，压合该第一芯片的至少部分该多个硅通道构件(TSV)至该基板；
其中，该第二温度大于该第一温度。
3.一种量产一封装结构的方法，各该封装结构包含一基板及多个芯片，各该芯片分别具有多个硅通道构件(TSV)，该基板是包含于一长条状薄膜，该长条状薄膜包含多个基板，且架设于二滚动条之间，该方法包含下列步骤：
制造该封装结构，包含：
(a)转动该滚动条，使该多个基板之一基板移动至一适当位置；
(b)通过该多个芯片之一的多个硅通道构件(TSV)，黏合该多个芯片的一于该基板上；
(c)保持该基板于该适当位置；
(d)通过该多个芯片的另一个的多个硅通道构件(TSV)，黏合该多个芯片的另一个于该多个芯片之一的多个硅通道构件(TSV)上；以及
(e)重复步骤(c)及(d)，使该多个芯片依序黏合至该基板，以完成该封装结构；
转动该滚动条，使次一基板移动至该适当位置；以及
重复该制造该封装结构的步骤，以完成一次一封装结构。
4.一种量产一封装结构的方法，各该封装结构包含一基板、一第一芯片及一第二芯片，该第一芯片及该第二芯片分别具有多个硅通道构件(TSV)，该基板是包含于一长条状薄膜，该长条状薄膜包含多个基板，且是架设于二滚动条之间，该方法包含下列步骤：
(a)转动该滚动条，使该多个基板的首个基板移动至一适当位置；
(b)通过一第一芯片的多个硅通道构件(TSV)，黏合该第一芯片于该首个基板上；
(c)转动该滚动条，使该多个基板的次一基板移动至该适当位置；
(d)通过另一第一芯片的多个硅通道构件(TSV)，黏合该另一第一芯片于该次一基板上；
(e)转动该滚动条，使该多个基板的一最终基板移动至该适当位置；
(f)通过一最终第一芯片的多个硅通道构件(TSV)，黏合该最终第一芯片于该最终基板上；
(g)转动该滚动条，使该首个基板移动至该适当位置；
(h)通过一第二芯片的多个硅通道构件(TSV)，黏合该第二芯片于该首个基板上的该第一芯片的硅通道构件(TSV)；
(i)转动该滚动条，使该多个基板的次一基板移动至该适当位置；
(j)通过另一第二芯片的多个硅通道构件(TSV)，黏合该另一第二芯片于该次一基板上的该另一第一芯片的硅通道构件(TSV)；
(k)转动该滚动条，使该多个基板的一最终基板移动至该适当位置；以及
(l)通过一最终第二芯片的多个硅通道构件(TSV)，黏合该最终第二芯片于该最终基板上的该最终第一芯片的硅通道构件(TSV)。
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