CN102543935A - 用于半导体封装的印刷电路板和具有其的半导体封装 - Google Patents

用于半导体封装的印刷电路板和具有其的半导体封装 Download PDF

Info

Publication number
CN102543935A
CN102543935A CN2011104020443A CN201110402044A CN102543935A CN 102543935 A CN102543935 A CN 102543935A CN 2011104020443 A CN2011104020443 A CN 2011104020443A CN 201110402044 A CN201110402044 A CN 201110402044A CN 102543935 A CN102543935 A CN 102543935A
Authority
CN
China
Prior art keywords
pcb
resin
circuit board
printed circuit
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011104020443A
Other languages
English (en)
Inventor
崔埈荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102543935A publication Critical patent/CN102543935A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及一种用于半导体封装的印刷电路板(PCB)和具有其的半导体封装，其可以改善PCB与密封剂的附着。所述半导体封装包括具有设置在其中央部分的树脂通孔和设置在其最外边缘中的至少一个树脂固定孔的用于半导体封装的PCB、通过凸点连接至设置在所述PCB的第一表面上的第一连接焊盘的半导体芯片、配置为密封所述PCB的第一表面和所述半导体芯片的上密封剂以及配置为穿过设置在所述PCB的第一表面内的树脂通孔和树脂固定孔延伸至所述PCB的第二表面的下密封剂突起。

Description

用于半导体封装的印刷电路板和具有其的半导体封装
技术领域
本发明构思涉及半导体封装和起着半导体封装的基本框架的作用的印刷电路板(PCB)，更具体而言，涉及包括用于模塑底部填充(molded underfill：MUF)的树脂通孔的PCB和包括该PCB的半导体封装。
背景技术
已经越来越多地开发出了各种广泛用于高性能电子器件的半导体封装，从而缩小半导体封装的尺寸、拓展半导体封装的功能，以及增大其内部容量。为了降低半导体封装的尺寸，引入了PCB来替代常规的引线框架。而且，可以采用凸点(bump)替代导线作为连接端子，所述连接端子被配置成使起着基本框架的作用的PCB或引线框架与半导体芯片连接。在采用凸点作为用来连接半导体芯片和基本框架的连接端子时，可引入MUF半导体封装，其在半导体芯片和基本框架之间的空间内仅采用用于半导体封装的密封剂作为底部填充树脂。
发明内容
本发明构思提供了一种用于半导体封装的印刷电路板(PCB)，其可以通过增强半导体芯片和用作半导体封装的基本框架的PCB之间的密封剂的附着而提高半导体器件的可靠性。
本发明的总构思的其他特征和实用性将部分在接下来的说明中得到阐述，部分通过所述说明变得显而易见或者可以通过对本发明的总构思的实践习得。
本发明构思还提供了一种半导体封装，其可以通过增强半导体芯片和用作半导体封装的基本框架的PCB之间的密封剂的附着而提高半导体器件的可靠性。
本发明公开的技术特征和实用性不限于上述公开内容；对于本领域技术人员而言，在下述说明的基础上其他特征和实用性将变得显而易见。
本发明总构思的实施例提供了一种用于具有提高的焊接可靠性的半导体封装的PCB。所述PCB包括：半导体封装的衬底，包括设置于其中的金属互连，该衬底具有第一表面和设置在所述第一表面的反面的第二表面；设置在所述衬底的第一表面上并连接至半导体芯片的第一连接焊盘；设置在所述衬底的第二表面上并被配置成向外扩展半导体芯片的功能的第二连接焊盘；在所述衬底的中央部分穿过衬底形成的树脂通孔；以及在衬底的中央部分以外穿过衬底形成的至少一个树脂固定孔。可以在所述衬底的第一表面的安装半导体芯片的区域内形成所述树脂通孔。或者，可以在所述衬底的第一表面的安装半导体芯片的区域之外形成所述树脂通孔。
可以将所述第一连接焊盘连接至导线和凸点之一。可以将所述第二连接焊盘连接至焊球。
用于半导体封装的衬底可以是其中插入了半导体芯片的嵌入式衬底。
所述PCB还可以包括设置于树脂通孔和树脂固定孔之间的额外树脂固定孔。所述树脂固定孔可以具有大于或等于所述树脂通孔的尺寸。
本发明总构思的实施例还提供了一种具有提高的焊接可靠性的半导体封装。所述半导体封装包括：用于半导体封装的PCB，包括设置在其中央部分的树脂通孔和设置在其最外边缘内的至少一个树脂固定孔；通过凸点连接至设置在所述PCB的第一表面上的第一连接焊盘的半导体芯片；配置成密封所述PCB的第一表面和所述半导体芯片密封的上密封剂；以及配置成穿过设置在所述PCB的第一表面内的树脂通孔和树脂固定孔延伸至所述PCB的第二表面的下密封剂突起。
可以采用由至少两个半导体芯片构成的叠层结构替代所述半导体芯片。在这种情况下，所述凸点可以是过硅通路(TSV)，其配置为使所述至少两个半导体芯片的连接端子相互连接。
下密封剂突起可以具有直线形状，并跨越设置在所述PCB的中央部分的树脂通孔连接至所述至少一个树脂固定孔。或者，所述下密封剂突起可以具有十字形状，从而使所述PCB的树脂通孔设置在所述下密封剂突起的交叉处。
所述用于半导体封装的PCB还可以包括设置于所述树脂通孔和所述树脂固定孔之间的额外树脂固定孔。
本发明总构思的实施例还提供了一种具有提高的焊接可靠性的半导体封装。所述半导体封装包括：用于半导体封装的PCB，包括设置在其中央部分的树脂通孔和设置在其最外边缘中的至少一个树脂固定孔；安装在所述PCB的第一表面上的半导体芯片；配置成将设置在所述PCB的第一表面上的第一连接焊盘电连接至所述半导体芯片的导线；配置成密封所述PCB的第一表面、所述半导体芯片和所述导线的上密封剂；以及配置成穿过设置在所述PCB的第一表面中的树脂通孔和树脂固定孔延伸至所述PCB的第二表面的下密封剂突起。
可以在安装所述半导体芯片的区域外形成所述树脂通孔。所述下密封剂突起可以具有比焊球小的高度。
本发明总构思的实施例还提供了一种半导体封装，其包括：印刷电路板(PCB)，其具有设置在其第一表面上并连接至半导体芯片的第一连接焊盘、设置在其与所述第一表面相反的第二表面上并被配置成向外扩展所述半导体芯片的功能的第二连接焊盘、在PCB的中央部分穿过所述PCB形成的树脂通孔、以及在PCB的中央部分以外穿过PCB形成的至少一个树脂固定孔；设置在所述PCB的第一表面上用来密封所述半导体芯片和所述PCB的第一表面的上密封剂；以及穿过树脂通孔和所述至少一个树脂固定孔沿所述第二表面的部分延伸的下密封剂突起。
在示范性实施例中，所述下密封剂在其中延伸的所述第二表面的部分是从所述PCB的第一端延伸至所述PCB的与所述第一端相反的第二端的第一直线，所述树脂通孔和所述至少一个树脂固定孔沿该第一直线设置。
在示范性实施例中，下密封剂还沿从所述PCB的第三端到所述PCB的与所述第三端相反的第四端的第二直线延伸，从而使所述第一直线和所述第二直线形成十字形状，所述树脂通孔和所述至少一个树脂固定孔还沿该第二直线设置。
在示范性实施例中，所述至少一个树脂固定孔包括多个树脂固定孔，每一树脂固定孔设置在所述树脂通孔和所述PCB的最外边缘之间。
在示范性实施例中，下密封剂突起形成为具有“I”形，从而在所述第一直线的每一端提供垂直横截面，由此使树脂通孔更有效地吸收在所述PCB和所述半导体芯片之间的接合表面上产生的应力。
在实施例中，第二连接焊盘由用作导电元件的焊球焊盘形成，第一连接焊盘由用作连接半导体芯片的导电元件的凸点形成。
本发明总构思的实施例还提供了一种形成半导体封装的方法，所述方法包括：通过所述印刷电路板(PCB)的第一表面上的第一连接焊盘在所述PCB上连接半导体芯片；在所述PCB的与所述第一表面相反的第二表面上设置第二连接焊盘；采用模塑底部填充树脂填充所述半导体芯片和所述PCB之间的空间，从而使树脂通过设置在所述PCB的中央部分的树脂通孔和设置在所述PCB的中央部分之外的至少一个树脂固定孔流到所述PCB的第二表面，从而沿所述PCB的第二表面形成下密封剂突起；以及执行模塑工艺从而密封所述半导体芯片和所述PCB的第一表面。
在示范性实施例中，在安装模塑设备的下塑模的第二表面上的凹陷区域内形成下密封剂突起。
附图说明
通过下文结合附图对实施例的说明，本发明总构思的这些和/或其他特征和实用性将变得清楚并且更容易理解，其中：
图1时根据本发明构思的示范性实施例的半导体封装的透视图；
图2是可适用于图1的半导体封装的印刷电路板(PCB)的顶视图；
图3是图2的PCB的底视图；
图4是图2的PCB的修改范例的底视图；
图5是图2的PCB的另一修改范例的底视图；
图6是图2的PCB的另一修改范例的底视图；
图7是图2的PCB的又一修改范例的底视图；
图8是图2的PCB的再一修改范例的透视图；
图9A和9B是其上安装了半导体芯片并且执行了模塑工艺的图2所示PCB的截面图；
图9C是其上安装了半导体芯片并且执行了模塑工艺的图2所示PCB的底视图；
图10是沿图9C的I-I′方向取得的横截面图；
图11是沿图9C的II-II′方向取得的横截面图；
图12是沿图9C的III-III′方向取得的横截面图；
图13是根据本发明构思的另一示范性实施例的对应于图12的修改范例的半导体封装的截面图；
图14A、14B和14C是其上安装了半导体芯片并执行了模塑工艺的图8所示PCB的截面图；
图14D是根据本发明构思的又一示范性实施例的包括其上安装了半导体芯片并执行了模塑工艺的图8所示PCB的半导体封装的底视图；
图15是沿图14D的I-I′方向取得的横截面图；
图16是沿图14D的II-II′方向取得的横截面图；
图17是根据本发明构思的又一示范性实施例的对应于图9C的修改范例的半导体封装的底视图；
图18是根据本发明构思的又一示范性实施例的对应于图9C的另一修改范例的半导体封装的底视图；
图19是根据本发明构思的又一示范性实施例的对应于图2的修改范例的PCB的顶视图；
图20A和20B是沿图19的I-I′方向和II-II′方向取得的截面图，其示出了其上安装了半导体芯片并执行了模塑工艺的图19所示的PCB；
图20C是根据本发明构思的再一示范性实施例的半导体封装的底视图；
图21是沿图20C的I-I′方向取得的横截面图；
图22是沿图20C的II-II′方向取得的横截面图；
图23是沿图20C的III-III′方向取得的横截面图；
图24、25、26是根据本发明构思的实施例的电子装置的顶视图和系统方框图；以及
图27是根据本发明构思的实施例的电子装置的透视图。
具体实施方式
现在将在下文中参考示出了本发明构思的实施例的附图更加充分地描述本发明构思。不过，本发明构思可以体现为很多不同形式，不应被视为受限于这里阐述的实施例。相反，提供这些实施例是为了使本公开透彻和完整，并将向本领域技术人员充分传达本发明构思。在附图中，为了清晰起见夸大了层和区域的厚度，并且可能夸大或降低了部件的比例。通篇采用类似的附图标记表示类似的元件。
要理解的是，在称一个元件或层“连接到”或“耦合到”另一元件或层或在其“上”时，它可以直接连接到或耦合到另一元件或层或在其上，或者可以有居间的元件或层。相反，在称一个元件“直接连接到”或“直接耦合到”另一元件或层或“直接在”其“上”时，不存在居间的元件或层。同时，文中采用了诸如“在......之间”、“直接处于......之间”或“与......相邻”及“直接与......相邻”的空间相对术语，从而便于描述附图所示的一个元件或特征与其他元件或特征之间的关系，应当对所述术语做类似的解释。
将要理解的是，尽管在文中可能使用术语第一、第二等描述各种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应受到这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开。因而，可以将下文论述的第一元件、部件、区域、层或部分称为第二元件、部件、区域、层或部分而不脱离本发明构思的教导。
如文中使用的，除非上下文明确作出其他说明，单数形式“一”和“该”意在也包括复数形式。应进一步理解，在用于本说明书中时，术语“包括”表示所陈述的特征、整体、步骤、操作、元件、部件和/或其集合的存在，但不排除存在或增加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其集合。
除非另行定义，否则文中采用的所有术语包括科技术语在内均具有与本发明构思所属领域的普通技术人员通常理解的相同的含义。
图1是根据本发明构思的示范性实施例的半导体封装200A的透视图。
参考图1，根据本实施例的半导体封装200A可以包括具有通孔区域的印刷电路板(PCB)100A、安装在PCB 100A上的半导体芯片(参考图9B的210)、设置在PCB 100A上的上密封剂240以及设置在PCB 100A下用于填充PCB 100A的通孔区域的下密封剂突起230。
起着基本框架作用的PCB 100A可以是用于半导体封装的PCB，所述PCB 100A可以包括形成于其中央部分的树脂通孔和形成于所述树脂通孔之外的至少一个树脂固定孔。稍后将参考附图详细描述PCB 100A的结构和修改范例。
半导体封装200A可以包括半导体芯片，所述半导体芯片可以通过凸点连接至设置在PCB 100A的第一表面例如顶表面上的第一连接焊盘(未示出)。所述半导体芯片可以是多功能半导体芯片，例如存储器件、逻辑器件、微处理器、模拟器件、数字信号处理器或芯片上系统。此外，所述半导体芯片还可以是具有至少两个叠置半导体芯片的多芯片。例如，所述至少两个半导体芯片可以是等同的存储器件，或者包括至少一个存储器件和至少一个微控制器器件。
半导体封装200A可以包括上密封剂240和下密封剂突起230。上密封剂240可以密封半导体芯片和PCB 100A的顶表面。下密封剂突起230可以穿过PCB 100A的树脂通孔和至少一个树脂固定孔从PCB 100A的第二表面例如底表面延伸。上密封剂240和下密封剂突起230可以由环氧模塑料(epoxy mold compound：EMC)形成。上密封剂240和下密封剂突起230中的每者可以是模塑底部填充(MUF)型密封剂，其被配置为不仅填充半导体芯片和PCB 100A之间的空间，还对半导体封装200A进行密封。通过采用MUF型密封剂可以在无需额外的底部填充工艺的情况下执行模塑工艺。此外，通过采用具有经验证的可靠性的EMC作为MFU型密封剂可以简化模塑工艺，进而可以简化整个制造工艺。
根据本发明构思的实施例，所述树脂通孔可以具有半圆、矩形或半椭圆形形状。但是，所述树脂通孔也可以具有各种各样的其他形状。
在这种情况下，树脂部分和树脂固定部分242可以起到显著提高半导体封装200A的可靠性的作用。具体而言，树脂部分可以通过树脂通孔将PCB100A的上面部分和下面部分夹到一起。所述树脂固定部分242可以通过处于PCB 100A的边缘的至少一个树脂固定孔将PCB 100A的上面部分和下面部分夹到一起。
更具体而言，在半导体封装200A的PCB 100A和半导体芯片之间存在热膨胀系数(CTE)的差异。因而，在诸如温度循环试验(temperature cycle test)的可靠性试验中当应力集中在PCB 100A和半导体芯片之间的接合表面上时，填充所述树脂通孔和至少一个树脂固定孔的密封剂可以将应力锁入其内，并使其得到缓和。同时，温度循环试验可涉及使半导体封装重复地经受预定时间量的在-55℃到125℃之间的极端温度变化，以检验半导体封装的电性能和外部缺陷。
此外，半导体封装200A还可以包括焊球(solder ball)250，其用作接合到设置在PCB 100A的第二表面上的第二连接焊盘的导电元件。当半导体封装200A是引脚栅格阵列(PGA)型封装时，接合至第二连接焊盘的导电元件可以是引脚而不是焊球。
图2是可适用于图1的半导体封装200A的PCB的顶视图，图3是图2所示的PCB的底视图。
参考图2和3，作为适用于半导体封装200A的PCB，PCB 100A可以包括(1)用于半导体封装的衬底112，包括位于其内的金属互连并且具有彼此相反设置的第一和第二表面F和B，(2)设置在衬底112的第一表面(例如，顶表面)F上并连接至半导体芯片的第一连接焊盘114，(3)设置在衬底112的第二表面B上并被配置为向外扩展半导体芯片的功能的第二连接焊盘120，(4)穿过衬底112的第一表面F和第二表面B形成在衬底112的中央部分的树脂通孔116，以及(5)穿过衬底112的第一表面F和第二表面B形成在衬底112的中央部分以外的至少一个树脂固定孔118A。
衬底112可以由树脂、光敏液体电介质材料、光敏干膜电介质材料、柔性热固聚酰亚胺干膜、热固液体电介质材料、涂覆了树脂的铜(RCC)箔、热塑性材料或柔性树脂形成。此外，衬底112还可以由陶瓷材料形成。但是，上述用于形成衬底112的材料只是例子，本发明构思的实施例不限于此。
尽管未示出，但是可以通过被配置成连接第一和第二连接焊盘114和120的通路接触结构(via contact structure)使衬底112的金属互连彼此电连接。此外，可以在衬底112内形成至少一个内部互连层。具体而言，衬底112的金属互连以及形成于衬底112的第一和第二表面F和B上的第一和第二连接焊盘114和120可以由例如铝(Al)或铜(Cu)箔形成。在一些实施例中，金属互连的表面可镀以锡(Sn)、金(Au)、镍(Ni)或铅(Pb)。
尽管未示出，PCB 100A还可以包括保护层(未示出)，其被配置成仅暴露第一和第二连接焊盘114和120，并覆盖PCB 100A的其余区域。在这种情况下，保护层可以由光阻焊剂(photo solder resist)形成，并采用光刻工艺对保护层构图。可以将保护层形成为配置成使第一和第二连接焊盘114和120部分暴露的焊接掩模界定(solder mask define：SMD)型或者配置成使第一和第二连接焊盘114和120全部暴露的非焊接掩模界定(non solder maskdefine：NSMD)型。
在本说明书中，形成树脂通孔116的中央部分是指设置于树脂固定孔118A之间的衬底112的区域。
而且，第一连接焊盘114可以是凸点焊盘，可以将形成于半导体芯片上的接合焊盘上的凸点连接至所述凸点焊盘。设置在衬底112的第二表面B上的第二连接焊盘120可以是可以连接焊球的焊球焊盘。
树脂通孔116和树脂固定孔118A可以形成流径(flow path)，配置成密封衬底112的上部的密封剂例如EMC树脂通过该流径流至衬底112的下部。因而，根据本发明构思，所述密封剂的一部分可以从衬底112的第一表面F通过树脂通孔116和树脂固定孔118A流到衬底112的第二表面例如底表面B，并形成如图3的虚线所示的下树脂突起230。为此，可以在安装在模塑设备上的下方塑模内形成凹陷区域，下密封剂突起230可形成在该凹陷区域内。
图4到图7是图2所示的PCB的修改范例的底视图。
图4示出了作为图2的PCB的修改范例的用于半导体封装的PCB 100B，其中额外的树脂固定孔122可设置在树脂通孔116和衬底112的最外边缘之间，而不是如图2所示的设置在衬底112的最外边缘的树脂固定孔118A。因而，可以通过两个夹区域，即树脂通孔116和额外的树脂固定孔122，固定PCB 100B。因此，填充树脂通孔116和额外树脂固定孔122的密封剂可以更有效地吸收PCB 100B和半导体芯片之间的接合表面上产生的应力。
额外的树脂固定孔122可以具有各种其他形状，例如圆形、菱形或矩形，以替代图4所示的椭圆形。而且，可以根据需要对第一连接焊盘，例如形成于衬底112的第一表面F上的凸点焊盘114，做各种排布。
图5示出了作为图2的PCB的另一修改范例的用于半导体封装的PCB100C，其中，树脂固定孔118B具有狭长的缝隙形状，而不是图2所示的半圆形，树脂固定孔118B被形成得比树脂通孔116宽，如图5的虚线所示。因此，配置成固定衬底112的密封剂例如EMC树脂与树脂固定孔118B的接触面积可设计得尽可能大。因此，配置成填充树脂固定孔118B的密封剂可以更有效地吸收在PCB 100C和半导体芯片之间的接合表面上产生的应力。同时，在根据本发明构思的实施例的PCB 100C中，可以将树脂固定孔118B形成为具有大于或等于树脂通孔116的宽度的宽度。
图6示出了作为图2的PCB的另一修改范例的用于半导体封装的PCB100D，其中树脂固定孔118C具有矩形而不是图2所示的半圆形。因此，与图5的PCB 100C类似，配置成固定衬底112的密封剂例如EMC树脂和树脂固定孔118C的接触面积可设计得尽可能大。因而，形成于PCB 100D的第二表面例如底表面上的下密封剂突起可形成为具有“I”形，如图6中的虚线所示。因此，填充树脂通孔116的密封剂可以更有效地吸收PCB 100D和半导体芯片之间的接合表面处产生的应力。
图7示出了作为图2的PCB的另一修改范例的用于半导体封装的PCB100E，其中，除了树脂固定孔118A之外，还在树脂通孔116和树脂固定孔118A之间形成额外树脂固定孔122。因而，可以通过三个夹区域，即树脂通孔116、额外的树脂固定孔122和树脂固定孔118A，来固定PCB 100E。在图7中，虚线部分表示设置在PCB 100E的底表面下的下密封剂突起。因而，配置成固定衬底112的密封剂例如EMC树脂和树脂通孔116、额外树脂固定孔122和树脂固定孔118的接触面积可设计得尽可能大。结果，填充树脂通孔116、额外树脂固定孔122和树脂固定孔118A的密封剂可以更有效地吸收在PCB 100E和半导体芯片之间的接合表面上产生的应力。
图8是作为图2的PCB的另一修改范例的用于半导体封装的PCB 100F的透视图。
参考图8，根据本发明构思的实施例的PCB 100F可以是嵌入型PCB，其中半导体芯片安装在衬底112的凹陷表面113上。可以将第一半导体芯片电连接到设置在衬底112的凹陷表面113上的凸点焊盘115，同时可以将第二半导体芯片安装到设置在衬底112上的第一连接焊盘114上并与之电连接。这里，可以在凹陷表面113的边缘处形成用于第一半导体芯片的额外树脂固定孔122，并可以在衬底112的最外边缘处形成用于第二半导体芯片的树脂固定孔118A。因而，可以通过额外树脂固定孔122和树脂固定孔118A吸收在两个半导体芯片与PCB 100F之间的接合表面处产生的应力。稍后将参考图14到16详细描述PCB 100F的详细结构。
同时，在上述根据各实施例的用于半导体封装的PCB 100A、PCB 100B、PCB 100C、PCB 100D、PCB 100E和PCB 100F中，可以将树脂固定孔118A形成为具有大于或等于树脂通孔116的宽度的宽度。
图9A和9B是其上安装了半导体芯片210并且执行了模塑工艺的图2所示PCB的截面图。
参考图9A和9B，可以通过凸点212将半导体芯片210安装到上述PCB100A的顶表面上。凸点212可以形成在预先提供于半导体芯片的接合焊盘上的凸点下金属化(UBM)层上。可以基于一对一将凸点212连接至提供于PCB 100A上的凸点焊盘(参考图2的114)。可以采用高温热工艺例如波峰焊(wave soldering)工艺或回流焊接工艺执行半导体芯片210在PCB 100A上的安装。
接下来，可以对其上安装了半导体芯片210的PCB 100A执行模塑工艺。在模塑工艺中采用的用于半导体封装的密封剂可以是MUF密封剂，其可以防止在半导体芯片210和PCB 100A之间的接合表面处出现空洞缺陷(voiddefect)。此外，MUF密封剂可以包括这样的材料，其具有相对较低的离子含量和相对较低的吸湿性，其对半导体芯片210和PCB 100A二者都具有高粘合性，而且其具有高度的流动性。
由于模塑工艺的原因，可以在PCB 100A的顶表面上形成上密封剂240，其可以对半导体芯片210和PCB 100A的顶表面中的每者进行密封。此外，密封剂可以通过形成于PCB 100A中的树脂通孔(参考图2的116)和树脂固定孔(参考图2的118A)流出到PCB 100A的底表面，因而下密封剂突起230可位于PCB 100A的底表面上。
可以通过采用模塑设备在真空中以密封剂填充塑模来形成下密封剂突起230。也就是说，为了形成下密封剂突起230，密封剂可以填充PCB 100A和设置于其上的半导体芯片210之间的空间，并通过树脂通孔116和树脂固定孔118A流到PCB 100A的底表面。因此，可以在无需额外的底部填充树脂的情况下填充半导体芯片210和PCB 100A之间的空间。而且，由于可以通过树脂通孔116和树脂固定孔118A控制密封剂的流量，所以可以减少或避免在半导体芯片210和PCB 100A之间出现空洞缺陷。
图9C是其上安装了半导体芯片并且执行了模塑工艺的图2所示PCB的底视图。
参考图9C，在根据本发明构思的实施例的半导体封装200A中，可以在PCB 100A的底表面上按照矩阵形式排列诸如焊球焊盘的第二连接焊盘120。可以使诸如焊球的导电元件附着至第二连接焊盘120，从而向外扩展半导体封装200A的功能。当被配置成向外扩展半导体封装200A的功能的导电元件是引脚时，可以使引脚附着至第二连接焊盘120以替代焊球。
可以在PCB 100A的底表面上将下密封剂突起230形成为直线型。填充树脂固定孔118A的树脂固定部分242可以采取夹子的形式围绕PCB 100A。当PCB 100A和半导体芯片210受到热应力作用以及反复膨胀收缩时，填充树脂固定孔118A和树脂通孔116的密封剂可以起到沿横向固定并锁住PCB100A的作用。因此，下密封剂突起230和上密封剂(参考图9B的240)可以吸收半导体封装200A中产生的热应力。
图10是沿图9C的I-I′方向取得的横截面图，图11是沿图9C的II-II′方向取得的横截面图，图12是沿图9C的III-III′方向取得的横截面图。
参考图10到12，焊球250可以附着至提供于图9C的PCB 100A的底表面上的第二连接焊盘120。可以采用回流焊接工艺使焊球250附着至第二连接焊盘120。
在这里，回流焊接工艺可以指在熔化预先准备的焊膏或焊料膏的同时执行的焊接工艺。具体而言，回流焊接工艺可以包括熔化熔点比接合部分的基材低的焊料材料(例如，锡(Sn)/铅(Pb)或Sn/Pb/金(Au))。因而，熔化的材料可以流动并润湿接合部分的表面，同时，形成焊料材料的金属元素可以在接合部分的基体金属的元素之间扩散，从而形成合金层，在该层中焊料材料的金属元素和基体金属的元素坚固地结合。
例如，回流焊接工艺可以具有处理温度不同的加热期、均热浸湿期、回流焊接期和冷却期。加热期的温度范围可以从室温(大约25℃)到大约100℃，均热浸润期的温度范围可以从大约100℃到大约200℃，回流焊接期的温度范围可以从大约200℃到大约245℃的峰值温度，冷却期的温度范围可以从大约200℃到室温。这里，回流焊接期的温度范围可以接近焊料材料的熔点。焊料材料的熔点可以取决于焊料材料的元素。例如，由96.5的Sn/3.5的Ag形成的焊料材料可以具有大约221℃的熔点，由99.3的Sn/0.7的Cu形成的焊料材料可以具有大约227℃的熔点。因而，回流焊接期可以根据焊料材料的成分而发生变化。此外，为了说明回流焊接工艺而提供的温度范围只是例子，本发明构思不限于此。
同时，下密封剂突起230的高度H1可以小于焊球250的高度H2。否则，当在电子器件的母板上安装半导体封装200A时，下密封剂突起230可能妨碍焊球250的形成。
参考沿图9C的I-I′方向取得的图10的横截面图，通过树脂通孔116形成的下密封剂突起230可以沿横向等分PCB 100A。因此，当在半导体封装200A中产生应力时，配置成通过树脂通孔116等分PCB 100A的下密封剂突起230可以吸收来自PCB 100A的中央部分的应力。所述应力可能是由外部温度变化而引起的半导体芯片210和PCB 100A之间的接合表面的膨胀和收缩产生的。
参考沿图9C的II-II′方向取得的图11的横截面图，下密封剂突起230可以吸收来自形成树脂通孔116的中央部分和形成树脂固定孔118A的边缘部分E这两部分的应力。因此，可以降低施加到半导体芯片210和PCB 100A之间的接合表面的应力，例如，施加到形成于半导体芯片210上的凸点212上的应力。因此，可以阻止温度循环试验中在凸点212内形成细裂纹。
尽管在本实施例中描述了图2的PCB 100A，但是在采用如图4到7所示的PCB 100B到PCB 100E中的任何一个替代PCB 100A时，都可以获得上述的额外效果。
图13是根据本发明构思的另一示范性实施例的对应于图12的修改范例的半导体封装的截面图。
前一实施例描述了半导体封装200A仅包括一个半导体芯片210。然而，参考图13，多芯片封装(MCP)200C可以包括多个半导体芯片210A、210B和210C的叠置结构以替代半导体芯片210。在这种情况下，可以在半导体芯片210A、210B和210C上形成通过形成于半导体芯片210A、210B和210C上的接合焊盘形成的过硅通路(TSV)202。因此，在对其应用了TSV技术的多芯片封装(MCP)200C中，根据本发明构思的树脂通孔116、树脂固定孔118A和下密封剂突起230可以降低半导体芯片210A、210B和210C和PCB 100A之间的接合表面处产生的应力，从而提高MCP 200C的可靠性。
图14A到图14C是其上安装了多个半导体芯片并执行了模塑工艺的图8所示PCB 100F的截面图。
图14A是沿图8的I-I′方向取得的横截面图，其示出了在其上安装了多个半导体芯片并执行了模塑工艺的PCB 100F。开始，可以将半导体芯片210A和210B叠置成第一半导体芯片。具体而言，可以将具有TSV 202的半导体芯片210A和210B插入并安装到PCB 100F的凹陷表面(参考图8的113)内。在这种情况下，可以将TSV 202的下端212A连接至在PCB 100F(参考图8)的凹陷表面113内制备的凸点焊盘115。同时，第一半导体芯片210A和210B可以像前一实施例中一样形成单半导体芯片。
其后，可以在其上安装了第一半导体芯片210A和210B的PCB 100F上安装作为第二半导体芯片的半导体芯片210C。在这种情况下，可以将形成于第二半导体芯片210C上的凸点212B连接至形成于PCB 100F上的第一连接焊盘114(例如，图8的凸点焊盘114)。在这种情况下，第一半导体芯片210A和210B的TSV 202的顶端可以不电连接到第二半导体芯片210C。
接下来，对其上安装了第二半导体芯片210C的PCB 100F执行模塑工艺。可以在PCB 100F的顶表面上形成上密封剂240，从而对半导体芯片210A、210B和210C密封。同时，可以在PCB 100F的底表面上形成具有直线形状的下密封剂突起230。尽管局部未示出，但是可以在PCB 100F的底表面上通过在PCB 100F中制备的树脂通孔116、额外树脂固定孔122和树脂固定孔118A形成如图14D所示的下密封剂突起230。
图14D是根据本发明构思的第三实施例的包括其上安装了半导体芯片并执行了模塑工艺的图8所示的PCB 100F的半导体封装200D的底视图。
参考图14D，根据本实施例的半导体封装200D可以包括形成于PCB100F的底表面内的下密封剂突起230。可以在下密封剂突起230的相对两侧的PCB 100F的底表面上形成第二连接焊盘(例如，焊球焊盘)120。在这种情况下，下密封剂突起230通常可以具有线性形状，以填充树脂通孔116、额外树脂固定孔122和树脂固定孔118A。在这里，树脂固定部分242可以指被配置成填充树脂通孔118A的密封剂。
本发明构思可以以在PCB 100F的底表面上提供的下密封剂突起230为特征，其填充了树脂通孔116、额外树脂固定孔122和树脂固定孔118A，而无需在PCB 100F的顶表面上形成额外的底部填充树脂。
图15是沿图14的I-I′方向取得的横截面图，图16是沿图14D的II-II′方向取得的横截面图。
参考图15和16，可以使导电元件(例如焊球)250附着至在图14C的PCB 100F的底表面上制备的第二连接焊盘120。这里，下密封剂突起230可以具有比焊球250小的高度。否则，当在电子器件的母板上安装半导体封装200D时，下密封剂突起230可能妨碍焊球250的形成。
在图15中，通过树脂通孔116形成的下密封剂突起230可以等分PCB100F。因此，当半导体芯片210A、210B和210C和PCB 100F之间的接合表面处产生应力时，配置成通过树脂通孔116等分PCB 100F的下密封剂突起230可以起到吸收来自PCB 100F的中央部分的应力的作用。
在图16中，下密封剂突起230可以吸收半导体芯片210A、210B和210C和PCB 100F之间的接合表面处产生的应力。具体而言，下密封剂突起230可以同时吸收来自形成树脂通孔116的中央部分、形成额外树脂固定孔122的中间部分以及形成树脂固定孔118A的边缘部分的应力。
具体而言，填充额外树脂固定孔122的密封剂可配置为吸收安装了第一半导体芯片210A和210B的区域内产生的应力，同时填充树脂固定孔118A的树脂固定部分242可配置为有效地吸收安装了第二半导体芯片210C的区域内产生的应力。因此，可以降低施加到在半导体芯片210A、210B和210C和PCB 100F之间的接合表面处制备的下端212A和凸点212B上的应力。因此，可以减少或避免温度循环试验中下端212A和凸点212B内产生细裂纹。
图17是根据本发明构思的另一实施例的对应于图9C的修改范例的半导体封装的底视图。
图9C表明下密封剂突起230具有直线形状，以连接树脂通孔116和树脂固定孔118A。然而，参考图17，下密封剂突起230A和下密封剂突起230B可以具有位于PCB 100G上的十字形状，还可以在PCB 100G的水平轴的边缘上制备至少一个额外的树脂固定孔119，从而使树脂固定孔118A和额外树脂固定孔119与设置在下密封剂突起230的中央的树脂通孔116连接。因而，可以基于下密封剂突起230A和230B将形成于PCB 100G上的第二连接焊盘(例如焊球焊盘)120等分成四组。
此外，可以在PCB 100G的第二表面上形成彼此交叉的下密封剂突起230A和230B，如图17所示。在这种情况下，可以在树脂通孔116和树脂固定孔118A、119之间形成额外树脂固定孔。
因此，在根据本实施例的半导体封装200E中，下密封剂突起230A和230B可以吸收处于X轴方向和Y轴方向的集中于安装了半导体芯片的区域的应力，从而降低应力。
图18是根据本发明构思的又一实施例的对应于图9C的另一修改范例的半导体封装的底视图。
图9C表明下密封剂突起230具有直线形状，以连接树脂通孔116和树脂固定孔118A。然而，参考图18，可以在模塑过程中调整密封剂(例如EMC)的流量，从而能够在PCB 100H上形成两个车道形密封剂突起230C和230D。在这种情况下，可以形成彼此相邻的两个树脂固定孔118D和118E。
因此，两个下密封剂突起230C和230D可以同时吸收半导体封装200F内产生的集中于安装了半导体芯片的区域的应力，从而降低应力。
图19是根据本发明构思的另一实施例的对应于图2的修改范例的PCB100I的顶视图。
到目前为止参考图2到图8解释的所有PCB 100A到100H均包括采用凸点安装于其上的半导体芯片。然而，参考图19，也可以将根据本发明构思的树脂通孔、树脂固定孔118A和下密封剂突起230应用于采用导线在PCB上安装半导体芯片的半导体封装。
图19是作为细距球栅阵列(FBGA)PCB的PCB 100I的第一表面的顶视图。可以在PCB 100I的第一表面的中央准备可以在其上安装半导体芯片的芯片安装部分101，并且可以沿所述芯片安装部分101的附近形成第一连接焊盘(例如，指状焊片(bond finger))114A，导线可连接至所述第一连接焊盘。同时，可以在芯片安装部分101外而不是芯片安装部分101的中央部分内形成树脂通孔116A。可以在衬底112的最外边缘提供两个树脂固定孔118A。
图20A和20B是沿图19的I-I′方向和II-II′方向取得的截面图，其示出了其上安装了半导体芯片并执行了模塑工艺的图19所示的PCB。
参考图20A和20B，开始，可以采用诸如胶带204的安装部分在形成于PCB 100I上的芯片安装部分上安装半导体芯片210。可以按照使半导体芯片210的有源区朝上的方式安装半导体芯片210。其后，可以采用丝焊(wirebonding)工艺利用导线214将在半导体芯片210上制备的接合焊盘连接至指状焊片(参考图19中的114A)。
然后可以对安装了半导体芯片210的PCB 100I执行模塑工艺。在模塑工艺中采用的用于半导体封装的密封剂可以是MUF密封剂，其可以防止在半导体芯片210和PCB 100I之间的接合表面上出现空洞缺陷。此外，MUF密封剂可以包括这样的材料，其具有相对较低的离子含量和相对较低的吸湿性，其对半导体芯片210和PCB 100I二者都具有高粘合性，而且其具有高度的流动性。
由于模塑工艺，可以在PCB 100I的顶表面上形成上密封剂240，并对半导体芯片210和PCB 100I的顶表面中的每者进行密封。此外，密封剂可以通过形成于PCB 100I中的树脂通孔(参考图19的116A)和树脂固定孔(参考图19的118A)流出到PCB 100I的底表面，从而下密封剂突起230可位于PCB 100I的底表面上。
图20C是根据本发明构思的又一实施例的半导体封装200G的底视图。
参考图20C，在根据本实施例的半导体封装200G中，可以在PCB 100I的底表面上形成下密封剂突起230。而且，可以在下密封剂突起230的相对两侧按照矩阵形式形成第二连接焊盘(例如焊球焊盘)120。可以在PCB 100I的底表面上形成直线型下密封剂突起230。填充树脂固定孔(参考图19中的118A)的树脂固定部分242和填充树脂通孔(参考图19中的116A)的密封剂可以采取夹子的形式围绕PCB 100I。包括填充树脂固定孔118的树脂固定部分242和填充树脂通孔116A的密封剂的下密封剂突起230可以起到吸收并降低半导体封装200G内产生的应力的作用。
图21是沿图20C的I-I′方向取得的横截面图，图22是沿图20C的II-II′方向取得的横截面图，图23是沿图20C的III-III′方向取得的横截面图。
参考图21到23，开始，可以使焊球250附着至设置在PCB 100I的底表面上的第二连接焊盘120。可以采用回流焊接工艺执行焊球250的形成。同时，下密封剂突起230可以具有比焊球250小的高度。否则，在将半导体封装200G安装到电子器件的母板上时，下密封剂突起230可能妨碍焊球250的形成。
参考沿图20C的I-I′方向取得的图21的横截面图，通过树脂通孔116A形成的下密封剂突起230可以沿横向等分PCB 100I。因此，当在半导体封装200G中产生应力时，配置成通过树脂通孔116等分PCB 100I的下密封剂突起230可以吸收来自PCB 100A的中央部分的应力。所述应力可能是通过由于外部温度变化而引起的半导体芯片210和PCB 100I之间的接合表面的膨胀和收缩产生的。
参考沿图20C的III-III′方向取得的图23所示的横截面图，下密封剂突起230可以吸收来自形成了树脂通孔116A的部分和形成了树脂固定孔118的边缘部分二者的应力。因此，可以降低施加到半导体芯片210和PCB 100I之间的接合表面上的应力。
图24是根据本发明构思的实施例的封装模块700的顶视图。
参考图24，封装模块700可以包括具有外连接端子708的模块衬底702、半导体封装704和安装在模块衬底702上的四方扁平封装(QFP)706。半导体封装704可以包括根据本发明构思的实施例的半导体封装中的任何一种。可以通过外连接端子708将封装模块700连接至外部电子装置。
图25是根据本发明构思的实施例的存储卡800的示意图。
参考图25，存储卡800可以包括设置在外壳810内的控制器820和存储器件830。控制器820和存储器件830可以相互交换电信号。例如，控制器820和存储器件830可以响应于命令相互交换数据。于是，存储卡800可以将数据存储在存储器件830内，或者从存储器件830向外传输数据。
控制器820和/或存储器件830可以包括根据本发明构思的实施例的半导体器件或半导体封装的至少其中之一。可以将存储卡800用作各种便携式设备的数据存储介质。例如，存储卡800可以包括多媒体卡(MMC)或安全数字(SD)卡。
图26是根据本发明构思的实施例的电子系统900的方框图。
参考图26，电子系统900可以包括根据本发明构思的实施例的半导体器件或半导体封装的至少其中之一。电子系统900可以包括移动装置或计算机。例如，电子系统900可以包括存储系统912、处理器917、随机存取存储器(RAM)装置916和用户接口918，它们可以通过总线920相互传输数据。处理器917可以起到执行程序或控制电子系统900的作用。可以采用RAM装置916作为处理器917的工作存储器。例如，处理器917和RAM装置916的每者可以包括在根据本发明构思的实施例的半导体器件或半导体封装内。此外，可以在单个封装内包含处理器917和RAM装置916。可以采用用户接口918向电子系统900输入数据，或从其输出数据。存储系统912可以存储处理器917工作所需的代码、处理器917处理的数据或者外部输入的数据。存储系统912可以包括控制器和存储器件，并且具有与图25的存储卡800基本相同的构造。
可以将图26的电子系统900应用于各种电子设备的电子控制装置。例如，图27示出将图26的电子系统900应用到移动电话1000中。此外，可以将图26的电子系统900应用于便携式膝上电脑、MP3播放器、导航系统、固态盘(SSD)、汽车或家用电器。
尽管已经示出并描述了本发明总构思的几个实施例，但是本领域技术人员将认识到在不背离本发明总构思的原理和精神的情况下可以在这些实施例中做出变化，本发明总构思的范围由附加的权利要求及其等同要件界定。
本申请要求2010年12月6日在韩国知识产权局提交的韩国专利申请No.10-2010-0123730的权益，在此其全文通过引用引入。

Claims (31)

1.一种印刷电路板，用于半导体封装，包括：
用于半导体封装的衬底，包括设置在其中的金属互连，所述衬底具有第一表面和设置在所述第一表面的反面的第二表面；
第一互连焊盘，设置在所述衬底的所述第一表面上并连接至半导体芯片；
第二连接焊盘，设置在所述衬底的所述第二表面上并配置为向外扩展所述半导体芯片的功能；
树脂通孔，在所述衬底的中央部分穿过所述衬底形成；以及
至少一个树脂固定孔，在所述衬底的所述中央部分以外穿过所述衬底形成。
2.根据权利要求1所述的印刷电路板，其中，所述树脂通孔形成在所述衬底的所述第一表面的安装有所述半导体芯片的区域内。
3.根据权利要求1所述的印刷电路板，其中，所述树脂通孔形成在所述衬底的所述第一表面的安装有所述半导体芯片的区域之外。
4.根据权利要求1所述的印刷电路板，其中，所述第一连接焊盘是导线和凸点之一。
5.根据权利要求1所述的印刷电路板，其中，所述第二连接焊盘连接到焊球。
6.根据权利要求2所述的印刷电路板，其中，所述衬底是所述半导体芯片插入其中的嵌入式衬底。
7.根据权利要求1所述的印刷电路板，还包括设置于所述树脂通孔和所述树脂固定孔之间的额外树脂固定孔。
8.根据权利要求1所述的印刷电路板，其中，所述树脂固定孔具有大于或等于所述树脂通孔的尺寸。
9.一种半导体封装，包括：
用于半导体封装的印刷电路板，包括设置在其中央部分的树脂通孔和设置在其最外边缘中的至少一个树脂固定孔；
半导体芯片，通过凸点连接至设置在所述印刷电路板的第一表面上的第一连接焊盘；
上密封剂，配置为密封所述印刷电路板的所述第一表面和所述半导体芯片；以及
下密封剂突起，配置为通过设置在所述印刷电路板的所述第一表面中的所述树脂通孔和所述树脂固定孔延伸至所述印刷电路板的第二表面。
10.根据权利要求9所述的半导体封装，其中，所述树脂固定孔具有从半圆形、矩形和半椭圆形构成的集合中选出的一种形状。
11.根据权利要求9所述的半导体封装，还包括连接至设置在所述印刷电路板的所述第二表面上的导电焊盘的焊球，
其中，所述焊球具有比所述下密封剂突起大的高度。
12.根据权利要求9所述的半导体封装，其中，所述半导体芯片是由至少两个半导体芯片构成的多叠层结构。
13.根据权利要求12所述的半导体封装，其中，所述凸点是配置为使至少两个半导体芯片的连接端子相互连接的过硅通路。
14.根据权利要求9所述的半导体封装，其中，所述印刷电路板还包括设置于所述树脂通孔和所述树脂固定孔之间的额外树脂固定孔。
15.根据权利要求9所述的半导体封装，其中，所述下密封剂突起具有直线形状并跨越设置在所述印刷电路板的中央部分中的树脂通孔连接至所述至少一个树脂固定孔。
16.根据权利要求9所述的半导体封装，其中，所述下密封剂突起具有十字形状，其以使得所述印刷电路板的所述树脂通孔设置在所述下密封剂突起的交叉处的方式形成。
17.一种半导体封装，包括：
用于半导体封装的印刷电路板，包括设置在其中央部分的树脂通孔和设置在其最外边缘中的至少一个树脂固定孔；
半导体芯片，安装在所述印刷电路板的第一表面上；
导线，配置为将设置在所述印刷电路板的所述第一表面上的第一连接焊盘电连接至所述半导体芯片；
上密封剂，配置为密封所述印刷电路板的所述第一表面、所述半导体芯片和所述导线；以及
下密封剂突起，配置为通过设置在所述印刷电路板的所述第一表面中的所述树脂通孔和所述树脂固定孔延伸至所述印刷电路板的第二表面。
18.根据权利要求17所述的半导体封装，其中，所述树脂通孔形成在安装有所述半导体芯片的区域之外。
19.根据权利要求17所述的半导体封装，还包括连接至设置在所述印刷电路板的所述第二表面上的导电焊盘的焊球。
20.根据权利要求19所述的半导体封装，其中，所述下密封剂突起具有比所述焊球小的高度。
21.一种半导体封装，包括：
印刷电路板，包括：
设置在所述印刷电路板的第一表面上并连接至半导体芯片的第一连接焊盘，
设置在所述印刷电路板的与所述第一表面相反的第二表面上并配置为向外扩展所述半导体芯片的功能的第二连接焊盘，
在所述印刷电路板的中央部分穿过所述印刷电路板形成的树脂通孔，以及
在所述印刷电路板的所述中央部分之外穿过所述印刷电路板形成的至少一个树脂固定孔；
上密封剂，设置在所述印刷电路板的第一表面上从而密封所述半导体芯片和所述印刷电路板的所述第一表面；以及
下密封剂突起，穿过所述树脂通孔和所述至少一个树脂固定孔沿所述第二表面的部分延伸。
22.根据权利要求21所述的半导体封装，其中，所述下密封剂在其中延伸的所述第二表面的所述部分是从所述印刷电路板的第一端延伸至所述印刷电路板的与所述第一端相反的第二端的第一直线，所述树脂通孔和所述至少一个树脂固定孔沿该第一直线设置。
23.根据权利要求22所述的半导体封装，其中，所述下密封剂还沿从所述印刷电路板的第三端到所述印刷电路板的与所述第三端相反的第四端的第二直线延伸，从而使所述第一直线和所述第二直线形成十字形状，所述树脂通孔和至少另一个树脂固定孔还沿该第二直线设置。
24.根据权利要求23所述的半导体封装，其中，所述至少一个树脂固定孔包括多个树脂固定孔，每一树脂固定孔设置在所述树脂通孔和所述印刷电路板的最外边缘之间。
25.根据权利要求22所述的半导体封装，其中，所述下密封剂突起形成为具有“I”形，从而在所述第一直线的每一端提供垂直横截面使得所述树脂通孔更有效地吸收在所述印刷电路板和所述半导体芯片之间的接合表面处产生的应力。
26.根据权利要求21所述的半导体封装，其中，所述所述上密封剂和所述下密封剂突起由环氧模塑料形成。
27.根据权利要求21所述的半导体封装，其中：
所述第二连接焊盘由用作导电元件的焊球焊盘形成；以及
所述第一连接焊盘由用作连接半导体芯片的导电元件的凸点形成。
28.根据权利要求21所述的半导体封装，其中，所述至少一个树脂固定孔形成为具有比所述树脂通孔大的宽度。
29.一种形成半导体封装的方法，包括：
通过印刷电路板的第一表面上的第一连接焊盘在所述印刷电路板上连接半导体芯片；
在所述印刷电路板的与所述第一表面相反的第二表面上设置第二连接焊盘；
采用模塑底部填充树脂填充所述半导体芯片和所述印刷电路板之间的空间，从而使所述模塑底部填充树脂通过设置在所述印刷电路板的中央部分的树脂通孔和设置在所述印刷电路板的所述中央部分之外的至少一个树脂固定孔流到所述印刷电路板的所述第二表面，从而沿所述印刷电路板的所述第二表面形成下密封剂突起；以及
执行模塑工艺，从而密封所述半导体芯片和所述印刷电路板的所述第一表面。
30.根据权利要求29所述的方法，其中，所述模塑工艺采用与模塑底部填充树脂相同的材料执行。
31.根据权利要求29所述的方法，其中，在安装在模塑设备上的下塑模的凹陷区域内形成所述第二表面上的所述下密封剂突起。
CN2011104020443A 2010-12-06 2011-12-06 用于半导体封装的印刷电路板和具有其的半导体封装 Pending CN102543935A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20100123730A KR20120062457A (ko) 2010-12-06 2010-12-06 솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR10-2010-0123730 2010-12-06

Publications (1)

Publication Number Publication Date
CN102543935A true CN102543935A (zh) 2012-07-04

Family

ID=46083071

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011104020443A Pending CN102543935A (zh) 2010-12-06 2011-12-06 用于半导体封装的印刷电路板和具有其的半导体封装

Country Status (4)

Country Link
US (1) US20120139109A1 (zh)
KR (1) KR20120062457A (zh)
CN (1) CN102543935A (zh)
DE (1) DE102011055884A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110391193A (zh) * 2018-04-23 2019-10-29 日月光半导体制造股份有限公司 半导体装置封装和其制造方法
CN110914981A (zh) * 2018-05-29 2020-03-24 新电元工业株式会社 半导体模块

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102003279B1 (ko) * 2012-07-17 2019-07-25 삼성전자 주식회사 반도체 몰딩 하부 금형, 반도체 패키지 및 반도체 패키지 제조 방법
KR101970667B1 (ko) * 2012-07-31 2019-04-19 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR101965127B1 (ko) * 2012-10-29 2019-04-04 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
KR102084542B1 (ko) 2013-08-14 2020-03-04 삼성전자주식회사 반도체 패키지
KR101697603B1 (ko) 2014-12-08 2017-01-19 삼성전자주식회사 반도체 패키지
JP6657001B2 (ja) * 2016-04-19 2020-03-04 株式会社デンソーテン プリント配線板
US10833024B2 (en) * 2016-10-18 2020-11-10 Advanced Semiconductor Engineering, Inc. Substrate structure, packaging method and semiconductor package structure
KR102525164B1 (ko) 2018-08-13 2023-04-24 삼성전자주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
EP3618586A1 (de) * 2018-08-31 2020-03-04 Siemens Aktiengesellschaft Schaltungsträger mit einem einbauplatz für elektronische bauelemente, elektronische schaltung und herstellungsverfahren
CN112992836B (zh) * 2019-12-12 2023-01-17 珠海格力电器股份有限公司 一种铜桥双面散热的芯片及其制备方法
CN113276348B (zh) 2020-02-19 2023-01-24 长鑫存储技术有限公司 注塑模具及注塑方法
CN111952198B (zh) * 2020-08-25 2022-09-13 嘉兴启创科技咨询有限公司 一种半导体封装及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020043721A1 (en) * 1997-10-29 2002-04-18 Weber Patrick O. Chip package with molded underfill
US20030080441A1 (en) * 2001-10-26 2003-05-01 Bolken Todd O. Flip chip integrated package mount support
US20080291652A1 (en) * 2007-05-23 2008-11-27 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same, printed circuit board, and electronic device
US20090256267A1 (en) * 2008-04-11 2009-10-15 Yang Deokkyung Integrated circuit package-on-package system with central bond wires
CN101740530A (zh) * 2008-11-25 2010-06-16 三星电子株式会社 集成电路基底

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
LT2257307T (lt) 2008-02-20 2018-08-10 Glaxosmithkline Biologicals S.A. Biokonjugatai, gauti iš rekombinantinių n-glikozilintų baltymų iš prokariotinių ląstelių

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020043721A1 (en) * 1997-10-29 2002-04-18 Weber Patrick O. Chip package with molded underfill
US20030080441A1 (en) * 2001-10-26 2003-05-01 Bolken Todd O. Flip chip integrated package mount support
US20080291652A1 (en) * 2007-05-23 2008-11-27 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same, printed circuit board, and electronic device
US20090256267A1 (en) * 2008-04-11 2009-10-15 Yang Deokkyung Integrated circuit package-on-package system with central bond wires
CN101740530A (zh) * 2008-11-25 2010-06-16 三星电子株式会社 集成电路基底

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110391193A (zh) * 2018-04-23 2019-10-29 日月光半导体制造股份有限公司 半导体装置封装和其制造方法
CN110914981A (zh) * 2018-05-29 2020-03-24 新电元工业株式会社 半导体模块
CN110914981B (zh) * 2018-05-29 2023-06-16 新电元工业株式会社 半导体模块

Also Published As

Publication number Publication date
US20120139109A1 (en) 2012-06-07
DE102011055884A1 (de) 2012-06-06
KR20120062457A (ko) 2012-06-14

Similar Documents

Publication Publication Date Title
CN102543935A (zh) 用于半导体封装的印刷电路板和具有其的半导体封装
JP5383024B2 (ja) 多層半導体パッケージ
US6630373B2 (en) Ground plane for exposed package
CN103715150B (zh) 芯片帽及戴有芯片帽的倒装芯片封装
US9449941B2 (en) Connecting function chips to a package to form package-on-package
US9048168B2 (en) Semiconductor packages having warpage compensation
KR101874803B1 (ko) 패키지 온 패키지 구조체
JP3762844B2 (ja) 対向マルチチップ用パッケージ
KR20090039411A (ko) 솔더 볼과 칩 패드가 접합된 구조를 갖는 반도체 패키지,모듈, 시스템 및 그 제조방법
KR20160012589A (ko) 인터포저 기판을 갖는 반도체 패키지 적층 구조체
JP2010278318A (ja) 半導体装置
JP2003318361A (ja) 半導体装置及びその製造方法
WO2006132151A1 (ja) インタポーザおよび半導体装置
CN103915405B (zh) 半导体器件和制造半导体器件的方法
JPH1167968A (ja) ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージ並びにそれらの製造方法
JP2005535103A (ja) 半導体パッケージ装置ならびに製作および試験方法
US7696618B2 (en) POP (package-on-package) semiconductor device
JP2005093551A (ja) 半導体装置のパッケージ構造およびパッケージ化方法
JP2001077294A (ja) 半導体装置
US20080083981A1 (en) Thermally Enhanced BGA Packages and Methods
US20040217451A1 (en) Semiconductor packaging structure
KR101391108B1 (ko) 반도체 패키지 제조방법
JP4038021B2 (ja) 半導体装置の製造方法
US20120292756A1 (en) Semiconductor device with heat spreader
JP4339032B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120704