KR102003279B1 - 반도체 몰딩 하부 금형, 반도체 패키지 및 반도체 패키지 제조 방법 - Google Patents

반도체 몰딩 하부 금형, 반도체 패키지 및 반도체 패키지 제조 방법 Download PDF

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Abstract

반도체 몰딩 하부 금형이 제공된다. 반도체 몰딩 하부 금형은, 각각이 관통홀을 포함하는 복수의 회로 기판 칩이 안착되는 안착면, 상기 각 회로 기판 칩에 형성된 상기 관통홀과 정렬되게 배치되고 상기 각 회로 기판 칩 하부에 제1 방향으로 연장되어 형성되는 복수의 윈도우 패턴을 포함하되, 상기 각 윈도우 패턴은 제1 폭을 갖는 제1 통로 패턴과 상기 제1 폭과 다른 제2 폭을 갖는 제2 통로 패턴을 포함한다.

Description

반도체 몰딩 하부 금형, 반도체 패키지 및 반도체 패키지 제조 방법{Low die apparatus for semiconductor molding apparatus, semiconductor package and method for fabricating the same}
본 발명은 반도체 몰딩 하부 금형 및 반도체 패키지에 관한 것이다.
일반적으로 반도체는 도체와 부도체의 중간 상태를 띄는 성질을 이용하여 전기적 신호를 제어, 증폭 및 기억 등을 할 수 있다. 반도체는 표면을 외부의 습기 및 불순물로부터 보호하고 접합부에서 발생하는 열을 효과적으로 발산시키기 위해 예를 들어, 패키지(package) 형태로 제조할 수 있다.
반도체 패키지는 리드 프레임, 인쇄회로기판(PCB) 및 회로 필름 등과 같은 다양한 부재를 이용하여 다양한 공정에 의해 제조되는데, 본딩 공정, 와이어 공정 및 몰딩 공정 등에 의해 제조된다. 특히, 몰딩 공정에서는 반도체 몰딩 장치가 사용된다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지를 제조할 수 있는 반도체 몰딩 금형을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 또다른 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 몰딩 하부 금형은, 각각이 관통홀을 포함하는 복수의 회로 기판 칩이 안착되는 안착면, 각 회로 기판 칩에 형성된 관통홀과 정렬되게 배치되고, 각 회로 기판 칩 하부에 제1 방향으로 연장되어 형성되는 복수의 윈도우 패턴을 포함하되, 각 윈도우 패턴은 제1 폭을 갖는 제1 통로 패턴과 제1 폭과 다른 제2 폭을 갖는 제2 통로 패턴을 포함한다.
상기 반도체 몰딩 하부 금형은 관통홀과 복수의 윈도우 패턴을 채우는 봉지재를 더 포함할 수 있고, 제1 통로 패턴과 제2 통로 패턴은 제1 방향으로 교대로 연결될 수 있다. 또한, 제2 폭이 제1 폭보다 클 수 있고, 제2 통로 패턴의 깊이는 상기 제1 통로 패턴의 깊이보다 깊을 수 있고, 제2 통로 패턴의 길이는 제1 통로 패턴의 길이보다 길 수 있고, 제1 통로 패턴은 각 회로 기판 칩의 단부에 인접하여 배치되고 제2 통로 패턴은 관통홀에 인접하여 배치될 수 있다.
한편, 반도체 몰딩 하부 금형의 각 윈도우 패턴은 제2폭보다 큰 제3 폭을 갖는 제3 통로 패턴을 더 포함하고, 제3 통로 패턴은 상기 회로 기판 칩의 단부에 인접하여 배치되고, 제2 통로 패턴은 상기 관통홀에 인접하여 배치되며, 제1 통로 패턴은 제2 통로 패턴과 제3 통로 패턴 사이에 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 관통홀을 포함하는 회로 기판 칩, 회로 기판 칩 상에 실장되는 반도체 소자 및 봉지재를 포함하되, 봉지재는 반도체 소자를 밀봉하고 관통홀을 채우며 회로 기판 칩 하면에 제1 방향으로 연장되고, 봉지재는 제1 폭을 갖는 제1 하면 패턴과 제1 폭과 다른 제2 폭을 갖는 제2 하면 패턴을 포함한다.
상기 반도체 패키지는 제1 하면 패턴과 제2 하면 패턴이 제1 방향으로 교대로 연결될 수 있고, 제2 폭은 제1 폭보다 클 수 있고, 제2 하면 패턴의 깊이는 제1 하면 패턴의 깊이보다 깊을 수 있고, 제2 하면 패턴의 길이는 제1 하면 패턴의 길이보다 길 수 있으며, 제1 하면 패턴은 회로 기판 칩의 단부에 인접하여 배치되고 제2 하면 패턴은 관통홀에 인접하여 배치될 수 있다.
또한, 상기 반도체 패키지는 제2 폭보다 큰 제3 폭을 갖는 제3 하면 패턴을 더 포함하고 제3 하면 패턴은 회로 기판 칩의 일측 및 타측 단부에 인접하여 배치되고 제2 하면 패턴은 관통홀에 인접하여 배치되고 제1 하면 패턴은 제2 하면 패턴과 제3 하면 패턴 사이에 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은, 관통홀을 포함하고 상부에 실장되는 반도체 소자를 포함하는 회로 기판 칩을 관통홀과 정렬되게 배치되고 제1 방향으로 연장되어 형성된 윈도우 패턴을 포함하는 반도체 몰딩 하부 금형에 안착시키되, 윈도우 패턴은 제1 폭을 갖는 제1 통로 패턴과 제1 폭과 다른 제2 폭을 갖는 제2 통로 패턴을 포함하고, 반도체 몰딩 하부 금형에 봉지재를 주입하고, 봉지재는 반도체 소자를 밀봉하고 관통홀을 채우며 제1 통로 패턴과 제2 통로 패턴으로 흐를 수 있다.
또한, 상기 반도체 패키지 제조 방법에서, 제1 통로 패턴과 제2 통로 패턴이 제1 방향으로 교대로 연결될 수 있고, 제2 폭은 제1 폭보다 클 수 있고, 제2 통로 패턴의 깊이는 제1 통로 패턴의 깊이보다 깊을 수 있고, 제2 통로 패턴의 길이는 제1 통로 패턴의 길이보다 길 수 있으며, 제1 통로 패턴은 회로 기판 칩의 단부에 인접하여 배치되고 제2 통로 패턴은 관통홀에 인접하여 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따라 몰딩 공정을 진행할 경우, 보이드 트랩(Void Trap) 현상이 감소될 수 있으므로 반도체 패키지의 신뢰성이 향상된다.
도 1은 회로 기판 칩이 안착된 몰딩 장치의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 몰딩 하부 금형의 윈도우 패턴 평면도이다.
도 3 및 도 4는 몰딩 과정에서의 봉지재 흐름을 도시한 도면이다.
도 5 및 도 6는 도 2의 A부분을 확대한 확대도이다.
도 7, 도 8a, 도 9a는 도 2의 B-B 선을 따라 절단한 단면도이다.
도 8b, 도 9b는 도 2의 C-C 선을 따라 절단한 단면도이다.
도 10은 도 1의 몰딩 장치에 의해 형성된 반도체 패키지의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 하면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 하면도이다.
도 13a, 도 14a, 도 15a는 도 11의 D-D 선을 따라 절단한 단면도이다.
도 13b, 도 14b, 도 15b는 도 11의 E-E 선을 따라 절단한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에 대한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 몰딩 하부 금형에 대해 설명한다.
도 1은 회로 기판 칩이 안착된 몰딩 장치의 단면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 몰딩 하부 금형의 윈도우 패턴 평면도이다.
도 1을 참조하면, 몰딩 장치(1)는 반도체 몰딩 상부 금형(20), 반도체 몰딩 하부 금형(10) 및 러너(30)를 포함한다.
몰딩 장치(1)는 반도체 몰딩 공정 중에 사용되는 장치이다. 몰딩 공정이란 봉지재를 사용하여 반도체 소자, 회로기판 등을 전체적으로 밀봉하는 공정을 말한다. 구체적으로, 몰딩 공정은 공기 또는 외부에 대한 부식 등 여러 가지 원인으로부터 회로 소자를 보호하고 기계적인 안정성을 도모하면서 회로기판에서 발생하는 열의 효과적인 발산을 위해, 봉지재를 사용하여 소자 등을 전체적으로 밀봉하는 공정일 수 있다.
다시 도 1을 참조하면, 몰딩 장치(1)의 반도체 몰딩 상부 금형(20) 하부에는 적어도 하나 이상의 캐비티(23)가 형성되어 있다. 몰딩 공정 중에 캐비티(23)로 봉지재가 흘러 들어가 반도체 소자(200)을 밀봉할 수 있으며 캐비티(23) 크기에 따라 반도체 완성품의 부피가 결정될 수 있다. 캐비티(23)의 크기, 면적은 반도체 소자의 종류, 크기, 용도 등에 따라 달라질 수 있다.
계속해서, 반도체 몰딩 하부 금형(10)은 윈도우 패턴(11), 안착면(15)을 포함할 수 있다. 안착면(15)에는 반도체 소자(200)가 실장되는 복수의 회로 기판 칩(100)이 안착될 수 있다. 반도체 소자(200)는 플립 칩(Flip chip)일 수 있으나 이에 한정되는 것은 아니다. 안착면(15)은 회로 기판 칩(100)과 동일한 넓이, 두께를 가질 수 있으며, 이에 따라 봉지재는 안착면(15)에 닿을 수 없고 복수의 회로 기판 칩(100) 상으로 이동한다. 따라서, 안착면(15)의 두께, 크기는 회로 기판 칩(100)의 두께, 크기에 따라 바뀔 수 있다.
윈도우 패턴(11)은 반도체 몰딩 하부 금형(10)에 존재할 수 있다. 구체적으로, 윈도우 패턴(11)은 반도체 몰딩 하부 금형(10)의 안착면(15)에 배치될 수 있다. 윈도우 패턴(11)은 안착면(15)에 일정한 패턴의 홈으로 나타날 수 있으며, 윈도우 패턴(11)의 형상은 추후 자세히 서술하기로 한다.
반도체 몰딩 상부 금형(20)과 반도체 몰딩 하부 금형(10) 사이에는 러너(30)가 존재한다. 반도체 소자(200)를 밀봉하기 위하여, 봉지재는 러너(30)를 통해 캐비티(23) 내로 들어올 수 있으며, 봉지재는 회로 기판 칩(100)의 관통홀(17)을 지나, 윈도우 패턴(11)을 통하여 밖으로 배출될 수 있다.
윈도우 패턴(11)은 복수의 회로 기판 칩(100)을 관통하는 관통홀(17) 하부에 존재할 수 있다. 반도체 몰딩 하부 금형(10)의 안착면(15)과 회로 기판 칩(100)은 틈 없이 밀착되기 때문에, 봉지재와 캐비티(23) 내의 공기가 배출되기 위하여 윈도우 패턴(11)은 관통홀(17) 하부에 위치하는 것이 유리하다. 관통홀(17)은 봉지재가 반도체 소자(200)를 밀봉하는 데 필요하며, 예를 들어 MUF(Molded Underfill) 공정에서 필요할 수 있다. 구체적으로, MUF 공정에서는 반도체 소자(200)의 하면도 밀봉시키기 때문에, 봉지재가 반도체 소자(200) 등의 하면을 밀봉시킬 수 있도록 복수의 회로 기판 칩(100)은 봉지재의 통로 역할을 하는 관통홀(17)을 포함하고, 관통홀(17) 하부에 윈도우 패턴(11)이 배치되어 봉지재와 캐비티(23) 내의 공기가 배출될 수 있다. 결국, 봉지재는 몰딩 장치의 캐비티(23)를 채우고 관통홀(17)을 채우며 윈도우 패턴(11)을 채울 수 있다. 윈도우 패턴(11)은 상술한 바와 같이 캐비티(23) 내의 공기와 봉지재가 배출될 수 있는 통로이며 이를 통해서 반도체 소자(200)는 봉지재로 완전히 밀봉될 수 있다. 윈도우 패턴(11)은 복수의 회로 기판 칩(100) 각각의 관통홀(17) 하부에 존재해야 하므로 복수의 관통홀(17)과 정렬되게 배치될 수 있다.
도 2를 참조하여, 윈도우 패턴(11)의 형상에 대해 설명하기로 한다. 복수의 회로 기판 칩(100) 상에는 반도체 소자가 실장될 수 있으나 도 2에서는 설명의 편의를 위해 생략하였다.
도 2에 도시된 바와 같이, 반도체 몰딩 하부 금형(10)은 복수의 윈도우 패턴(11), 레저보어(reservoir)(12) 및 에어 벤트(air vent)(13)를 포함할 수 있으며, 상부에 복수의 회로 기판 칩(100)이 배치될 수 있다. 하나의 몰딩 장치에서 복수 개의 반도체 패키지를 제작할 수 있기 때문에 반도체 몰딩 하부 금형(10)은 적어도 하나 이상의 윈도우 패턴(11)을 포함할 수 있다. 복수의 윈도우 패턴(11)은 레저보어(12)가 존재하는 방향인 제1 방향으로 연장되어 형성되며, 레저보어(12)와 연결되고, 레저보어(12)는 적어도 하나 이상의 에어 벤트(13)와 연결될 수 있다. 에어 벤트(13)를 진공으로 만들면 레저보어(12)와 복수의 윈도우 패턴(11)도 진공이 되고, 이에 따라 몰딩 장치에 주입된 봉지재는 복수의 윈도우 패턴(11)으로 흘러나오며 에어 벤트(13)를 통해서 배출될 수 있다.
복수의 회로 기판 칩(100a, 100b, 100c, 100d, 100e)이 결합하여 복수의 회로 기판 칩(100)을 구성하며 각각의 회로 기판 칩(100a, 100b, 100c, 100d, 100e)은 추후 공정에서 분리되어 각각이 하나의 반도체 칩 완성품이 된다.
복수의 윈도우 패턴(11)은 제1 통로 패턴(11a)과 제1 통로 패턴(11a)과는 다른 폭을 갖는 제2 통로 패턴(11b)를 포함한다. 제1 통로 패턴(11a)과 제2 통로 패턴(11b)은 제1 방향으로 교대로 연결되어 윈도우 패턴(11)을 형성할 수 있다.
계속해서 도 2를 참조하면, 복수의 윈도우 패턴(11) 상에는 복수의 회로 기판 칩(100)이 배치될 수 있고, 하나의 회로 기판 칩(100) 하부에 하나의 제2 통로 패턴(11b)이 형성될 수 있다. 그러나 이에 한정되는 것은 아니다. 예를 들어, 하나의 회로 기판 칩(100) 하부에 2개 이상의 제2 통로 패턴(11b)이 형성될 수 있다.
도 3 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 몰딩 하부 금형의 윈도우 패턴의 효과에 대하여 설명하기로 한다. 도 3은 몰딩 과정 중의 몰딩 장치의 단면도이다. 도 4는 몰딩 과정 중에, 반도체 몰딩 하부 금형에서 봉지재의 흐름을 도시한 평면도이다. 도 4에서는 설명의 편의를 위해 복수의 회로 기판 칩 상에 실장되는 반도체 소자를 생략하였다.
도 3을 참조하면, 러너(30)를 통하여 봉지재(300)가 주입된다. 봉지재(300)는 EMC(Epoxy Molding Compound)일 수 있으나 이에 한정되는 것은 아니다. 봉지재(300)는 열을 가해 유체인 상태로 주입되며, 추후 경화되어 고체 상태가 된다. 주입된 봉지재(300)는 반도체 소자(200)를 밀봉하기 위해 캐비티(23)를 채울 수 있다. 이 때, 도 3에 도시된 화살표와 같이, 봉지재(300)는 반도체 소자(200) 상부 및 반도체 소자(200)와 회로 기판 칩(100) 사이로 흐를 수 있다. 봉지재(300)는 반도체 소자(200)를 밀봉하면서 일부는 관통홀(17)을 통해서 윈도우 패턴(11)으로 흘러 나가고, 나머지는 다음 반도체 소자(201)를 밀봉하기 위해 이동할 수 있다. 반도체 몰딩 상·하부 금형(20, 10)에는 윈도우 패턴(11)을 제외하고는 봉지재(300) 또는 캐비티23) 내의 공기 등이 배출될 수 있는 부분이 존재하지 않으므로 봉지재(300)는 복수의 반도체 소자(200)를 전체적으로 밀봉할 수 있다. 특히, 반도체 소자(200)를 보이드(void) 없이 밀봉하기 위하여 윈도우 패턴(11)을 진공으로 만들 수 있다. 윈도우 패턴(11)이 진공 상태인 경우에는 봉지재(300)가 좀더 원활하게 흐를 수 있다.
도 4를 참조하여 보다 자세히 설명하기로 한다. 도 4를 참조하면, 봉지재(300)는 몰딩 장치의 어느 한 방향에서 주입될 수 있다. 도 4에서는 아랫 부분에서 윗부분으로 봉지재를 주입하는 것으로 도시되어 있으나 이에 한정되는 것은 아니다. 예를 들어, 봉지재는 복수의 회로 기판 칩(100)의 측면에서 주입될 수 있다.
계속해서 도 4를 참조하면, 도 3에서 설명한 바와 같이 봉지재는 반도체 소자를 밀봉하면서 윈도우 패턴(11)으로 배출되거나 다음 회로 기판 칩(100) 상의 반도체 소자를 밀봉하기 위하여 이동할 수 있다. 구체적으로, 주입된 봉지재는 제1 회로 기판 칩(100a) 상의 반도체 소자를 밀봉한 뒤, 일부는 제1 관통홀(17a)을 통해 윈도우 패턴으로 배출되고 나머지는 제2 회로 기판 칩(100b)의 반도체 소자를 밀봉하기 위해 이동할 수 있다. 윈도우 패턴(11)으로 배출된 봉지재는 제1 방향을 따라서 레저보어(12)를 지나 에어 벤트(13)를 향해 흘러간다.
제2 회로 기판 칩(100b)에서도 상술한 것과 같은 방식으로, 봉지재는 반도체 소자를 밀봉하고 일부는 제2 관통홀(17b)을 지나 윈도우 패턴(11)으로 배출되고, 나머지는 제3 회로 기판 칩(100c)으로 이동할 수 있다.
이러한 방식으로 봉지재는 주입되는 방향에서부터 차례대로 복수의 회로 기판 칩(100a, 100b, 100c, 100d, 100e의 순서대로)에 대하여 몰딩 과정을 진행한다.
그런데, 상기와 같은 방식의 몰딩 공정에서, 윈도우 패턴(11)으로 배출되는 봉지재의 유속이 빠를 경우 문제가 발생할 수 있다. 주입된 봉지재가 다음 차례의 회로 기판 칩(100)에 도달하여 관통홀을 통해 윈도우 패턴(11)으로 배출되기 전에, 전단계에서 윈도우 패턴(11)으로 배출된 봉지재가 상기 관통홀(17) 하부를 지나서 흘러간다면, 캐비티(23) 내의 공기가 빠져나가지 못해 보이드가 형성될 수 있기 때문이다. 구체적으로, 제1 회로 기판 칩(100a) 상의 반도체 소자를 밀봉한 봉지재의 일부는 제1 회로 기판 칩(100a)의 제1 관통홀(17a)을 통해 윈도우 패턴(11)으로 배출되고, 나머지는 제2 회로 기판 칩(100b)으로 이동한다. 제2 회로 기판 칩(100b)으로 이동한 봉지재는 제2 회로 기판 칩(100b) 상의 반도체 소자를 밀봉하고 일부는 제2 관통홀(17b)을 통해 윈도우 패턴(11)으로 배출되고 나머지는 제3 회로 기판 칩(100c)으로 이동한다. 그런데 제1 관통홀(17a)를 통해 윈도우 패턴(11)으로 배출된 봉지재가 제2 관통홀(17b)을 통해 윈도우 패턴(11)으로 봉지재가 배출되기 전에 제2 관통홀(17b) 하부의 윈도우 패턴(11)을 지나간다면, 제2 회로 기판(100b) 상에 존재하는 공기는 윈도우 패턴(11)으로 배출되지 못하여 보이드가 발생할 수 있다. 즉, 보이드를 방지하기 위하여, 제1 관통홀(17a)을 통해 윈도우 패턴(11)으로 배출된 봉지재는 제2 관통홀(17b)을 통해 윈도우 패턴(11)으로 봉지재가 배출되기 전에 제2 관통홀(17b) 하부의 윈도우 패턴(11)에 도달해서는 안된다. 결국, 제1 관통홀(17a)을 통해 윈도우 패턴(11)으로 배출된 봉지재가 제2 관통홀(17b)을 통해 윈도우 패턴(11)으로 봉지재가 배출되기 전에 제2 관통홀(17b) 하부의 윈도우 패턴(11)에 도달하지 못하도록, 윈도우 패턴(11) 내에서 봉지재가 천천히 흐를 수 있도록 하는 윈도우 패턴(11)이 요구된다. 이러한 문제는 제3 회로 기판 칩(100c), 제4 회로 기판 칩(100d) 등에서도 동일하게 발생할 수 있다.
본 발명의 일 실시예에 따른 반도체 몰딩 하부 금형(도 2 참조)은 제1 통로 패턴(11a)과 제1 통로 패턴(11a)과 폭이 다른 제2 통로 패턴(11b)을 갖기 때문에 윈도우 패턴(11)에 봉지재가 흐를 경우, 봉지재의 유속을 효과적으로 감소시킬 수 있다.
도 5 및 도 6을 참조하여 제1 통로 패턴(11a)과 제2 통로 패턴(11b)의 형상에 대하여 자세히 설명하기로 한다.
도 5 및 도 6은 도 2의 A부분을 확대한 확대도이다.
도 5를 참조하면, 제1 통로 패턴(11a)과 제2 통로 패턴(11b)은 서로 다른 폭을 가질 수 있다. 구체적으로, 제1 통로 패턴(11a)은 제1 폭 W1을 갖고 제2 통로 패턴(11b)은 제2 폭 W2을 가지며, W1과 W2는 서로 다를 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제2 폭 W2은 제1 폭 W1보다 클 수 있다. 폭의 차이에 의하여 몰딩 공정 시 복수의 윈도우 패턴(11)에 흐르는 봉지재의 유속은 감소할 수 있고, 따라서, 반도체 패키지의 보이드 발생을 방지할 수 있다. 결국, 신뢰성이 향상된 반도체 패키지를 제조할 수 있다.
또한, 제1 통로 패턴(11a)과 제2 통로 패턴(11b)의 길이도 서로 다를 수 있다. 구체적으로, 제1 통로 패턴(11a)은 제1 길이 L1, 제2 통로 패턴(11b)은 제2 길이 L2를 가질 수 있으며, 이 때 L1과 L2는 서로 같거나 L2가 L1보다 길 수도 있으나 반드시 이에 한정되는 것은 아니다.
제1 통로 패턴(11a)의 길이 L1보다 제2 통로 패턴(11b)의 길이 L2가 더 길다면, 봉지재는 제2 통로 패턴(11b)을 다 채워야 제1 통로 패턴(11a)으로 흘러갈 수 있어 봉지재의 유속은 더욱 감소할 수 있다.
한편, 제2 통로 패턴(11b)은 관통홀(17)에 인접하여 배치될 수 있다. 이에 따라 제2 통로 패턴(11b)에 연결된 제1 통로 패턴(11a)은 각각의 회로 기판 칩(100) 단부에 배치될 수 있다. 그러나 이에 한정되는 것은 아니며, 예를 들어, 제1 통로 패턴(11a)이 관통홀(17)에 인접하여 배치되고 제2 통로 패턴(11b)이 회로 기판 칩(11) 단부에 배치될 수 있다. 제2 통로 패턴(11b)이 관통홀(17)에 인접하여 배치되고 제1 통로 패턴(11a)이 각 회로 기판 칩(100)의 단부에 인접하여 배치되면, 봉지재가 제2 통로 패턴(11b)을 전부 채워야 다음 회로 기판 칩(100)으로 흘러갈 수 있으므로 다음 회로 기판 칩(100)까지 봉지재가 이동하는 시간을 증가시켜 보이드를 방지하는데 효과적일 수 있다.
도 6을 참조하면, 윈도우 패턴(14)은 제3 통로 패턴(14c)을 더 포함할 수 있다. 제3 통로 패턴(14c)는 제3 폭 W3과 제3 길이 L3를 가진다. 제3 폭 W3은 제2 통로 패턴(14b)의 제2 폭 W2보다 클 수 있다. 다시 말해서, 폭의 크기는 W3>W2>W1 일 수 있다. 또한, L1, L2, L3는 길이가 다를 수 있다. 예를 들어, 각각의 통로 패턴(14a, 14b, 14c)의 길이는 L3>L2>L1 순일 수 있으나, 이에 한정되는 것은 아니다.
회로 기판 칩(100) 하부에서, 제3 통로 패턴(14c)은 회로 기판 칩(100)의 단부에 배치될 수 있다. 구체적으로, 제2 통로 패턴(14b)은 관통홀(17)에 인접하여 배치되고 제3 통로 패턴(14c)은 회로 기판 칩(100)의 단부에 배치되며, 제1 통로 패턴(14a)은 제2 통로 패턴(14b)과 제3 통로 패턴(14c) 사이에 그 둘과 연결되도록 배치될 수 있다. 회로 기판 칩(100)의 단부에 제3 통로 패턴(14c)이 배치된다면, 봉지재가 다음에 밀봉될 차례의 회로 기판 칩(100)의 제2 통로 패턴(14b)에 도달하기까지의 시간을 늦출 수 있다.
도 7 내지 도 9b를 참고하여 윈도우 패턴의 깊이에 대하여 설명하기로 한다. 도 7, 도 8a, 도 9a는 도 2의 B-B 선을 따라 절단한 단면도이며, 도 8b 및 도 9b는 도 2의 C-C 선을 따라 절단한 단면도이다. 도 7 내지 도 9b에서는 설명의 편의를 위하여 회로 기판 칩과 반도체 소자를 생략하였다.
도 7을 참조하면, 제1 통로 패턴(11a)의 깊이 d1과 제2 통로 패턴(11b)의 깊이 d2는 같을 수 있다. 즉, d1 = d2 일 수 있다.
그러나 제1 통로 패턴(11a)의 깊이 d1과 제2 통로 패턴(11b)의 깊이 d2는 다를 수 있다. 도 8a를 참조하면, 제1 통로 패턴(11a)의 깊이 d1은 제2 통로 패턴(11b)의 깊이 d2보다 짧을 수 있다. 즉, d1<d2일 수 있다. 도 2의 B-B 선을 따라 절단한 경우에는 도 8a는 도 7과 차이가 없으나, 도 2의 C-C 선을 따라 절단한 경우에는 d1<d2이기 때문에 도 8b와 같은 형상을 가질 수 있다. 즉, d1<d2이므로 제2 통로 패턴(11b)이 제1 통로 패턴(11a)보다 반도체 몰딩 하부 금형(10)에 더 깊은 홈을 형성할 수 있다.
한편, 도 9a를 참조하면, 제1 통로 패턴(11a)의 깊이 d1은 제2 통로 패턴(11b)의 깊이 d2보다 길 수 있다. 즉, d1>d2일 수 있다. 이 경우에도 도 2의 B-B 선을 따라 절단 모습을 도시한 도 9a는 도 7 및 도 8a와 비교할 때, 제2 통로 패턴(11b)의 깊이 d2의 길이를 제외하고는 차이가 없을 수 있으나, 도 2의 C-C 선을 따라 절단한 경우에는 d1>d2이기 때문에 도 9b와 같은 형상을 가질 수 있다. 구체적으로, d1>d2이므로 제1 통로 패턴(11a)이 제2 통로 패턴(11b)보다 반도체 몰딩 하부 금형(10)에 더 깊은 홈을 형성할 수 있다.
제1 통로 패턴(11a)과 제2 통로 패턴(11b)의 깊이 d1, d2에 차이를 둔다면 그만큼 봉지재가 채워야할 공간이 커지기 때문에 봉지재의 진행 속도는 감소할 수 있다.
지금까지 제1 통로 패턴(11a)과 제2 통로 패턴(11b)의 깊이 차이에 두고 상술하였는데, 윈도우 패턴(11)의 깊이는 고정되어 있지 않으며, 윈도우 패턴(11)의 깊이는 봉지재의 유속 속도, 반도체 패키지의 용도, 반도체 몰딩 하부 금형의 제작 방법 등에 따라 달라질 수 있다.
도 2 내지 도 9b에서는 윈도우 패턴(11)의 형상을 직선으로 도시하였으나 반드시 이에 한정되는 것은 아니다. 예를 들어, 윈도우 패턴(11)은 곡선형으로 이루어질 수도 있다. 제1 통로 패턴(11a)과 제2 통로 패턴(11b)의 폭, 길이, 두께에 차이만 있다면, 윈도우 패턴의 모서리, 면 등은 다양한 형상을 가질 수 있다.
도 10 및 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지에 대하여 설명하기로 한다.
도 10은 도 1의 몰딩 장치에 의해 형성된 반도체 패키지의 단면도이다. 도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 하면도이다.
도 10에 도시된 반도체 패키지(400)는 도 1의 몰딩 장치(1)에 의해 형성될 수 있으며, 회로 기판 칩(100), 반도체 소자(200) 및 봉지재(301)를 포함할 수 있다.
회로 기판 칩(100)은 상면에서 하면까지 관통되는 관통홀(17)을 포함할 수 있다. 또한 회로 기판 칩(100) 하면에는 다른 소자, 인쇄회로기판 등과 전기적 연결을 시키기 위해 도전 물질(150)이 패터닝되어 있을 수 있다.
회로 기판 칩(100) 상부에는 반도체 소자(200)가 실장될 수 있다. 반도체 소자(200)는 플립 칩일 수 있으나 이에 한정되는 것은 아니다.
반도체 소자(200)는 외부 환경으로부터 반도체 소자(200)를 보호하고 반도체 소자(200)에서 발생하는 열을 발산시키는 봉지재(301)에 의해 밀봉될 수 있다. 봉지재(301)는 반도체 몰딩 공정 중에는 열을 받아 유체 상태이나 추후 경화되어 고체 상태로 존재한다. 봉지재(301)는 반도체 소자(200)를 완전히 밀봉하고 회로 기판 칩(100)의 관통홀(17)을 채우며 회로 기판 칩(100) 하면에 일정한 형태의 하면 패턴(310)을 형성할 수 있다. 봉지재(301)의 하면 패턴(310)은 도 1의 몰딩 장치(1)를 이용하여 몰딩 공정을 수행할 때, 윈도우 패턴(11)을 흐르던 봉지재가 굳어서 생긴 것이다. 따라서, 도 2의 윈도우 패턴(11)은 제1 방향으로 연장되어 형성되므로 하면 패턴(310)도 마찬가지로 제1 방향으로 연장되어 형성될 수 있다.
도 11을 참조하여, 하면 패턴(310)을 보다 자세히 설명하기로 한다.
하면 패턴은 제1 하면 패턴(310a)과 제2 하면 패턴(310b)를 포함할 수 있다. 제1 하면 패턴(310a)은 도 2의 제1 통로 패턴(11a)에 대응되는 부분이고 제2 하면 패턴(310b)은 도 2의 제2 통로 패턴(11b)에 대응되는 부분이다. 도 2에서 제1 통로 패턴(11a)과 제2 통로 패턴(11b)은 제1 방향으로 교대로 연결될 수 있으므로, 제1 하면 패턴(310a)과 제2 하면 패턴(310b)은 교대로 연결되어 제1 방향으로 연장될 수 있다.
제1 하면 패턴(310a)은 제1 폭 W4을 갖고 제2 하면 패턴(310b)는 제2 폭 W5를 갖는다. 제1 폭 W4와 제2 폭 W5의 크기는 서로 다를 수 있으며 예를 들어, 제2 폭 W5가 제1 폭 W4보다 클 수 있다. 그러나 반드시 이에 한정되는 것은 아니다.
또한 제1 하면 패턴(310a)의 길이와 제2 하면 패턴(310b)의 길이는 서로 다를 수 있다. 구체적으로, 제2 하면 패턴(310b)의 길이 L5는 제1 하면 패턴(310a)의 길이 L4보다 길 수 있다. 그러나 반드시 이에 한정되는 것은 아니다. 이러한 길이의 차이는 반도체 몰딩 공정에서 봉지재의 유속을 낮추기 위하여 제1 통로 패턴과 제2 통로 패턴의 길이에 변화를 준 결과로 발생한다.
한편, 도 11에서는 제2 하면 패턴(310b)가 하나만 도시되어 있으나 이에 한정되지 않으며, 예를 들어, 2개 이상의 제2 하면 패턴(310b)이 반도체 패키지(400) 하면에 형성될 수 있다.
도 12를 참조하여, 하면 패턴(311)의 다른 형상에 대하여 설명하기로 한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 하면도이다.
도 12를 참조하면, 하면 패턴(311)은 제3 하면 패턴(311c)을 더 포함할 수 있다. 제3 하면 패턴(311c)은 제3 폭 W6과 제3 길이 L6을 가진다. 제3 폭 W3은 제2 통로 패턴(311b)의 제2 폭 W5보다 클 수 있다. 다시 말해서, 폭의 크기는 W6>W5>W4 일 수 있다. 또한, L4, L5, L6는 길이가 다를 수 있다. 예를 들어, 각각의 통로 패턴(311a, 311b, 311c)의 길이는 L6>L5>L4 일 수 있다. 그러나, 이에 한정되는 것은 아니며, 예를 들어, L6=L5=L4 일 수 있다.
회로 기판 칩(100) 하부에서, 제3 하면 패턴(311c)은 회로 기판 칩(100)의 단부에 배치될 수 있다. 구체적으로, 제2 하면 패턴(311b)은 관통홀(17)에 인접하여 배치되고 제3 하면 패턴(311c)은 회로 기판 칩(100)의 단부에 배치되며, 제1 하면 패턴(311a)은 제2 하면 패턴(311b)과 제3 하면 패턴(11c) 사이에서 그 둘과 연결되도록 배치될 수 있다.
도 12의 하면 패턴(311)은 도 6의 윈도우 패턴(14)과 대응된다. 도 6의 윈도우 패턴(14)은 윈도우 패턴(14) 내로 흐르는 봉지재의 유속을 감소시키기 위한 형태를 가지며, 추후 봉지재가 윈도우 패턴(14) 내에서 굳게 되면 반도체 패키지(401)의 하면 패턴(311)은 도 12와 같은 형상을 가질 수 있다.
도 13a 내지 도 15b를 참고하여 윈도우 패턴의 깊이에 대하여 설명하기로 한다.
도 13a, 도 14a, 도 15a는 도 11의 D-D 선을 따라 절단한 단면도이고, 도 13b, 도 14b, 도 15b는 도 11의 E-E 선을 따라 절단한 단면도이다.
도 13a를 참조하면, 제1 하면 패턴(310a)의 깊이 d4와 제2 통로 패턴(310b)의 깊이 d5는 같을 수 있다. 즉, d4 = d5 일 수 있다. 이 경우에, 도 11의 E-E 선을 따라 절단한 단면도는 도 13b와 같은 형상을 가질 수 있다. .
한편, 제1 하면 패턴(310a)의 깊이 d4와 제2 하면 패턴(310b)의 깊이 d5는 서로 다를 수 있다. 도 14a를 참조하면, 제1 하면 패턴(310a)의 깊이 d4은 제2 하면 패턴(310b)의 깊이 d5보다 작을 수 있다. 즉, d4<d5일 수 있다. 도 11의 D-D 선을 따라 절단한 경우에 도 13a와 도 14a의 형상은 d4 길이 차이만 있을 뿐 크게 차이가 없으나, 도 11의 E-E 선을 따라 절단한 경우에는 d4<d5이기 때문에 도 14b와 같은 형상을 가질 수 있다. 구체적으로, d4<d5이므로 제2 하면 패턴(310b)이 제1 하면 패턴(310a)보다 회로 기판 칩(100) 하면에 더 두껍게 형성될 수 있다.
한편, 도 15a를 참조하면, 제1 하면 패턴(310a)의 깊이 d4는 제2 하면 패턴(310b)의 깊이 d5보다 클 수 있다. 즉, d4>d5일 수 있다. 이 경우에도 도 11의 D-D 선을 따라 절단한 모습을 도시한 도 15a는 도 13a 및 도 14a와 비교할 때 d4 길이 차이만 있을 뿐 크게 차이가 없을 수 있다. 그러나, 도 11의 E-E 선을 따라 절단한 경우에는 d4>d5이기 때문에 도 15b와 같은 형상을 가질 수 있다. 구체적으로, d4>d5이므로 제1 하면 패턴(310a)이 제2 하면 패턴(310b)보다 두꺼우므로 회로 기판 칩(100) 하면에서 하면 패턴(310)은 가운데가 오목한 형상을 가질 수 있다.
회로 기판 칩(100)의 하면 패턴(310)은 반도체 몰딩 하부 금형의 윈도우 패턴에 대응된다. 윈도우 패턴의 형상은 봉지재의 진행 속도를 감소시키기 위한 것이고, 그에 따라 제1 하면 패턴(310a)과 제2 하면 패턴(310b)의 깊이에 차이가 발생할 수 있다.
제1 하면 패턴(310a)과 제2 하면 패턴(310b)의 깊이 차이에 중점을 두고 상술하였는데, 하면 패턴(310)의 깊이는 고정되어 있지 않으며, 하면 패턴(310)의 깊이는 윈도우 패턴의 형상에 따라 달라질 수 있다. 또한, 하면 패턴(310)은 추후 회로 기판 칩(100) 하면에 위치한 도전 물질(150)의 전기적 접속을 원활하게 하기 위하여 식각될 수 있다. 하면 패턴(310)이 식각 공정을 거치면, 제1 하면 패턴(310a)과 제2 하면 패턴(310b)의 깊이 차이는 발생하지 않으므로, 도 13a 및 도 13b와 같은 형상을 가질 수 있다. 그러나 반드시 이에 한정되는 것은 아니며, 식각 공정의 종류 및 방법에 따라 제1 하면 패턴(310a)과 제2 하면 패턴(310b) 사이에 두께 차이가 발생할 수도 있다.
도 16, 도 2 내지 도 9b를 참조하여, 반도체 패키지 제조 방법에 대하여 설명하기로 한다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에 대한 순서도이다. 반도체 패키지 제조 방법에 대한 설명 시, 상술한 것과 중복되는 내용은 생략하기로 한다.
먼저, 도 16을 참조하면, 회로 기판 칩을, 제1 통로 패턴과 제2 통로 패턴을 갖는 윈도우 패턴을 포함한 반도체 몰딩 하부 금형에 안착시킨다(S100). 도 2 및 도 3을 참조하면, 회로 기판 칩(100)은 추후 봉지재가 배출되기 위해 필요한 관통홀(17)을 포함할 수 있고, 회로 기판 칩(100) 상부에는 반도체 소자(200)가 실장될 수 있다.
반도체 몰딩 하부 금형(10)은 윈도우 패턴(11)을 포함한다. 윈도우 패턴(11)은 봉지재가 배출되는 부분으로 회로 기판 칩(100)에 형성된 관통홀(17) 하부에 위치하며 제1 방향으로 연장될 수 있고, 관통홀(17)과 정렬되게 배치될 수 있다. 윈도우 패턴(11)은 제1 통로 패턴(11a)과 제2 통로 패턴(11b)을 포함할 수 있으며, 제1 통로 패턴(11a)과 제2 통로 패턴(11b)은 제1 방향으로 교대로 연결될 수 있다.
한편, 제1 통로 패턴(11a)과 제2 통로 패턴(11b)은 서로 다른 형상을 가질 수 있다. 구체적으로, 제1 통로 패턴(11a)의 제1 폭 W1은 제2 통로 패턴(11b)의 제2 폭 W2보다 작을 수 있다. 또한, 제2 통로 패턴(11b)의 제2 길이 L2는 제1 통로 패턴(11a)의 제1 길이 L1보다 길 수 있다.
도 7 내지 도 9b를 참조하면, 제1 통로 패턴(11a)과 제2 통로 패턴(11b)의 깊이에도 차이가 있을 수 있다. 도 7과 같이 d1과 d2가 같을 수도 있고, 도 8a, 도 8b와 같이 d2가 d1보다 클 수 있으며, 도 9a, 도 9b와 같이 d1이 d2보다 클 수 있다.
상술한 바와 같이 제1 통로 패턴(11a)과 제2 통로 패턴(11b)의 형상에 차이가 있으면 윈도우 패턴(11)에 흐르는 봉지재의 유속을 감소시킬 수 있다.
다시 도 16을 참조하면, 회로 기판 칩을 반도체 몰딩 하부 금형에 안착시킨 후, 몰딩 장치에 봉지재를 주입한다(S200). 도 4 및 도 5를 참조하면 봉지재(300)는 러너(30)를 통해 캐비티(23)로 주입되며, 회로 기판 칩(100) 상에 실장된 반도체 소자(200)를 밀봉한다. 반도체 소자(200)를 밀봉하면서 봉지재(300)는 관통홀(17)을 채우고 관통홀(17)을 채운 봉지재(300)는 윈도우 패턴(11)으로 배출된다. 윈도우 패턴(11)으로 배출된 봉지재(300)는 제1 통로 패턴(11a)과 제2 통로 패턴(11b)을 흐르게 된다.
봉지재(300)가 반도체 소자(200)를 밀봉하고 캐비티(23)를 완전히 채우면 봉지재(300) 주입을 중단한다. 온도가 낮아지면서 봉지재(300)는 유체 상태에서 고체 상태로 변하고, 완전히 고체 상태로 변하면 복수의 회로 기판 칩(100)을 절단하여 각각의 회로 기판 칩(100)으로 분리한다. 이러한 과정을 통해서 반도체 패키지가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 몰딩 장치 10: 반도체 몰딩 하부 금형
11, 14: 윈도우 패턴 11a, 14a: 제1 통로 패턴
11b, 14b: 제2 통로 패턴 11c, 14c: 제3 통로 패턴
12: 레저보어 13: 에어 벤트
17, 17a, 17b, 17c: 관통홀 20: 반도체 몰딩 상부 금형
23: 캐비티 30: 러너
100, 100a, 100b, 100c, 100d: 회로 기판 칩
200, 201: 반도체 소자 300, 301: 봉지재
310, 311: 하면 패턴 310a, 311a: 제1 하면 패턴
310b, 311b: 제2 하면 패턴 310c, 311c: 제3 하면 패턴
400, 401: 반도체 패키지

Claims (10)

  1. 각각이 관통홀을 포함하는 복수의 회로 기판 칩이 안착되는 안착면; 및
    상기 각 회로 기판 칩에 형성된 상기 관통홀과 정렬되게 배치되고, 상기 각 회로 기판 칩 하부에 제1 방향으로 연장되어 형성되는 복수의 윈도우 패턴을 포함하되,
    상기 각 윈도우 패턴은 제1 폭을 갖는 제1 통로 패턴과, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 통로 패턴을 포함하고,
    상기 제1 통로 패턴은 상기 회로 기판 칩의 단부에 인접하여 배치되고,
    상기 제2 통로 패턴은 상기 관통홀에 인접하여 배치되는 반도체 패키지 몰딩 하부 금형.
  2. 제 1항에 있어서,
    상기 각 윈도우 패턴은 상기 제2 폭보다 큰 제3 폭을 갖는 제3 통로 패턴을 더 포함하고,
    상기 제3 통로 패턴은 상기 회로 기판 칩의 단부에 인접하여 배치되고,
    상기 제1 통로 패턴은 상기 제2 통로 패턴과 상기 제3 통로 패턴 사이에 배치되는 반도체 패키지 몰딩 하부 금형.
  3. 제 1항에 있어서,
    상기 제2 통로 패턴의 깊이는 상기 제1 통로 패턴의 깊이보다 깊은 반도체 몰딩 하부 금형.
  4. 제 1항에 있어서,
    상기 제2 통로 패턴의 길이는 상기 제1 통로 패턴의 길이보다 긴 반도체 몰딩 하부 금형.
  5. 관통홀을 포함하는 회로 기판 칩;
    상기 회로 기판 칩 상에 실장되는 반도체 소자; 및
    봉지재를 포함하되,
    상기 봉지재는 상기 반도체 소자를 밀봉하고 상기 관통홀을 채우며 상기 회로 기판 칩 하면에 제1 방향으로 연장되고,
    상기 봉지재는 제1 폭을 갖는 제1 하면 패턴과, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 하면 패턴을 포함하고,
    상기 제1 하면 패턴은 상기 회로 기판 칩의 단부에 인접하여 배치되고,
    상기 제2 하면 패턴은 상기 관통홀에 인접하여 배치되는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 제1 하면 패턴과 상기 제2 하면 패턴은 상기 제1 방향으로 교대로 연결되는 반도체 패키지.
  7. 제 5항에 있어서,
    상기 반도체 소자는 플립 칩(flip chip)이고,
    상기 봉지재는 상기 반도체 소자의 하면을 밀봉시키는 반도체 패키지.
  8. 제 5항에 있어서,
    상기 제2 하면 패턴의 깊이는 상기 제1 하면 패턴의 깊이보다 깊은 반도체 패키지.
  9. 제 5항에 있어서,
    상기 제2 하면 패턴의 길이는 상기 제1 하면 패턴의 길이보다 긴 반도체 패키지.
  10. 관통홀을 포함하고 상부에 실장되는 반도체 소자를 포함하는 회로 기판 칩을, 상기 관통홀과 정렬되게 배치되고 제1 방향으로 연장되어 형성된 윈도우 패턴을 포함하는 반도체 몰딩 하부 금형에 안착시키고,
    봉지재가 상기 반도체 소자를 밀봉하고 상기 관통홀을 채우며 상기 윈도우 패턴으로 흐르도록 상기 반도체 몰딩 하부 금형에 상기 봉지재를 주입하되,
    상기 윈도우 패턴은 제1 폭을 갖는 제1 통로 패턴과 상기 제1 폭보다 큰 제2 폭을 갖는 제2 통로 패턴을 포함하며, 상기 제1 통로 패턴과 상기 제2 통로 패턴은 상기 제1 방향으로 교대로 연결되고,
    상기 제2 통로 패턴의 깊이는 상기 제1 통로 패턴의 깊이보다 깊고,
    상기 제2 통로 패턴의 길이는 상기 제1 통로 패턴의 길이보다 길고,
    상기 제1 통로 패턴은 상기 회로 기판 칩의 단부에 인접하여 배치되고,
    상기 제2 통로 패턴은 상기 관통홀에 인접하여 배치되는 반도체 패키지 제조 방법.
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