KR102525164B1 - 인쇄회로기판 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

위하여 본 발명의 기술적 사상은 실장 영역을 포함하고, 상기 실장 영역 내에 마련된 관통홀을 포함하는 패키지 기판, 및 상기 실장 영역 상에 실장된 반도체 칩을 포함하고, 상기 패키지 기판의 상기 관통홀은 상기 반도체 칩의 제1 끝단보다 상기 제1 끝단에 반대된 상기 반도체 칩의 제2 끝단에 더 인접한 반도체 패키지를 제공한다.

Description

인쇄회로기판 및 이를 포함하는 반도체 패키지 {Printed circuit board, and semiconductor package including the same}
본 발명의 기술적 사상은 인쇄회로기판 및 이를 가지는 반도체 패키지에 관한 것으로, 보다 상세하게는 반도체 칩을 실장하기 위한 인쇄회로기판, 그리고 몰드 물질에 의해 몰딩된 반도체 칩이 인쇄회로기판 상에 실장된 반도체 패키지에 관한 것이다.
일반적으로, 반도체 패키지는 반도체 칩을 기판에 탑재하고, 기판에 형성된 소정의 회로 패턴과 반도체 칩을 전기적으로 연결시킨 후 몰드 수지로 몰딩하는 방식으로 제작되고 있다. 반도체 칩과 기판을 이들 사이에 개재된 범프를 이용하여 연결하는 플립칩 구조의 반도체 패키지의 경우, 반도체 칩과 기판 사이를 몰드 물질로 채우는 언더필 공정을 수행하고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 인쇄회로기판 및 이를 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 실장 영역을 포함하고, 상기 실장 영역 내에 마련된 관통홀을 포함하는 패키지 기판, 및 상기 실장 영역 상에 실장된 반도체 칩을 포함하고, 상기 패키지 기판의 상기 관통홀은 상기 반도체 칩의 제1 끝단보다 상기 제1 끝단에 반대된 상기 반도체 칩의 제2 끝단에 더 인접한 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 패키지 기판, 상기 패키지 기판에 실장되고, 제1 끝단 및 상기 제1 가장지리에 반대된 제2 끝단을 가지는 반도체 칩, 및 상기 반도체 칩과 패키지 기판의 제1 면 사이에 개재된 언더필부 및 상기 패키지 기판을 관통하는 연장부를 포함하는 몰딩층을 포함하고, 상기 연장부는 상기 반도체 칩의 상기 제1 끝단과 상기 반도체 칩의 상기 제2 끝단 사이에서 상기 반도체 칩의 상기 제2 끝단으로 치우쳐 배치된 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 몰드 물질이 일 방향으로 주입되는 MUF(molded underfill) 공정 용 인쇄회로기판으로서, 상기 몰드 물질이 주입되는 쪽의 제1 끝단 및 상기 제1 끝단에 반대된 제2 끝단을 가지는 기판 베이스와, 상기 기판 베이스를 관통하고, 상기 몰드 물질이 통과시키도록 구성된 관통홀을 포함하고, 상기 관통홀은 상기 기판 베이스의 상기 제1 끝단보다 상기 기판 베이스의 상기 제2 끝단에 보다 더 인접한 인쇄회로기판을 제공한다.
본 발명의 기술적 사상에 따른 반도체 패키지에 의하면, 몰딩 공정 시 반도체 칩과 패키지 기판 사이에서 에어 트랩이 형성되는 부분에 패키지 기판을 관통하는 관통홀이 형성되므로, 반도체 칩과 패키지 기판 사이에 충진된 몰드 내에 보이드 결함이 발생하는 것을 방지할 수 있다.
도 1a 내지 도 1d는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 도면들이다.
도 2a 내지 도 2e는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 도면들이다.
도 3 내지 도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 9a 내지 도 16b는 본 발명의 예시적인 실시예들에 따른 패키지 기판의 관통홀들을 설명하기 위한 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a 내지 도 1d는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 설명하기 위한 도면들이다. 도 1a는 반도체 패키지(10)의 분리 사시도이고, 도 1b는 반도체 패키지(10)의 평면도, 도 1c는 도 1b의 ⅠC-ⅠC‘선에 따른 반도체 패키지(10)의 단면도이고, 도 1d는 도 1b의 ⅠD-ⅠD’선에 따른 반도체 패키지(10)의 단면도이다.
도 1a 내지 도 1d를 참조하면, 반도체 패키지(10)는 패키지 기판(100) 및 반도체 칩(200)을 포함할 수 있다.
패키지 기판(100)은, 예를 들어 인쇄회로기판(Printed circuit board, PCB)일 수 있다. 패키지 기판(100)은 기판 베이스(110), 기판 베이스(110)의 제1 면(118) 상의 상부 연결 패드(121) 및 기판 베이스(110)의 제2 면(119) 상의 하부 연결 패드(123)를 포함할 수 있다.
기판 베이스(110)는 패키지 기판(100)의 전체적인 외형을 형성할 수 있으며, 예를 들어 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 기판 베이스(110)의 내부에는 상기 상부 연결 패드(121) 및 하부 연결 패드(123)를 전기적으로 연결하기 위한 내부 인터커넥션 구조가 마련될 수 있다. 상부 연결 패드(121)는 반도체 칩(200)의 하면 상의 도전성 연결 구조체(220)에 연결되고, 하부 연결 패드(123)는 외부 연결 단자(500)에 연결될 수 있다.
기판 베이스(110)는 반도체 칩(200)이 실장되는 실장 영역(111)을 포함할 수 있다. 실장 영역(111)은 반도체 칩(200)이 실장되는 영역으로서, 실장 영역(111)과 반도체 칩(200)은 수직 방향(예를 들어, 제3 방향(D3))에 대해 실질적으로 중첩(overlap)될 수 있다. 실장 영역(111)이 반도체 칩(200)과 수직 방향으로 중첩되므로, 실장 영역(111)은 반도체 칩(200)과 동일한 형상 및 사이즈를 가질 수 있다. 또한, 제1 방향(D1)을 반도체 칩(200)의 제1 끝단(210E1)에 수직한 방향으로 정의하고 제2 방향(D2)을 반도체 칩(200)의 제1 끝단(210E1)에 평행한 방향으로 정의할 때, 제1 방향(D1) 및 제2 방향(D2)에 평행한 평면 상에서 실장 영역(111)의 중심(C1)과 반도체 칩(200)의 중심(C2)은 서로 일치할 수 있다. 또한, 제1 방향(D1)에 따른 반도체 칩(200)의 제1 폭(W1)은 실장 영역(111)의 제1 방향(D1)에 따른 폭과 실질적으로 동일할 수 있고, 제2 방향(D2)에 따른 반도체 칩(200)의 제2 폭(W2)은 실장 영역(111)의 제2 방향(D2)에 따른 폭과 실질적으로 동일할 수 있다.
반도체 칩(200)은 패키지 기판(100)의 실장 영역(111) 상에 실장될 수 있다. 반도체 칩(200)은 플립 칩(flip chip) 방식으로 패키지 기판(100) 상에 실장될 수 있다. 예를 들어, 반도체 칩(200)은 복수의 도전성 연결 구조체(220), 예를 들면 범프(bump)를 통해 패키지 기판(100)의 상부 연결 패드(121)에 연결될 수 있다.
반도체 칩(200)은 예를 들면, 메모리 칩일 수 있다. 메모리 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 반도체 칩(200)은 예를 들면, 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 칩일 수 있다.
도면에서는 반도체 패키지(10)는 하나의 반도체 칩을 포함하는 것으로 도시되었으나, 반도체 패키지(10)는 복수의 반도체 칩을 포함할 수도 있다. 예를 들어, 반도체 칩(200)은 복수의 반도체 칩이 수직으로 적층된 칩 스택(chip stack)일 수 있다.
패키지 기판(100)은 기판 베이스(110)를 수직으로 관통하는 관통홀(130)을 포함할 수 있다. 관통홀(130)은 패키지 기판(100)의 실장 영역(111) 내에 배치되고, 실장 영역(111)의 중심(C1) 또는 반도체 칩(200)의 중심(C2)으로부터 일정 거리 이격될 수 있다.
예를 들어, 실장 영역(111)의 중심(C1)을 제2 방향(D2)으로 가로지르는 중심선에 대하여, 관통홀(130)은 상기 중심선으로부터 제1 방향(D1)으로 일정 거리 이격될 수 있다. 즉, 관통홀(130)은 실장 영역(111)의 제1 가장자리(111E1)와 제1 가장자리(111E1)에 반대된 제2 가장자리(111E2) 사이에 배치되되, 제1 가장자리(111E1)보다 제2 가장자리(111E2)에 더 인접할 수 있다. 바꿔 말해서, 관통홀(130)은 반도체 칩(200)의 제1 끝단(210E1)과 제1 끝단(210E1)에 반대된 제2 끝단(210E2) 사이에 배치되되, 제1 끝단(210E1)보다 제2 끝단(210E2)에 더 인접할 수 있다.
예시적인 실시예들에서, 제1 방향(D1)에 따른 관통홀(130)과 실장 영역(111)의 제1 가장자리(111E1) 사이의 제1 거리(M1)는 제1 방향(D1)에 따른 관통홀(130)과 실장 영역(111)의 제2 가장자리(111E2) 사이의 제2 거리(M2)보다 크며, 상기 제1 거리(M1)는 상기 제2 거리(M2)의 약 1.2배 내지 약 4배 사이일 수 있고, 또는 약 1.5배 내지 약 3배 사이일 수 있다. 또는, 상기 제1 거리(M1)는 상기 제2 거리(M2)의 약 2배일 수 있다. 이 때, 상기 제1 거리(M1)는 제1 방향(D1)에 따른 관통홀(130)과 반도체 칩(200)의 제1 끝단(210E1) 사이의 거리와 실질적으로 동일할 수 있고, 상기 제2 거리(M2)는 제1 방향(D1)에 따른 관통홀(130)과 반도체 칩(200)의 제2 끝단(210E2) 사이의 거리와 실질적으로 동일할 수 있다.
또한, 패키지 기판(100)의 중심은, 제1 방향(D1) 및 제2 방향(D2)에 평행한 평면 상에서, 실장 영역(111)의 중심(C1) 및/또는 반도체 칩(200)의 중심(C2)과 대체로 일치할 수 있다. 이 경우, 반도체 칩(200)의 제1 끝단(210E1)에 인접한 패키지 기판(100)의 끝단을 패키지 기판(100)의 제1 끝단(110E1)로 정의하고 패키지 기판(100)의 제1 끝단(110E1)에 반대된 끝단을 패키지 기판(100)의 제2 끝단(110E2)로 정의할 때, 관통홀(130)은 패키지 기판(100)의 제1 끝단(110E1)보다 패키지 기판(100)의 제2 끝단(110E2)에 더 인접할 수 있다.
한편, 도면에는 도시되지 않았으나, 패키지 기판(100)과 반도체 칩(200) 사이에는 언더필 물질층이 개재될 수 있다. 상기 언더필 물질층은 패키지 기판(100)과 반도체 칩(200) 사이에 충진될 수 있고, 패키지 기판(100)과 반도체 칩(200) 사이에 개재된 복수의 도전성 연결 구조체(220)를 감쌀 수 있다.
예를 들어, 패키지 기판(100)과 반도체 칩(200) 사이를 채우는 상기 언더필 물질층은 언더필 공정을 통해 형성될 수 있다. 이 때, 패키지 기판(100)의 관통홀(130)은 상기 언더필 공정 동안 패키지 기판(100)과 반도체 칩(200) 사이에 보이드(void) 결함이 발생하지 않도록 공기를 방출하는 벤트 홀(vent hole)로 기능할 수 있다. 몰딩 공정 시 관통홀(130)을 통해 공기가 방출되는 과정은 도 3 내지 도 8을 참조하여 후술하도록 한다.
도 2a 내지 도 2e는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10a)를 설명하기 위한 도면들이다. 도 2a는 반도체 패키지(10a)의 사시도이고, 도 2b는 반도체 패키지(10a)의 평면도이고, 도 2c는 도 2b의 ⅡC-ⅡC’ 선에 따른 반도체 패키지(10a)의 단면도이고, 도 2d는 도 2b의 ⅡD-ⅡD’ 선에 따른 반도체 패키지(10a)의 단면도이고, 도 2e는 도 2b의 ⅡE-ⅡE' 선에 따른 반도체 패키지(10a)의 단면도이다. 도 2a 내지 도 2e에 도시된 반도체 패키지(10a)는 몰딩층(300)을 더 포함한다는 점을 제외하고는 도 1a 내지 도 1d에 도시된 반도체 패키지(10)와 대체로 동일할 수 있다.
도 2a 내지 도 2e를 참조하면, 반도체 패키지(10a)는 패키지 기판(100), 패키지 기판(100) 상에 실장된 반도체 칩(200), 및 몰딩층(300)을 포함할 수 있다.
몰딩층(300)은 반도체 칩(200)의 외곽 부분을 덮는 상부 몰딩부(310) 및 반도체 칩(200)과 패키지 기판(100) 사이에 충진된 언더필부(320)를 포함할 수 있다. 예시적인 실시예들에서, 몰딩층(300)은 패키지 기판(100)과 반도체 칩(200) 사이의 공간 부분, 그리고 반도체 칩(200)의 외곽 부분을 한 번의 몰딩 공정을 통해 몰딩하는 몰드 언더필(molded underfill, MUF) 공정을 통해 형성될 수 있다. 이 경우, 상부 몰딩부(310) 및 언더필부(320)는 동일한 몰드 물질로 형성될 수 있다. 예를 들어, 몰딩층(300)은 에폭시 몰딩 컴파운드(epoxy molding compound)로 형성될 수 있다.
몰딩층(300)은 관통홀(130)의 적어도 일부를 채우는 연장부(330)를 포함할 수 있다. 연장부(330)는 언더필부(320)에 연결되고, 패키지 기판(100)을 관통할 수 있다. 연장부(330)는 관통홀(130)의 전부를 채울 수 있으나, 이와 다르게 관통홀(130)의 일부만을 채울 수도 있다. 이러한 연장부(330)는 MUF 공정 동안에 패키지 기판(100)과 반도체 칩(200) 사이로 유동하는 몰드 물질이 관통홀(130)로 유입되고, 관통홀(130)에 유입된 상기 몰드 물질이 경화되어 형성될 수 있다.
전술한 바와 같이 패키지 기판(100)의 관통홀(130)은 실장 영역(도 1a의 111)의 중심(도 1a의 C1) 및/또는 반도체 칩(200)의 중심으로부터 일정 거리 이격되므로, 관통홀(130)을 채우는 연장부(330)는 실장 영역(111)의 중심(C1) 및/또는 반도체 칩(200)의 중심으로부터 일정 거리 이격될 수 있다.
예시적인 실시예들에서, 연장부(330)는 실장 영역(111)의 제1 가장자리(도 1a의 111E1)와 실장 영역(111)의 제2 가장자리(도 1a의 111E2) 사이에 배치되되, 실장 영역(111)의 제1 가장자리(111E1)보다 실장 영역(111)의 제2 가장자리(111E2)에 더 인접할 수 있다. 바꿔 말해서, 연장부(330)는 반도체 칩(200)의 제1 끝단(210E1)과 반도체 칩(200)의 제2 끝단(210E2) 사이에 배치되되, 반도체 칩(200)의 제1 끝단(210E1)보다 반도체 칩(200)의 제2 끝단(210E2)에 더 인접할 수 있다.
예시적인 실시예들에서, 제1 방향(D1)으로 연장부(330)가 반도체 칩(200)의 제1 끝단(210E1)로부터 이격된 제3 거리(M3)는 제1 방향(D1)으로 연장부(330)가 반도체 칩(200)의 제2 끝단(210E2)로부터 이격된 제4 거리(M4)보다 클 수 있고, 상기 제3 거리(M3)는 상기 제4 거리(M4)의 약 1.2배 내지 약 4배 사이일 수 있고, 또는 약 1.5배 내지 약 3배 사이일 수 있다. 또는, 상기 제3 거리(M3)는 상기 제4 거리(M4) 약 2배일 수 있다.
또한, 패키지 기판(100)의 중심은, 제1 방향(D1) 및 제2 방향(D2)에 평행한 평면 상에서, 실장 영역(111)의 중심(도 1a의 C1) 또는 반도체 칩(200)의 중심(도 1a의 C2)과 대체로 일치할 수 있다. 이 경우, 연장부(330)는 패키지 기판(100)의 제1 끝단(110E1)보다 패키지 기판(100)의 제2 끝단(110E2)에 더 인접할 수 있다.
몰딩층(300)은 패키지 기판(100)의 제2 면(119) 상에 마련된 하부 몰딩부(340)를 포함할 수 있다. 하부 몰딩부(340)는 관통홀(130)을 채우는 연장부(330)에 연결될 수 있다. 하부 몰딩부(340)는 패키지 기판(100)의 제2 면(119) 상에서 일 방향으로 연장된 형상을 가질 수 있다. 예를 들어, 하부 몰딩부(340)는 패키지 기판(100)의 제2 면(119) 상에서 제1 방향(D1)으로 연장될 수 있다. 이러한 하부 몰딩부(340)는 MUF 공정 동안에 관통홀(130)을 통해 흐른 몰드 물질이 패키지 기판(100)의 제2 면(119)과 하부 금형(예를 들어, 도 7의 620 참조) 사이의 공간을 따라 흐르고, 패키지 기판(100)의 제2 면(119)과 상기 하부 금형 사이의 상기 몰드 물질이 경화되어 형성될 수 있다.
도 2d에 도시된 것과 같이, 하부 몰딩부(340)는 제1 방향(D1)으로 패키지 기판(100)의 제1 끝단(110E1)으로부터 제2 끝단(110E2)까지 연장할 수 있다. 또는, 도 2d에 도시된 것과 다르게, 하부 몰딩부(340)의 일단은 패키지 기판(100)의 제1 끝단(110E1)으로부터 이격될 수도 있고, 또는 하부 몰딩부(340)의 타단은 패키지 기판(100)의 제2 끝단(110E2)으로부터 이격될 수도 있다.
도 3 내지 도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다. 도 3은 기판(101) 및 기판(101) 상에 실장된 반도체 칩(200)을 나타내는 단면도이다. 도 4 내지 도 7은 몰드 장치(600)를 이용한 몰드 공정을 나타내는 단면도들이다. 도 8은 도 6의 "Ⅷ"로 표시된 부분에서 기판과 반도체 칩(200) 사이에서 몰드 물질의 흐름을 보여주는 도면이다.
도 3을 참조하면, 기판(101) 상에 반도체 칩(200)을 실장한다. 반도체 칩(200)은 기판(101)의 실장 영역(도 1a의 111 참조) 상에 실장되며, 범프와 같은 복수의 도전성 연결 구조체(220)를 통해 기판(101)에 연결될 수 있다. 예를 들어, 반도체 칩(200)의 하면 상의 도전성 연결 구조체들(220) 각각이 기판(101)의 상부 연결 패드들(121) 상에 놓이도록 반도체 칩(200)을 기판(101) 상에 위치시키고, 도전성 연결 구조체(220)가 상부 연결 패드(121)에 부착되도록 리플로우 공정을 수행할 수 있다.
도 3에서는 하나의 반도체 칩(200)이 기판(101) 상에 실장된 것으로 도시되었으나, 이와 다르게 복수의 반도체 칩(200)이 기판(101) 상에 실장될 수도 있다. 즉, 기판(101)은 복수의 반도체 칩(200)을 실장하기 위한 복수의 실장 영역을 포함하며, 복수의 반도체 칩(200) 각각은 복수의 실장 영역 각각 상에 실장될 수 있다. 이 경우, 기판(101)은 반도체 패키지의 제조 시 공정 상의 스루풋(throughput)을 향상시키기 위해 다수의 PCB가 연결된 PCB 스트립(strip) 구조를 가질 수 있다.
도 4 내지 도 7을 참조하면, 몰드 장치(600)는 MUF 공정을 수행하여 몰딩층(도 2a의 300)을 형성할 수 있다.
먼저, 도 4에 도시된 바와 같이, 몰드 장치(600)의 하부 금형(620)과 상부 금형(610) 사이의 캐비티(630) 내에 도 3에 도시된 기판(101) 및 반도체 칩(200)을 배치한다. 기판(101)은 진공 흡착 또는 기계적 클램핑 방식에 의해 고정될 수 있다. 이 때, 반도체 칩(200)의 제1 끝단(210E1) 및 기판(101)의 제1 끝단(101E1)은 몰드 물질(70)이 주입되는 몰드 장치(600)의 게이트 부분(641)을 향하고, 반도체 칩(200)의 제2 끝단(210E2) 및 기판(101)의 제2 끝단(101E2)은 공기가 배출되는 몰드 장치(600)의 벤트 부분(643)을 향할 수 있다.
도 5 내지 도 7을 참조하면, 하부 금형(620)과 상부 금형(610) 사이에 기판(101) 및 반도체 칩(200)을 배치한 이후, 상부 금형(610)과 하부 금형(620)을 서로 클램핑시키고, 상부 금형(610)과 하부 금형(620) 사이로 몰드 물질(70)을 주입할 수 있다. 예를 들어, 상기 몰드 물질(70)은 에폭시 몰드 컴파운드를 포함할 수 있다.
몰드 물질(70)은 몰드 장치(600)의 게이트 부분(641)을 통해 주입되며, 몰딩 공정 동안 상기 게이트 부분(641)으로부터 벤트 부분(643)을 향해 유동할 수 있다.
좀 더 구체적으로, 도 5 및 도 6에 도시된 바와 같이 몰드 물질(71, 73, 75)은 반도체 칩(200)을 덮고 반도체 칩(200)과 기판(101) 사이를 채울 수 있고, 도 7에 도시된 바와 같이 관통홀(130)을 통해 기판(101)의 하면과 하부 금형(620) 사이로 유동하는 몰드 물질(77)은 기판(101)의 하면의 일부를 덮을 수 있다.
한편, 반도체 칩(200)과 기판(101) 사이의 작은 틈으로 흐르는 몰드 물질의 제1 흐름(71)에는 상대적으로 큰 유동 저항이 발생하므로, 반도체 칩(200)과 기판(101) 사이로 흐르는 몰드 물질의 제1 흐름(71)은 반도체 칩(200)의 제1 면(118)과 상부 금형(610) 사이로 흐르는 몰드 물질의 제2 흐름(73)보다 작은 유속으로 유동하게 된다.
이 때, 도 6에 도시된 바와 같이, 몰드 물질의 제2 흐름(73)은 반도체 칩(200)의 제1 끝단(210E1)로부터 제2 끝단(210E2)까지 유동한 이후, 몰드 물질의 제2 흐름(73)의 일부는 반도체 칩(200)과 기판(101) 사이로 침투하고, 반도체 칩(200)과 기판(101) 사이에서 몰드 물질의 주입 방향(645)과 반대 방향으로 유동하는 백 플로우(75)가 된다. 이러한 몰드 물질의 백 플로우(75)는 몰드 물질의 주입 방향(645)으로 흐르는 몰드 물질의 제1 흐름(71)과 함께 기판(101)과 반도체 칩(200) 사이를 채우게 된다.
일반적으로, 몰드 물질의 제1 흐름(71)과 몰드 물질의 제2 흐름(73) 간의 비균등한 유동(unbalance flow)은 기판(101)과 반도체 칩(200) 사이에 보이드 결함을 일으키는 원인이 되었다. 왜냐하면, 몰드 물질의 제1 흐름(71)이 기판(101)과 반도체 칩(200) 사이의 공간을 모두 채우기 전에, 몰드 물질의 백 플로우(75)가 주입 방향(645)의 반대 방향으로 유동하기 시작하므로, 제1 흐름(71)과 백 플로우(75) 사이에는 제1 흐름(71)과 백 플로우(75)에 포위된 공기로 이루어진 에어 트랩(80)이 발생하게 된다. 이러한 에어 트랩(80)이 몰딩 공정 동안 방출되지 않는 경우, 기판(101)과 반도체 칩(200) 사이의 몰드에 남아 보이드 결함을 일으키게 된다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 패키지 기판(100)은 몰딩 공정 동안 기판(101)과 반도체 칩(200) 사이의 공기를 방출할 수 있는 관통홀(130)을 가지므로, 반도체 칩(200)과 기판(101) 사이에서 보이드 결함이 발생하는 것을 방지할 수 있다.
또한, 도 6 및 도 8에 도시된 바와 같이, 제1 흐름(71)과 백 플로우(75)에 포위된 에어 트랩(80)은 반도체 칩(200)의 중심과 반도체 칩(200)의 제2 끝단(210E2) 사이에 형성될 수 있다. 특히, 반도체 칩(200)의 사이즈가 클수록, 예를 들어 몰딩 물질의 주입 방향(645)에 따른 반도체 칩(200)의 폭이 클수록, 에어 트랩(80)은 반도체 칩(200)의 중심으로부터 더 멀어진 부분에 형성될 수 있다. 만약, 도시된 것과 다르게 관통홀(130)이 반도체 칩(200)의 중심에 형성되거나 또는 반도체 칩(200)의 중심과 반도체 칩(200)의 제1 끝단(210E1) 사이에 형성된 경우, 공기가 방출되지 못하고 기판(101)과 반도체 칩(200) 사이를 채우는 몰드 내에 남아 보이드 결함을 유발하게 된다. 에어 트랩(80)이 발생하는 부분에 관통홀(130)이 형성되므로, 몰드 물질의 제1 흐름(71)과 백 플로우(75) 사이에 포위된 공기는 관통홀(130)을 통해 배출될 수 있고, 반도체 칩(200)과 기판(101) 사이에서 보이드 결함의 발생이 방지될 수 있다.
나아가, 반도체 칩(200)의 중심 또는 반도체 칩(200)의 중심과 반도체 칩(200)의 제1 끝단(210E1) 사이에 기판(101)을 관통하는 홀이 형성되는 경우, 상기 홀을 통해 몰드 물질의 일부가 흐르면서 상기 홀 근방에서 몰드 물질의 유속이 느려지므로, 상기 홀 근방에서 몰드 물질의 흐름이 비균등해질 수 있다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 관통홀(130)은 반도체 칩(200)의 중심과 반도체 칩(200)의 제2 끝단(210E2) 사이에만 형성되므로, 기판(101)과 반도체 칩(200) 사이의 몰드 물질의 제1 흐름(71)이 불필요하게 불균등해지는 것을 방지할 수 있다.
도 9a 내지 도 16b는 본 발명의 예시적인 실시예들에 따른 패키지 기판의 관통홀들(130a, 130b, 130c, 130d, 130e, 130f, 130g, 130h)을 설명하기 위한 도면들이다. 도 9a 내지 도 16b에 있어서, 관통홀의 개수 및/또는 구조를 제외하고는 도 1a 내지 도 1d에 도시된 반도체 패키지(10) 또는 도 2a 내지 도 2e에 도시된 반도체 패키지(10a)와 대체로 동일할 수 있다.
도 9a 및 도 9b를 도 1a와 함께 참조하면, 패키지 기판(100)은 실장 영역(111)의 중심(C1)과 반도체 칩(200)의 제2 끝단(210E2) 사이에 배치된 복수개의 관통홀(130a)을 포함할 수 있다.
복수개의 관통홀(130a)은 실장 영역(111)의 중심(C1)과 실장 영역(111)의 제2 단부(111E2) 사이에 배치되며, 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 도 9에서는, 3 개의 관통홀(130a)이 패키지 기판(100)에 형성된 것으로 도시되었으나, 2개 또는 4개 이상의 관통홀(130a)이 패키지 기판(100)에 형성될 수도 있다.
예를 들어, 제1 방향(D1)에 따른 반도체 칩(200)의 제1 폭(W1)이 제2 방향(D2)에 따른 반도체 칩(200)의 제2 폭(W2)보다 큰 경우, 반도체 칩(200)과 패키지 기판(100) 사이의 에어 트랩(80)은 제1 방향(D1)으로 긴 형상을 가지도록 형성될 수 있다. 이 때, 복수개의 관통홀(130a)을 에어 트랩(80)의 형상에 대응하도록 제1 방향(D1)으로 배열함으로써, 몰딩 공정 동안 복수개의 관통홀(130a)을 통한 공기의 방출이 보다 효과적으로 이루어질 수 있다.
이 경우, 몰딩층(도 2d의 300 참조)은 복수개의 관통홀(130a)을 채우고 제1 방향(D1)으로 이격된 복수개의 연장부(330)를 포함할 수 있다.
도 10a 및 도 10b를 도 1a와 함께 참조하면, 패키지 기판(100)은 실장 영역(111)의 중심(C1)과 실장 영역(111)의 제2 단부(111E2) 사이에 배치되되, 제2 방향(D2)으로 배열된 복수개의 관통홀(130b)을 포함할 수 있다.
예를 들어, 반도체 칩(200)의 제2 폭(W2)이 반도체 칩(200)의 제1 폭(W1)보다 큰 경우, 반도체 칩(200)과 패키지 기판(100) 사이의 에어 트랩(80)은 제2 방향(D2)으로 긴 형상을 가지도록 형성될 수 있다. 이 때, 복수개의 관통홀(130b)을 에어 트랩(80)의 형상에 대응하도록 제2 방향(D2)으로 배열함으로써, 복수개의 관통홀(130b)을 통한 공기의 방출이 보다 효과적으로 이루어질 수 있다.
이 경우, 몰딩층(도 2d의 300 참조)의 연장부(330)는 복수개의 관통홀(130b)을 채우고 제2 방향(D2)으로 이격된 복수개의 연장부(330)를 포함할 수 있다.
도 11을 도 1a와 함께 참조하면, 패키지 기판(100)은 실장 영역(111)의 중심(C1)과 실장 영역(111)의 제2 단부(111E2) 사이에 배치되되, 2차원 어레이로 배열된 복수개의 관통홀(130c)을 포함할 수 있다. 즉, 복수개의 관통홀(130c)은 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다.
이 경우, 몰딩층(도 2d의 300 참조)의 연장부(도 2d의 330 참조)는 복수개의 관통홀(130c)을 채우도록 형성되므로, 몰딩층(300)은 2차원 어레이로 배열된 복수개의 연장부(330)를 포함할 수 있다.
도 12를 도 1a와 함께 참조하면, 관통홀(130d)은 실장 영역(111)의 중심(C1)과 실장 영역(111)의 제2 단부(111E2) 사이에 배치되되, 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 관통홀(130d)의 수평 단면은 제1 방향(D1)으로 연장된 라인 형상을 가지거나, 또는 제1 방향(D1)으로 장축을 갖는 타원 형상을 가질 수 있다.
이 경우, 몰딩층(도 2d의 300 참조)의 연장부(도 2d의 330 참조)는 관통홀(130d)의 형상에 대응되는 형상을 가질 수 있다. 예를 들어, 연장부(330)의 수평 단면은 제1 방향(D1)으로 연장된 라인 형상 또는 제1 방향(D1)으로 장축을 갖는 타원 형상을 가질 수 있다.
도 13을 도 1a와 함께 참조하면, 관통홀(130e)은 실장 영역(111)의 중심(C1)과 실장 영역(111)의 제2 단부(111E2) 사이에 배치되되, 제2 방향(D2)으로 연장될 수 있다. 예를 들어, 관통홀(130e)의 수평 단면은 제2 방향(D2)으로 연장된 라인 형상을 가지거나, 또는 제2 방향(D2)으로 장축을 갖는 타원 형상을 가질 수 있다.
이 경우, 몰딩층(도 2d의 300 참조)의 연장부(도 2d의 330 참조)는 관통홀(130e)의 형상에 대응되는 형상을 가질 수 있다. 예를 들어, 연장부(330)의 수평 단면은 제2 방향(D2)으로 연장된 라인 형상 또는 제2 방향(D2)으로 장축을 갖는 타원 형상을 가질 수 있다.
도 14를 도 1a와 함께 참조하면, 관통홀(130f)은 실장 영역(111)의 중심(C1)과 실장 영역(111)의 제2 단부(111E2) 사이에 배치되되, 제1 방향(D1) 및 제2 방향(D2) 각각으로 연장될 수 있다. 예를 들어, 관통홀(130f)은 제1 방향(D1)으로 연장된 라인 형상의 제1 부분 및 제2 방향(D2)으로 연장된 라인 형상의 제2 부분을 가질 수 있다. 이 때, 관통홀(130f)의 상기 제1 부분 및 관통홀(130f)의 상기 제2 부분은 서로 교차할 수 있다.
이 경우, 몰딩층(도 2d의 300 참조)의 연장부(도 2d의 330 참조)는 관통홀(130f)의 형상에 대응되는 형상을 가질 수 있다. 예를 들어, 연장부(330)의 수평 단면은 제1 방향(D1)을 따라 연장된 라인 형상 및 제2 방향(D2) 각각을 따라 연장된 라인 형상을 가질 수 있다.
도 15a 및 도 15b를 도 1a와 함께 참조하면, 패키지 기판(100)은 실장 영역(111)의 중심(C1)과 실장 영역(111)의 제2 단부(111E2) 사이에 배치된 관통홀(130g)을 포함하되, 관통홀(130g)은 제1 관통홀(131) 및 제2 관통홀(133)을 포함할 수 있다. 제2 관통홀(133)은 몰딩 공정 시 공기를 방출하는 역할을 보조적으로 수행하는 부분으로서, 제1 관통홀(131)보다 작은 사이즈를 가질 수 있다. 예를 들어, 제1 관통홀(131)의 수평 단면적은 제2 관통홀(133)의 수평 단면적보다 클 수 있다.
예시적인 실시예들에서, 제1 관통홀(131) 및 제2 관통홀(133)은 제1 방향(D1)으로 배열될 수 있다. 또한, 제1 관통홀(131)은 제1 방향(D1)에 대하여 2개의 제2 관통홀(133) 사이에 배치될 수 있다.
이 경우, 몰딩층(도 2d의 300 참조)은 제1 관통홀(131)을 채우는 제1 연장부(331) 및 제2 관통홀(133)을 채우는 제2 연장부(333)를 포함할 수 있다. 이때, 제1 연장부(331)의 수평 단면적은 제2 연장부(333)의 수평 단면적보다 클 수 있다. 또한, 제1 연장부(331) 및 제2 연장부(333)는 제1 방향(D1)으로 이격될 수 있고, 제1 연장부(331)는 2개의 제2 연장부(333) 사이에 배치될 수 있다.
도 16a 및 도 16b를 도 1a와 함께 참조하면, 패키지 기판(100)은 실장 영역(111)의 중심(C1)과 실장 영역(111)의 제2 단부(111E2) 사이에 배치된 관통홀(130h)을 포함하되, 관통홀(130h)은 제1 관통홀(131a) 및 제1 관통홀(131a) 보다 작은 사이즈를 갖는 제2 관통홀(133a)을 포함할 수 있다.
예시적인 실시예들에서, 제1 관통홀(131a) 및 제2 관통홀(133a)은 제2 방향(D2)으로 배열될 수 있다. 또한, 제1 관통홀(131a)은 제2 방향(D2)에 대하여 2개의 제2 관통홀(133a) 사이에 배치될 수 있다.
이 경우, 몰딩층(도 2d의 300 참조)은 제1 관통홀(131a)을 채우는 제1 연장부(331a) 및 제2 관통홀(133a)을 채우는 제2 연장부(333a)를 포함할 수 있다. 이때, 제1 연장부(331a)의 수평 단면적은 제2 연장부(333a)의 수평 단면적보다 클 수 있다. 또한, 제1 연장부(331a) 및 제2 연장부(333a)는 제2 방향(D2)으로 이격될 수 있고, 제1 연장부(331a)는 2개의 제2 연장부(333a) 사이에 배치될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 100: 패키지 기판
111: 실장 영역 130: 관통홀
200: 반도체 칩 220: 도전성 연결 구조체
300: 몰딩층 310: 상부 몰딩부
320: 언더필부 330: 연장부
340: 하부 몰딩부

Claims (10)

  1. 실장 영역을 포함하고, 상기 실장 영역 내에 마련된 관통홀을 포함하는 패키지 기판;
    상기 실장 영역에 수직 방향으로 중첩되도록 상기 패키지 기판 상에 실장된 반도체 칩; 및
    상기 반도체 칩과 상기 패키지 기판 사이에 배치된 제1 부분 및 상기 패키지 기판의 상기 관통홀을 적어도 부분적으로 채우는 제2 부분을 포함하는 몰딩층;
    을 포함하고,
    상기 패키지 기판의 상기 관통홀은 상기 반도체 칩의 제1 끝단보다 상기 제1 끝단에 수평 방향으로 반대된 상기 반도체 칩의 제2 끝단에 더 인접한 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 관통홀과 상기 반도체 칩의 상기 제1 끝단 사이의 제1 거리는 상기 관통홀과 상기 반도체 칩의 상기 제2 끝단 사이의 제2 거리의 1.5배 내지 3배 사이인 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 관통홀은 복수개의 관통홀을 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 복수개의 관통홀은 상기 반도체 칩의 상기 제1 끝단에 수직한 제1 방향 또는 상기 반도체 칩의 상기 제1 끝단에 평행한 제2 방향으로 배열된 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 복수개의 관통홀은 제1 관통홀 및 상기 제1 관통홀보다 작은 사이즈를 갖는 제2 관통홀을 포함하는 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 복수개의 관통홀은 제1 관통홀 및 상기 제1 관통홀보다 작은 사이즈를 갖는 2개의 제2 관통홀을 포함하고,
    상기 제1 관통홀은 상기 제1 끝단에 수직한 제1 방향 또는 상기 반도체 칩의 상기 제1 끝단에 평행한 제2 방향으로 상기 2개의 제2 관통홀 사이에 배치된 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 관통홀은 상기 반도체 칩의 상기 제1 끝단에 수직한 제1 방향 또는 상기 반도체 칩의 상기 제1 끝단에 평행한 제2 방향으로 연장된 라인 형상을 가지는 반도체 패키지.
  9. 관통홀을 포함하는 패키지 기판;
    상기 패키지 기판의 실장 영역에 수직 방향으로 중첩되도록 상기 패키지 기판 상에 실장되고, 제1 끝단 및 상기 제1 끝단에 수평 방향으로 반대된 제2 끝단을 가지는 반도체 칩; 및
    상기 반도체 칩과 상기 패키지 기판의 제1 면 사이에 개재된 언더필부 및 상기 패키지 기판의 상기 관통홀을 적어도 부분적으로 채우는 연장부를 포함하는 몰딩층;
    을 포함하고,
    상기 연장부는 상기 반도체 칩의 상기 제1 끝단과 상기 반도체 칩의 상기 제2 끝단 사이에서 상기 반도체 칩의 상기 제2 끝단으로 치우쳐 배치된 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 몰딩층은 상기 패키지 기판의 상기 제1 면과 반대된 상기 패키지 기판의 제2 면 상에 마련되고 상기 연장부에 연결된 하부 몰딩부를 더 포함하는 반도체 패키지.
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