CN101506971B - 具有凸出电极的半导体元件和半导体组合装置 - Google Patents
具有凸出电极的半导体元件和半导体组合装置 Download PDFInfo
- Publication number
- CN101506971B CN101506971B CN2007800303939A CN200780030393A CN101506971B CN 101506971 B CN101506971 B CN 101506971B CN 2007800303939 A CN2007800303939 A CN 2007800303939A CN 200780030393 A CN200780030393 A CN 200780030393A CN 101506971 B CN101506971 B CN 101506971B
- Authority
- CN
- China
- Prior art keywords
- electrode
- sub
- substrate
- projected electrode
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05666—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05671—Chromium [Cr] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05672—Vanadium [V] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05684—Tungsten [W] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/06102—Disposition the bonding areas being at different heights
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13012—Shape in top view
- H01L2224/13013—Shape in top view being rectangular or square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1405—Shape
- H01L2224/14051—Bump connectors having different shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
一种具有基板和基板上的凸出电极的半导体元件。凸出电极被构成为适合将半导体元件电连接和机械连接到外部基板。另外,凸出电极由凸出次电极的一维或二维阵列形成,这些凸出次电极被从基板表面开始的电绝缘流彼此分开。该半导体元件具有改进了的凸出电极。其提供了具有次结构的凸出电极,这实现了足够的柔性,而且不会在制作过程中引入过多的构建复杂性和工艺复杂性。
Description
技术领域
本发明涉及一种半导体元件,其具有基板和基板上的凸出电极,该电极被配置为适合于将半导体元件电连接和机械连接到一个外部基板。
本发明还涉及一种半导体元件与外部基板的组合装置,这里被称为元件-外部基板组合装置,其包括半导体元件和外部基板。本发明还涉及一种用于制作半导体元件的方法以及一种用于制作元件-外部基板组合装置的方法。
背景技术
为了将半导体元件(诸如包含集成电路的芯片)安装在外部基板(诸如电路板)上,已知的技术是通过半导体元件的内部基板上的凸出电极来将半导体元件结合到外部基板上。凸出电极通常采取凸起的形状。在此注释,半导体元件的内部基板在下文中简称作“基板”,而外部基板将还被称作“外部基板”而无缩写。
由元件与外部基板的热膨胀系数之间的差能够引起凸出电极与基板之间的机械应力,或者在元件-外部基板组合装置中引起凸出电极与外部基板之间的机械应力。对于元件而言,其典型地基于硅,并且还包含金属层和由绝缘体制成的层,同时外部基板常由有机材料制成,这些有机材料在温度变化时表现出不同的特性。由于热膨胀系数的不同而导致的这种机械应力会使半导体元件的基板上的绝缘层产生裂缝,使各个层发生分层,或者甚至使硅发生断裂。在外部基板一侧,由于被施加了机械应力从而已经观察到在电路板上布置的膜发生分层。
US 6,995,474B1描述了一种半导体元件与外部基板的组合装置,其包括液晶显示器件形式的半导体元件。如US 6,995,474B1的图6所示,该器件具有基板上的集成电路和凸出电极,该凸出电极将基板机械连接并电连接到外部玻璃基板以形成玻璃上芯片(COG)组合装置。为了提供凸出电极来作为用于应力补偿的柔性凸起,一个凸出电极具有与外部玻璃基板接触并被盘状导电连接部分覆盖的导电小球。通过包括嵌入绝缘层(比如聚酰亚胺)的柱形导电部分的结构来使导电连接部分与包含集成电路的基板连接。如US 6,995,474B1的图9-图17所公开的,凸出电极可包含嵌入绝缘层的柱的一维或二维阵列。通过在诸如聚酰亚胺的柱与使得连接部分在顶部进行一些滑动的小球之间结合柔性绝缘材料来进行应力补偿,从而补偿机械应力。
US 6,995,474B1中公开的凸出电极的结构相当复杂。这增加了制作凸出电极过程中的工艺复杂性,因此增加了半导体元件的成本以及元件-外部基板组合装置的成本。
发明内容
根据本发明的第一方面,提供了一种半导体元件,其具有基板和基板上的凸出电极。凸出电极被构成为适合将半导体元件电连接和机械连接到外部基板。另外,凸出电极由凸出次电极的一维或二维阵列形成,这些凸出次电极被从基板表面开始的电绝缘流彼此分开。
本发明的半导体元件通过提供具有次结构的凸出电极而具有改进了的凸出电极结构,该结构实现了机械柔性,而且不会在制作过程中引入过多的构建复杂性和工艺复杂性。凸出电极的次结构是由凸出次电极的一维或二维阵列形成的,这些凸出次电极被从基板表面开始的(即,在基板表面开始并延伸到远处朝向元件-外部基板组合装置中的外部基板的次电极端的)电绝缘流彼此分开。
存在于将次电极彼此分开的空间中的电绝缘流使得次电极变形。凸出次电极间的空间中的气态流或液态流对各个次电极的应力补偿变形具有相当低的阻力。
凸出电极的实施方式可以通过虚拟封装结构表示,该结构是由分离的次电极阵列作为整体的外部形状来形成的。换句话说,次电极阵列的形状和布局限定了凸出电极的轮廓。在该方面中,本发明的半导体元件避免了凸出电极必须为连接结构组件的宽分布概念。
用于制作本发明这个方面所述的半导体元件的工艺复杂性相当低。与制作不具有次电极形式的次结构的凸出电极相比,仅仅需要一个限定了凸出电极的次结构的新掩模布局。因此,与上述现有技术的方案相比,响应于机械应力而提供改进了的凸出电极柔性所引入的成本很低。
次电极的一维阵列是次电极沿直线的任意布置。次电极的二维阵列是不沿直线的布置。例如,次电极的布置可以沿一条曲线。次电极的二维阵列的另一示例是矩阵阵列。然而应注意,这些示例都是非限制性的。
注意,本发明第一方面的半导体元件并不限于次电极的一维阵列或二维阵列。它们的组合也是可能的。一个示例为一个具有次电极的一维阵列和二维阵列二者的凸出电极是一个在某一区域具有次电极的线性布置而在另一区域具有次电极的矩阵形阵列的凸出电极。
根据本发明的第二方面,提供了一种元件-外部基板组合装置,其包括本发明第一方面的半导体元件,该半导体元件通过凸出电极被连接到外部基板。
元件-外部基板组合装置也具有本发明第一方面的半导体元件的优点。
根据本发明的第三方面,提供了另一种元件-外部基板组合装置。该元件-外部基板组合装置包括一个半导体元件,该半导体元件具有基板和基板上的凸出电极,该凸出电极被构成为适合将半导体元件电连接和机械连接到外部基板。凸出电极由凸出次电极的一维或二维阵列形成,这些凸出次电极被电绝缘材料彼此分开。凸出电极包括凸出次电极的第-部分和第二部分。次电极的第一部分由至少一个电连接到位于基板上的电路元件的第一次电极形成,次电极的第二部分由至少一个与位于基板上的任意一个电路元件电绝缘的第二次电极形成。在这个方面的元件-外部基板组合装置中,次电极被嵌入到电绝缘弹性材料中。
本发明这个方面的元件-外部基板组合装置也具有本发明第一方面的半导体元件的优点,使其能够以较低的工艺复杂性而制成。
本发明第一方面的半导体元件的对应于权利要求3的实施例以及本发明第二方面的元件-外部基板组合装置的对应实施例形成了用于本发明这一方面的元件-外部基板组合装置的中间产物。
在电绝缘弹性材料中嵌入次电极为凸出电极提供了附加的保护。这支持了机械稳定性并且还能够保护凸出电极免于与有侵蚀性的化学品接触。
下面将描述本发明第一方面的半导体元件的优选实施例以及本发明第二和第三方面的元件-外部基板组合装置的优选实施例。应该理解,半导体元件的优选实施例同样也形成了包括本发明第一方面的半导体元件的元件-外部基板组合装置的优选实施例。另外,这里所描述的实施例可以彼此组合,除非被清楚地描述为选择性实施例。
基板表面可以由沉积在基板上的层来形成。基板表面也可以由第一表面部分中的一个层形成并由另一表面部分中的另一个层形成。不同的表面部分可处于不同的高度水平。
在优选的实施例中,将开始于基板表面的次电极彼此分开的流是气态的。大多数实施例优选地使用空气。因为不需要附加的步骤来沉积流,因此本实施例具有相当低的工艺复杂性。然而,也可以使用其他的气态或液态流,只要它是电绝缘的。
在本发明第一方面的半导体元件以及本发明第二方面的元件-外部基板组合装置的另一个优选实施例中,凸出电极包括凸出次电极的第一部分和第二部分。次电极的第一部分由至少一个电连接到位于基板上的电路元件的第一次电极形成。次电极的第二部分由至少一个与位于基板上的任意一个电路元件电绝缘的第二次电极形成。本实施例允许分开限定电接触面积和机械接触面积的大小。这增加了设计灵活性并允许在对凸出电极形成不同的机械需求和电需求的不同应用中使用半导体元件的相同设计基础。在第一部分和第二部分中所包含的次电极的数量可以适应特别的需要而无需改变对凸出电极的通用设计。
在另一个实施例中,在层结构之上布置凸出电极。层结构形成了基板的一部分。层结构在从基板到凸出电极的方向上包含第一电绝缘底层、导电中心层、和电绝缘顶层。在本实施例中,次电极优选地固定在使次电极与基板的粘合性增加的各个导电粘合层部分上。合适的粘合层材料例如为Ti或TiW。优选地选择该材料以使得粘合层也可作为扩散阻碍来防止金属扩散,例如防止金从电极扩散到基板。在一个实施例中,粘合层部分被种子层部分覆盖,该种子层用于在制作次电极过程中支持金属的生长。
优选材料适合于形成凸出电极,并且因此,次电极为金Au和铜Cu。其它示例为铝Al、银Ag、铂Pt、或镍Ni。总的来说,任何可被制成为所需高度和形状并可被连接到外部基板的导电金属都是合适的。
在另一实施例中,至少一个第一次电极通过顶层中的开口与中心层接触,该开口具有比第一次电极更小的横向延伸。这样,次电极与中心层之间的接触区域可被紧密地密封。
在一些实施例中,外部基板是刚性的,例如电路板。然而,在其他实施例中,元件-外部基板组合装置具有可变形的外部基板。例如,本发明尤其适合于箔片上芯片(COF)组合装置或卷带式载体封装(TCP)组合装置中的应用。
根据本发明的第四方面,制作根据本发明第一方面或其实施例之一的半导体元件的方法包括步骤:
提供基板;
在基板上沉积抗蚀层;
在抗蚀层上制作开口的一维阵列或二维阵列,这些开口彼此横向分开,从而限定了将要制作的凸出电极的次电极的一维阵列或二维阵列的形状;
在开口的阵列中沉积导电电极材料,从而形成凸出电极的次电极;
移除抗蚀层并在次电极之间提供电绝缘流。
本发明第四方面的方法也具有前述本发明第一方面的半导体元件和本发明第二方面的元件-外部基板组合装置所表现的优点。
在一个实施例中,提供基板的方法包括步骤:
在层结构上沉积粘合层和种子层,该层结构在具有集成电路的半导体基板上以从基板到凸出电极的方向包括底层、中心层和顶层;
在粘合层上沉积种子层。
本实施例支持小尺寸的适当金属次电极的生长。在移除抗蚀层的步骤之后,优选地将粘合层和种子层从没有被次电极覆盖的基板部分上移除。
通过用于形成元件-外部基板组合装置的方法而提供了本发明的第五方面。该方法包括步骤:
提供根据本发明第一方面或其实施例之一的半导体元件,并且
将半导体元件通过凸出电极连接到外部基板。
该方法提供了用于制作元件-外部基板组合装置的简单灵活的处理平台。为了提供根据本发明第一方面或其实施例之一的半导体元件,优选地使用了根据本发明第四方面或其实施例之一的方法。
在一个制作了根据本发明第三方面的元件-外部基板组合装置的优选实施例中,所述方法还包括将次电极嵌入到弹性绝缘材料中的步骤。
附图说明
现在将参考附图来详细说明各个实施例,其中
图1和图2示出了半导体元件的一个实施例的示意性截面图。
图3示出了图1和图2中的凸出电极104的示意性顶视图。
图4示出了包含有图1到图3所示半导体元件的元件-外部基板组合装置的示意性截面图。
图5至图8示出了用于半导体元件的可选的凸出电极结构的示意性顶视图。
图9是用于制作元件-外部基板组合装置的方法的流程图。
具体实施方式
图1和图2示出了半导体元件100的一个实施例的示意性截面图。图1和图2的两个截面图示出了半导体元件100彼此垂直的截面。图2所示的截面由图1中的虚线II-II来指出。图3示出了图1和图2中的半导体元件100的凸出电极104的示意性顶视图。以下会同时对图1到图3进行参考。
图1和图2的半导体元件100具有基板102和基板102上的凸出电极104。基板102上包含集成电路(未示出)并且基板102被叠层106覆盖,该叠层106包括作为电绝缘层的底层108、作为导电层的中心层110、和作为又一个电绝缘层的顶层112。术语底层、中心层和顶层是以叠层106为参考而选择的,并不表示没有其他层存在。
底层108可由二氧化硅或氮化硅制成。底层108也可由沉积的电介质材料(例如,BPSG(硼磷硅玻璃)或有机旋涂玻璃(SOG)电介质材料)制成或由这些层的结合或相间组合而成。
在本实施例中,中心层由金属制成,例如含硅和铜的铝或者只含硅或只含铜的铝。
顶层用于钝化和保护,并由二氧化硅、氧氮化硅或有机材料制成。顶层还可由氮化硅和/或所述材料相间的层制成。
在层结构106的顶部提供了粘合层部分,粘合层的一个示例由参考标号114示出。简单起见,以下所有粘合层部分都将由参考标号114表示,除非特别指出。粘合层114由钛或TiW制成。然而,粘合层的成分并不限于Ti或TiW。其他可能成分为铬(Cr)、镍(Ni)、钒(V)、或钨(W),或者所述粘合层材料的组合。应当注意,在次电极下面的各个粘合层部分彼此不连接。
粘合层114被布置在次电极104.1到104.12下面,这些次电极以行的形式与相邻次电极间隔相等距离d。
各个次电极具有竖直厚块的普遍形状,其沿侧面x方向为长度Li,沿侧面y方向为宽度W。它们还具有从基板表面116(在本实施例中为顶层112的表面)延伸到次电极的顶部的高度H。在图1和图3中示出了单个次电极的几何参数Li、W和H以及它们的距离d。注意,在图1对高度参数H的图形表示中,包含了粘合层114的厚度。为了正确确定次电极104.1到104.12的高度,粘合层部分114的厚度必须被减去。然而,通常该值小到可以被忽略。在本实施例中,所示的基板表面116除了开口118以外的部分为平的。然而,这一点并非必须的。可以在顶层112中提供更多的开口。在其他实施例中各个次电极也可基于距基板102不同距离的不同基板表面部分。
在本实施例中,如在图3的顶视图中所看到的那样,所有的次电极都具有相同的几何形状和相同的高度。注意,这并非必须的要求。在其他实施例中,各个次电极可以具有不同的形状。另外注意,根据具体的应用目的,次电极的高度也可以不同。这一点能够通过例如提供具有不平表面的顶层112来实现。然而,为了连接到平的外部基板,优选的是将所有次电极104.1到104.12提供为具有相等的高度H。
在次电极104.7下面的顶层112中的一个开口118使得次电极104.7与中心层110之间发生电接触。中心层110被构成并连接到基板102中的集成电路。这里未示出该连接和构成。
凸出电极104的次结构为半导体元件100和外部基板之间的电连接和机械连接提供了一个界面。为此目的,在一个实施例中,规定凸出电极104的大小以满足以下机械条件:
a)凸出电极与外部基板之间的机械接触面积足以提供一个能够经受住通常在操作以及组合装置工作期间所发生的拉力的坚固组合装置所需要的机械强度。
b)电极104的宽度W大于要连接半导体元件100的外部基板上的导电元件的宽度。这样的外部接触元件例如可以是卷带式载体封装的铜引线或者是箔片上芯片系统的铜轨迹。
通过提供由下式定义的有效长度Leff,凸出电极104的结构满足了这些条件
此处,i表示计数指数,n为次电极的总数。其他所有参数都已在前面定义过。
因此,由凸出电极104提供的有效机械接触面积为
Aeff=Leff·W
通过调整以下参数的一个或几个来使有效机械接触面积适应于凸出电极的设计过程中对各个应用的需要,这些参数为:个体长度Li、x方向上相邻次电极间的距离d、以及次电极的数量n。
结果,可使半导体元件100与外部基板的组合装置的机械强度等于如果使用了接触面积相当的单个无间断凸出电极而表现的机械强度。具体而言,可将凸出电极设计为具有与传统无间断凸出电极相同的整体形状(这里也被称为封装)。这在预定了凸出电极形状的应用中是一个优点。
基板102上的集成电路与凸出电极104之间的电接触面积相当小。其由次电极104.7下面的顶层112中的开口118的范围来限定,同时用图3中的网状线区域120表示。因此,在本实施例中次电极104.7是仅有的用于经凸出电极104提供电互连的次电极。其他所有的次电极104.1到104.6以及104.8到104.12单单具有机械功能,即,为凸出电极104提供所需的机械稳定性和与外部基板足够稳定的机械连接。
在表示次电极104.7的矩形内部所示出的网状线区域120表明开口118内部次电极104.7的电接触印记。其稍小于次电极104.7的长度Li。
只有一个次电极用于电连接的半导体元件100的示例通常用于单个次电极就足够保证低欧姆电路径穿过凸出电极的许多应用中。当然,如果需要的话,可将更多次电极用于电互连,如下面将要在图5到图8中所示的那样。为此目的,相应地必须在顶层112中提供更多数量的开口。
次电极结构的引入允许了凸出电极的横向扩展与给定的机械要求分离开。可以单独对凸出电极的机械要求和稳定性要求进行设计,而无需特定的处理或硬件。这提供了经济上的优势,以及与已知结构相比质量上的优势。
可将各个次电极制成处理能力和组合装置的设计规则所允许的那样小。因此,不提供长100μm宽25μm的单个无间断凸出电极,而是在本发明的半导体元件中的凸出电极示例是一个具有长度Li为10μm、宽度W为25μm、在x方向上相邻次电极间的距离d为8μm的多个次电极的凸出电极。
图4示出了包含有图1到图3所示半导体元件100的元件-外部基板组合装置的示意性截面图。具体而言,图4的元件-外部基板组合装置200包括例如由聚酰亚胺制成的有机膜形式的外部基板202。该聚酰亚胺膜载有用参考标号204表示的导电引线或电线,其可能是由例如镀锡的铜制成。在本实施例中,引线或轨迹204的宽度小于如上所述凸出电极104的次电极的宽度W。然而,还可以根据具体应用的需要来使引线或轨迹的宽度等于甚至大于次电极的宽度W。
为了实现机械连接,次电极104.1到104.12的每一个都与引线/轨迹204进行焊接。由基板上的引线/轨迹提供诸如锡(Sn)之类的焊料。通常以镀的形式将Sn均匀地分布在铜轨迹上,从而保证了适当的焊接。
为了增大包装密度,可以减小引线/轨迹的凸出电极104的宽度W。如关于图1到图3的上下文所详细描述的那样,互连的有效机械接触面积限定了组合装置的机械强度。
图5至图8示出了次电极结构不同的可选示例。图形表示被限制到理解结构所需的最小图形。在图5中,次电极504.1到504.3具有正方形形状并被布置成沿x方向和y方向延伸的二维矩阵阵列。以在x方向和y方向上彼此间隔一定距离的方式来布置次电极。在y方向上矩阵包含3个次电极。在本例中由3个次电极504.1到504.3提供电连接。其他所有次电极单单具有机械功能。
在图6中,凸出电极604的次结构被分成两部分。在左侧,次电极604.1到604.3具有正方形形状并被布置成沿x方向和y方向延伸的二维矩阵阵列。以在x方向和y方向上彼此间隔一定距离的方式来布置这些次电极。在y方向上矩阵包含3个次电极。在右侧,与图3的示例一样,次电极604.4和另外的相同形状的次电极沿x方向被布置成一行。在本例中由3个次电极604.1到604.3以及次电极604.4来提供电连接。其他所有次电极单单具有机械功能。本实施例是一个包含次电极的一个一维阵列和一个二维阵列的示例。
在图7中,凸出电极704的次结构类似于图3的次结构。但是,由2个次电极提供电连接,即,次电极704.1和704.2。
图8中的凸出电极804的次电极804.1到804.6的结构与图5中的类似。但是总共由6个次电极提供电连接,即,次电极804.1到804.6。
图9是用于制作元件-外部基板组合装置的方法的一个实施例的流程图。该方法包括以下步骤:
步骤900:提供半导体基板。在该步骤中,制作一个具有集成电路并具有层结构的基板,所述层结构具有底层、中心层和顶层。
步骤902:沉积粘合层和种子层。将这些层沉积在前述步骤所提供的层结构上。
步骤904:沉积抗蚀层。在这个启动了光刻序列的步骤中,用抗蚀层覆盖整个基板。
步骤906:构造抗蚀层。在该步骤中,根据期望的凸出电极的次结构来在抗蚀层中形成一维或二维阵列的开口。开口彼此横向分开。因此,在该步骤中限定了要被制作的凸出电极的次电极的一维阵列或二维阵列的形状。
步骤908:在开口中沉积金属。在开口的阵列中沉积导电电极材料,从而形成凸出电极的次电极。可以使用已知的材料和沉积技术。
步骤910:移除抗蚀层、种子层和粘合层。在该步骤中,通过已知的蚀刻技术移除抗蚀层。其后,先将种子层随后将粘合层从没有被次电极覆盖的基板部分上移除。在该步骤之后,半导体元件制作完成并准备用于进一步的处理来形成元件-外部基板组合装置。
步骤912:焊接到外部基板。在该步骤中,将凸出电极焊接到外部基板上的一个接触部件上。
虽然在附图和前面的描述中图解说明和描述了本发明,但是这样的图解说明和描述被认为是说明性或示例性的,而非限制性的;本发明并不限于所公开的实施例。
本领域技术人员在通过了解附图、说明书和所附权利要求而实践了该被要求的发明后能够理解和得到对所公开实施例的其他变形。
在权利要求中,动词“包括”并不排除其他部件或步骤,冠词“一个”并不排除多个。在相互不同的从属权利要求中陈述特定方法的简单事实并不表示不能结合这些方法来得到好处。
权利要求中的任何参考标号并不构成对范围的限制。
Claims (13)
1.一种半导体元件(100),其具有基板(102)和所述基板上的至少一个凸出电极(104),所述至少一个凸出电极适合于将半导体元件(100)电连接和机械连接到外部基板(202),其中,所述至少一个凸出电极中的每一个凸出电极由凸出次电极(104.1到104.12)的一维阵列或二维阵列形成,这些凸出次电极被从基板表面(116)开始的电绝缘流彼此分开,
其中,所述至少一个凸出电极(104)中的每一个凸出电极包括凸出次电极(104.1到104.12)的第一部分和第二部分,并且其中次电极的第一部分由至少一个电连接到位于所述基板上的电路元件并且通过基板的电绝缘顶层中的开口形成的第一次电极(104.7)形成,并且其中次电极的第二部分(104.1到104.6和104.8到104.12)由至少一个通过电绝缘顶层与位于所述基板上的任意一个电路元件电绝缘的第二次电极形成,其仅仅具有机械功能。
2.根据权利要求1所述的半导体元件(100),其中所述电绝缘流是空气。
3.根据权利要求1所述的半导体元件,其中,在层结构(106)之上布置所述至少一个凸出电极(104),该层结构形成了所述基板(100)的一部分,其中,所述层结构在从所述基板到所述至少一个凸出电极(104)中的每一个凸出电极的方向上包含第一电绝缘底层(108)、导电中心层(110)、和电绝缘顶层(112)。
4.根据权利要求1所述的半导体元件,其中,次电极(104.1到104.12)固定在各个导电的粘合层部分(114)上。
5.根据权利要求3所述的半导体元件,其中,至少一个第一次电极(104.7)通过所述顶层中的开口(118)与所述中心层接触,该开口具有比第一次电极更小的横向延伸。
6.一种元件-外部基板组合装置(200),包括:
一个半导体元件(100)和一个与该半导体元件连接的外部基板(202),其中
所述半导体元件(100)具有基板(102)和所述基板上的至少一个凸出电极(104),所述至少一个凸出电极适合于将半导体元件(100)电连接和机械连接到外部基板(202),
所述至少一个凸出电极(104)中的每一个凸出电极由凸出次电极(104.1到104.12)的一维阵列或二维阵列形成,这些凸出次电极被嵌入到电绝缘弹性材料中并且被电绝缘弹性材料彼此分开,
所述至少一个凸出电极(104)中的每一个凸出电极包括凸出次电极(104.1到104.12)的第一部分和第二部分,
次电极的第一部分(104.7)由至少一个电连接到位于所述基板上的电路元件并且通过基板的电绝缘顶层中的开口形成的第一次电极(104.7)形成,并且
次电极的第二部分(104.1到104.6和104.8到104.12)由至少一个通过电绝缘顶层与位于所述基板上的任意一个电路元件电绝缘的第二次电极形成,其仅仅具有机械功能。
7.根据权利要求6所述的元件-外部基板组合装置(200),其中所述外部基板(202)为可变形的。
8.根据权利要求6所述的元件-外部基板组合装置,其形成了箔片上芯片组合装置或卷带式载体封装组合装置。
9.一种用于制作根据权利要求1的半导体元件(100)的方法,该方法包括步骤:
提供基板(102);
在所述基板上沉积抗蚀层,以形成电绝缘顶层;
在所述抗蚀层中制作开口的一维阵列或二维阵列,这些开口彼此横向分开,从而限定了将要制作的至少一个凸出电极(104)的次电极(104.1到104.12)的一维阵列或二维阵列的形状;
在开口的阵列中沉积导电电极材料,从而形成所述至少一个凸出电极中的每一个凸出电极的次电极(104.1到104.12),使得所述至少一个凸出电极(104)中的每一个凸出电极包括凸出次电极(104.1到104.12)的第一部分和第二部分,并且其中次电极的第一部分由至少一个电连接到位于所述基板上的电路元件的第一次电极(104.7)形成,并且其中次电极的第二部分(104.1到104.6和104.8到104.12)由至少一个通过电绝缘顶层与位于所述基板上的任意一个电路元件电绝缘的第二次电极形成,其仅仅具有机械功能;
移除所述抗蚀层并在次电极(104.1到104.12)之间提供电绝缘流。
10.根据权利要求9所述的方法,其中提供基板的步骤包括:
在层结构(106)上沉积粘合层(114)和种子层,该层结构在具有集成电路的半导体基板(102)上以从基板(102)到所述至少一个凸出电极(104)中的每一个凸出电极的方向包括底层(108)、中心层(110)和顶层(112);
在粘合层(114)上沉积种子层。
11.根据权利要求10所述的方法,在移除抗蚀层的步骤之后,还包括步骤:将种子层和粘合层(114)从没有被次电极覆盖的基板部分上移除。
12.一种用于制作元件-外部基板组合装置(200)的方法,该方法包括步骤:
提供根据权利要求1的半导体元件(100),
将半导体元件通过所述至少一个凸出电极(104)中的每一个凸出电极连接到外部基板(202)。
13.根据权利要求12所述的方法,进一步包括步骤:
将次电极嵌入到电绝缘弹性材料中。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP06119085.6 | 2006-08-17 | ||
EP06119085 | 2006-08-17 | ||
PCT/IB2007/053208 WO2008020392A2 (en) | 2006-08-17 | 2007-08-13 | Semiconductor component and assembly with projecting electrode |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101506971A CN101506971A (zh) | 2009-08-12 |
CN101506971B true CN101506971B (zh) | 2013-06-05 |
Family
ID=38925527
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007800303939A Expired - Fee Related CN101506971B (zh) | 2006-08-17 | 2007-08-13 | 具有凸出电极的半导体元件和半导体组合装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8168537B2 (zh) |
EP (1) | EP2054932A2 (zh) |
CN (1) | CN101506971B (zh) |
WO (1) | WO2008020392A2 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014106786A1 (en) | 2013-01-02 | 2014-07-10 | Koninklijke Philips N.V. | Power line based mode control for lighting systems |
JP2017040859A (ja) * | 2015-08-21 | 2017-02-23 | 株式会社ジャパンディスプレイ | 画像表示装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5805426A (en) * | 1996-09-24 | 1998-09-08 | Texas Instruments Incorporated | Microelectronic assemblies including Z-axis conductive films |
CN1503337A (zh) * | 2002-11-21 | 2004-06-09 | 罗姆股份有限公司 | 半导体装置的制造方法以及半导体装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5148265A (en) | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies with fan-in leads |
US5545589A (en) * | 1993-01-28 | 1996-08-13 | Matsushita Electric Industrial Co., Ltd. | Method of forming a bump having a rugged side, a semiconductor device having the bump, and a method of mounting a semiconductor unit and a semiconductor device |
JPH07221104A (ja) * | 1994-01-28 | 1995-08-18 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置及び電極ピン形成用マスク及び電極ピン形成用マスクを用いた試験方法 |
WO2000014798A1 (fr) * | 1998-09-02 | 2000-03-16 | Ibiden Co., Ltd. | Module de piece electronique monte sur une carte de connexion |
CA2464078C (en) * | 2002-08-09 | 2010-01-26 | Casio Computer Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2004104102A (ja) | 2002-08-21 | 2004-04-02 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2004087575A (ja) | 2002-08-23 | 2004-03-18 | Citizen Watch Co Ltd | 半導体装置とその製造方法ならびに半導体装置の実装構造 |
US7728439B2 (en) * | 2002-11-21 | 2010-06-01 | Nec Corporation | Semiconductor device, wiring substrate, and method for manufacturing wiring substrate |
US6959856B2 (en) * | 2003-01-10 | 2005-11-01 | Samsung Electronics Co., Ltd. | Solder bump structure and method for forming a solder bump |
JP2005026492A (ja) | 2003-07-03 | 2005-01-27 | Matsushita Electric Ind Co Ltd | 電気構造体の実装構造 |
US7276801B2 (en) * | 2003-09-22 | 2007-10-02 | Intel Corporation | Designs and methods for conductive bumps |
TWI262347B (en) | 2004-08-02 | 2006-09-21 | Hannstar Display Corp | Electrical conducting structure and liquid crystal display device comprising the same |
US7170187B2 (en) * | 2004-08-31 | 2007-01-30 | International Business Machines Corporation | Low stress conductive polymer bump |
-
2007
- 2007-08-13 CN CN2007800303939A patent/CN101506971B/zh not_active Expired - Fee Related
- 2007-08-13 WO PCT/IB2007/053208 patent/WO2008020392A2/en active Application Filing
- 2007-08-13 US US12/377,726 patent/US8168537B2/en not_active Expired - Fee Related
- 2007-08-13 EP EP07805390A patent/EP2054932A2/en not_active Withdrawn
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5805426A (en) * | 1996-09-24 | 1998-09-08 | Texas Instruments Incorporated | Microelectronic assemblies including Z-axis conductive films |
CN1503337A (zh) * | 2002-11-21 | 2004-06-09 | 罗姆股份有限公司 | 半导体装置的制造方法以及半导体装置 |
Non-Patent Citations (2)
Title |
---|
JP特开2004-87575A 2004.03.18 |
JP特开2005-26492A 2005.01.27 |
Also Published As
Publication number | Publication date |
---|---|
CN101506971A (zh) | 2009-08-12 |
US20100289149A1 (en) | 2010-11-18 |
US8168537B2 (en) | 2012-05-01 |
WO2008020392A3 (en) | 2008-06-05 |
EP2054932A2 (en) | 2009-05-06 |
WO2008020392A2 (en) | 2008-02-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6232147B1 (en) | Method for manufacturing semiconductor device with pad structure | |
CN103354951B (zh) | 互连结构 | |
CN100421242C (zh) | 半导体器件 | |
US7335536B2 (en) | Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices | |
DE102007027378B4 (de) | Verfahren zur Herstellung eines elektronischen Bauelements | |
US20040125577A1 (en) | Low loss, high density array interconnection | |
CN101315915A (zh) | 半导体装置 | |
CN101911291A (zh) | 具有用于镀敷芯片下方的垫的迹线的球栅阵列封装 | |
CN103975427A (zh) | 互连衬底的功率管理应用 | |
CN104810346A (zh) | 半导体器件 | |
JP4245578B2 (ja) | 半導体装置 | |
CN101506971B (zh) | 具有凸出电极的半导体元件和半导体组合装置 | |
CN102629597A (zh) | 用于半导体器件的伸长凸块结构 | |
JP4251164B2 (ja) | 半導体装置および半導体チップ | |
CN105190879B (zh) | 铜柱附连基板 | |
CN102036475B (zh) | 布线板 | |
JP5085012B2 (ja) | バンプ構造を含む半導体素子及びその製造方法 | |
US7015132B2 (en) | Forming an electrical contact on an electronic component | |
US8304870B2 (en) | Electronic device, relay member, and mounting substrate, and method for manufacturing the electronic device | |
JP2007035913A (ja) | 半導体装置 | |
JP2004363224A (ja) | 半導体チップの接続構造 | |
US20230215825A1 (en) | Semiconductor element and semiconductor device | |
CN103021980A (zh) | 芯片模块和用于制造芯片模块的方法 | |
US20230335451A1 (en) | Electronic component package | |
GB2237144A (en) | Multilayered leadframe with interdigitated leads |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130605 Termination date: 20150813 |
|
EXPY | Termination of patent right or utility model |