JP5085012B2 - バンプ構造を含む半導体素子及びその製造方法 - Google Patents

バンプ構造を含む半導体素子及びその製造方法 Download PDF

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Description

本発明は、バンプ構造を含む半導体素子及びその製造方法に関するものである。
半導体チップ又はパッケージと、回路ボード又はその他異なる基板を電気的に連結するための多数の相異なる技術が存在する。最近には、電気的連結にワイヤーボンディングの代わりにバンプを使用する。例えば、バンプはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などに使用される。ＴＣＰ及びＣＯＦのような技術は、しばしばＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）と称したりする。
ソルダバンプは、ボンディングワイヤーの間隔に比べてソルダバンプの間隔が狭いという長所があるが、最近ではバンプの間の間隔を縮小させるのに潜在的な制限が多く発生している。例えば、ＣＯＧ技術で、半導体チップ（例えば、ＬＣＤ駆動回路パッケージ）はＬＣＤ基板に直接付着されることができる。この技術の場合、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）テープがＬＣＤ基板のパッドとこれに対応する駆動ＩＣパッケージ上のバンプとの間に介在されてこれらを電気的に連結する。ＡＣＦテープは、絶縁物質内に埋め込まれた電気的導電性粒子を含む。導電性粒子は、ソルダバンプとＬＣＤ基板上のパッドを電気的に連結する。しかしながら、バンプの間のギャップが次第に縮小されることによってＡＣＦテープ内の導電性粒子がバンプの間の短絡を誘発する。
特開平4-094131号公報 特開平6-163548号公報
本発明の技術的課題は、上記のような半導体チップ又はパッケージのソルダバンプの間の間隔制限（ｓｐａｃｉｎｇ ｂａｒｒｉｅｒ）がないバンプ構造を提供するところにある。
本発明の他の技術的課題は、バンプ構造の製造方法を提供するところにある。
前述した技術的課題を達成するための本発明の一実施形態では、多数のバンプ構造が基板の第１の方向に沿って配列される。各バンプ構造は、順次的に配列されたバンプ構造の間のピッチギャップより広い第１の方向幅を有する。ピッチギャップは、第１の方向に沿って基板上で第１の方向に順次的に配列されたバンプ構造の互いに対向する側壁面の間の間隔を測定したものである。少なくとも一つのバンプ構造は、第１の方向に対向し、非導電性な側壁を備える。側壁が非導電性なので、このバンプと非導電性側壁に隣接したバンプとの間で介在された導電性粒子が二つバンプの間の短絡回路を構成しない。本発明の一実施形態では、各バンプ構造は、第１の方向に対向する少なくとも一つの非導電性側壁を含む。
本発明の他の実施形態では、各バンプ構造は、第１の方向に対向する非導電性両側壁を含む。
本発明のさらに他の実施形態では、各バンプ構造は、第１の方向に対向する一つの非導電性側壁と一つの導電性側壁とを含み、導電性側壁が異なるバンプ構造の導電性側壁と対向しない。
本発明のさらに他の実施形態では、バンプ構造の配列は、第１のタイプと第２のタイプのバンプの交互配列構造である。第１のタイプのバンプ構造は、第１の方向に対向する両側壁が全て非導電性であり、第２のタイプのバンプ構造は、第１の方向に対向する両側壁が全て導電性である。
前述した全ての実施形態で、順次的に配列されたバンプ構造は、基板の第２の方向に互いにオフセット（ｏｆｆｓｅｔ）されるように配列される。
また、本発明の実施形態は、基板の第１の方向に沿って配列された多数のバンプと第２の方向に形成された多数の導電ラインとを含む。各導電ラインは、対応する一つのバンプと連結され、各導電ラインは対応するバンプの上面とバンプの両側壁に置かれる。導電ラインが置かれる両側壁は、第２の方向に対向する側壁である。各導電ラインは、対応バンプが基板に付着されることを補助する。
本発明の他の実施形態は、前述した実施形態を製造する方法を提供する。
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
本発明に従うバンプ構造は、バンプの間の間隔制限を無くすことができ、ＡＣＦ内の導電性粒子によるバンプの間の短絡が防止される。従って、軽薄短小化された半導体素子を提供することができる。
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
本発明は、半導体チップ又はパッケージのソルダバンプの間の間隔制限がない。したがって、半導体素子の軽薄短小化が可能である。先ず、本発明のバンプ構造の実施形態について説明した後製造方法を説明する。
［第１の構造の実施形態］
図１は、本発明の一実施形態によるバンプの構造を備える半導体素子を示す。図１に示されたように、バンプの構造１００が基板２００上の絶縁層２０２上に矢印Ａで表示された第１の方向に沿って配列されている。各バンプ構造１００は、非導電性バンプ１０２を含む。非導電性バンプ１０２は、第１の方向において対向する両側壁１０４と、第１の方向に実質的に垂直であり、矢印Ｂで表示された第２の方向において対向する両側壁１０６とを含む。
本発明の一実施形態で、各バンプ１０２は２μｍ〜３０μｍの高さＨと、１０μｍ〜５０μｍの幅Ｗｂ及び２０μｍ〜２００μｍの長さＬｂと、を有する。
また、各バンプ構造１００は、対応するバンプ１０２の上面と第２の方向に対向する両側壁１０６を覆う導電層１０８とを含む。バンプ１０２上の導電層１０８は、導電ライン１１０の一部を構成する。図１に示されたように、導電ライン１１０は、第２の方向に延びる。導電ライン１１０は、対応するチップパッド２０４まで延びて対応するチップパッド２０４と電気的に連結される。チップパッド２０４は、導電ライン１１０と基板２００上に形成された回路（図示せず）を電気的に連結する。
図２は、図１のＩＩ−ＩＩ線に沿って切断した断面図であり、図３は図１のＩＩＩ−ＩＩＩ線に沿って切断した断面図である。図１では説明の明瞭化のため示さないが、図２及び図３に示されたように、本発明の実施形態によるバンプ構造は、基板２００の上部に形成されたパシベーション層１８０を含む。
図２は、図１に示されている連続的なバンプの構造１００の間のピッチギャップＰＧを示す。ピッチギャップＰＧは、二つのバンプの構造の間の距離であり、第１の方向に沿って基板２００又はパシベーション層１８０から測定した、順次的に配列されたバンプ構造１００の対向側壁が置かれている平面の間のギャップでありうる。本発明の実施形態で、バンプ構造１００の幅Ｗｂは、ピッチギャップＰＧより広い。例えばピッチギャップＰＧは約１０μｍでありうる。
バンプ構造１００のピッチギャップＰＧが幅Ｗｂの以下なのでＡＣＦを使用する場合短絡が発生する可能性がある。しかしながら、第１の方向に対向するバンプ構造１００の側壁１０４が非導電性なので、そのような回路の短絡は発生しない。結果的に、本発明は半導体チップ又はパッケージのソルダバンプの間の間隔制限がないバンプ構造を提供する。したがって、本発明は軽薄短小化された半導体素子の製造を可能とする。
［第２の構造の実施形態］
図４は、本発明の他の実施形態によるバンプ構造を備える半導体素子の概略図であり、図５は図４のＶ−Ｖ線に沿って切断した半導体素子の断面図である。図４に示されている実施形態は、第１の方向に対向する両側壁１０４のうち一つを導電層１０８が覆っているという点を除外しては図１に示されているバンプ構造１００と同一なバンプ構造１００'を含む。その結果一つのバンプ構造１００'の導電性側壁１０４が異なるバンプ構造１００の非導電性側壁１０４と対向する。
バンプ構造１００の第１の方向に対向する側壁１０４のうちの一つが非導電性なので、短絡が防止される。結果的に、本発明は半導体チップ又はパッケージのソルダバンプの間の間隔制限がないバンプ構造を提供する。したがって、本発明は軽薄短小化された半導体素子の製造を可能とする。
［第３の構造の実施形態］
図６は、本発明のさらに他の実施形態によるバンプ構造を備える半導体素子の概略図であり、図７は図６のＶＩＩ−ＶＩＩ線に沿って切断した半導体素子の断面図である。図６に示されたように、本発明のさらに他の実施形態によるバンプ構造は、互いに交互に配列される二つの他のタイプ（ｔｙｐｅ）のバンプ構造を含む。第１のタイプのバンプ構造１００は、図１に示されているバンプ構造１００と同一である。第２のタイプのバンプ構造１００"は、導電層１０８が第１の方向に対向する両側壁１０４を全て覆うという点を除外しては図１に示されているバンプ構造１００と同一である。しかしながら、バンプ構造の二つの相異なるタイプが第１の方向に沿って交互に配列されているので、第２のタイプのバンプ構造１００"の導電性側壁１０４が第１のタイプのバンプ構造１００の非導電性側壁１０４と対向する。その結果バンプの間短絡が防止される。結果的に、本発明は半導体チップ又はパッケージのソルダバンプの間の間隔制限がないバンプ構造を提供する。したがって、本発明は軽薄短小化された半導体素子の製造を可能とする。
［第４の構造の実施形態］
図８は、本発明のさらに他の実施形態によるバンプ構造を備える半導体素子を示す概略図である。図８に示されているバンプ構造は、順次的に配列されたバンプ構造が互いにオフセットされるように配列されるという点においてのみ図１に示されているバンプ構造と差異があり、残りは実質的に同一である。バンプ構造１００は、二つのグループに区分される。第１のグループのバンプ構造１００−１は、第２のグループのバンプ構造１００−２より短い導電ライン１１０を含む。そして、第１の方向に沿って第１のグループのバンプ構造１００−１と第２のグループのバンプ構造１００−２が交互に配列される。
図８に示したように、バンプ構造１００をオフセットして配列することによって、短絡回路の可能性をさらに効果的に遮断することができる。バンプ構造１００が連続的に整列されていないため短絡が起こる可能性がさらに低減され、整列されたバンプ構造の間のギャップが広いため（例えば、２０μｍ）、短絡が起こる可能性がさらに低減される。
たとえば、図８に示されている実施形態が、図１に示されているバンプ構造１００を使用して示され、説明されたが、これは前述した実施形態のうちいずれか一つのバンプ構造とも組み合われて使用できることは勿論である。
さらに、二つグループに整列されたバンプ構造が示されているが、バンプ構造を二つのグループ以上に整列させ、各グループを互いにオフセットして配列させることができる。図９には、三つのグループに区分されたバンプ構造１００を備える半導体素子の上面図が示されている。
［方法実施形態］
次いで、本発明の実施形態によるバンプ構造を備える半導体素子の製造方法を説明する。図１に示されているバンプ構造１００の製造方法を例示的に説明する。図１０Ａ〜図１５Ｂは、本発明に従うバンプ構造を製造する方法を説明するための図面であって、図１０Ａ、図１１Ａ、図１２、図１３Ａ、図１４及び図１５Ａは製造工程中間段階の基板断面図であり、図１０Ｂ、図１１Ｂ、図１３Ｂ及び図１５Ｂは製造工程中間段階の基板の上面図である。
図１０Ａ及び図１０Ｂに示されたように、製造工程はチップパッド２０４が形成されている基板２００から開始する。説明の明瞭性のために一つのチップパッドのみが示されている。また、明瞭性のために、チップパッド２０４に電気的に連結される素子、回路などは示されていない。第１のパシベーション層２０２を基板２００の上面に形成した後、チップパッド２０４の一部２２５を露出させるようにパターニングする。第１のパシベーション層２０２は、ＳｉＮ、ＳｉＯ２又はＳｉＮ＋ＳｉＯ２とすることができ、化学気相蒸着法ＣＶＤにより形成することができる。
次いで、ポリイミド、ＢＣＢ（Ｂｅｎｚｏ Ｃｙｃｌｏ Ｂｕｔａｎｅ）、ＰＢＯ（Ｐｏｌｙ Ｂｅｎｚｏ Ｏｘａｚｏｌｅ）、感光性樹脂などより成った絶縁層を基板上にスピンコーティングなどの方法で形成する。絶縁層は、２μｍ〜３０μｍの厚さで形成されることができる。また、図１１Ａ及び図１１Ｂに示されたように、マスクを用いて絶縁層をパターニングして非導電性バンプ１０２を形成する。バンプ１０２は、２μｍ〜３０μｍ程度の高さ、１０μｍ〜５０μｍ程度の幅、５０μｍ〜２００μｍ程度の長さを有することができる。一例として幅は２０μｍ、長さは１００μｍでありうる。
図１２に示されたように、第１の金属層１４０を基板２００上に形成する。第１の金属層１４０は、０．０５μｍ〜１μｍの厚さで形成することができる。第１の金属層１４０は、接着特性が良好であり、低い電気抵抗値を有する物質であればいずれでも使用することができる。例えば、ＴｉＷ，Ｃｒ，Ｃｕ，Ｔｉ，Ｎｉ，ＮｉＶ，Ｐｄ，Ｃｒ／Ｃｕ，ＴｉＷ／Ｃｕ，ＴｉＷ／Ａｕ，ＮｉＶ／Ｃｕなどが使用されることができる。また、第１の金属層１４０は、ＰＶＤ、電解鍍金又は無電解鍍金などにより形成されることができる。
次いで、図１３Ａ及び図１３Ｂに示されたように、基板２００上にフォトレジストパターン１５０を形成する。フォトレジストパターン１５０は、図１３Ｂに示されたようなマスクを形成する。このマスクにより露出された基板２００上に第２の金属層１６０を形成する。第１及び図２の金属層１４０，１６０は、導電層１０８と導電ライン１１０とを形成する。
第２の金属層１６０は、１μｍ〜１０μｍの厚さで形成されることができる。例えば、第１及び第２の金属層１４０，１６０の厚さの和は１０μｍ以下でありうる。第２の金属層１６０は、Ａｕ，Ｎｉ，Ｃｕ，Ｐｄ，Ａｇの単一膜又はこれらの積層膜で形成されることができ、電解鍍金などにより形成されることができる。
次いで、フォトレジストパターン１５０を除去して図１４に示されたようにパッド２０４に電気的に連結されたバンプ構造１００を形成する。
また、第２のパシベーション層１８０を基板２００上に形成した後、パターニングして図１５Ａ及び図１５Ｂに示されたようにバンプ構造１００を露出させるようにする。第２のパシベーション層１８０は、ポリイミド、ＢＣＢ、ＰＢＯ、感光性樹脂などをスピンコーティング法などにより形成させることができる。
前述したバンプ構造及び製造工程は、ＴＣＰ，ＣＯＦ，ＣＯＧなどに使用されるバンプに適用されることができる。また、前述したバンプ構造及び製造工程は、半導体チップ又はパッケージ（例えば、ＬＣＤ駆動集積回路パッケージ）の製造に適用されることができる。
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
本発明は、半導体チップ又はパッケージ及びこれの製造方法に適用されうる。
本発明の一実施形態によるバンプ構造を備える半導体素子を示す概略図である。 図１のＩＩ−ＩＩ線に沿って切断した断面図である。 図１のＩＩＩ−ＩＩＩ線に沿って切断した断面図である。 本発明の他の実施形態によるバンプ構造を備える半導体素子を示す概略図である。 図４のＶ−Ｖ線に沿って切断した断面図である。 本発明のさらに他の実施形態によるバンプ構造を備える半導体素子を示す概略図である。 図６のＶＩＩ−ＶＩＩ線に沿って切断した断面図である。 本発明のさらに他の実施形態によるバンプ構造を備える半導体素子を示す概略図である。 バンプ構造の３グループを含む半導体素子の上面図である。 本発明に従うバンプ構造を製造する方法を説明するための図面であって、製造工程中間段階の基板の断面図である。 本発明に従うバンプ構造を製造する方法を説明するための図面であって、製造工程中間段階の基板の上面図である。 本発明に従うバンプ構造を製造する方法を説明するための図面であって、製造工程中間段階の基板の断面図である。 本発明に従うバンプ構造を製造する方法を説明するための図面であって、製造工程中間段階の基板の上面図である。 本発明に従うバンプ構造を製造する方法を説明するための図面であって、製造工程中間段階の基板の断面図である。 本発明に従うバンプ構造を製造する方法を説明するための図面であって、製造工程中間段階の基板の断面図である。 本発明に従うバンプ構造を製造する方法を説明するための図面であって、製造工程中間段階の基板の上面図である。 本発明に従うバンプ構造を製造する方法を説明するための図面であって、製造工程中間段階の基板の断面図である。 本発明に従うバンプ構造を製造する方法を説明するための図面であって、製造工程中間段階の基板の断面図である。 本発明に従うバンプ構造を製造する方法を説明するための図面であって、製造工程中間段階の基板の上面図である。
符号の説明
１００ バンプ構造
１０２ バンプ
１０４、１０６ 両側壁
１０８ 導電層
１１０ 導電ライン
２００ 基板
２０２ 絶縁層
２０４ チップパッド

Claims (46)

  1. 基板の第１の方向に沿って配列された複数の非導電性バンプを含み、前記各非導電性バンプは、連続的に配列された前記バンプの間のピッチギャップより広い第１の方向幅を備え、
    前記非導電性バンプは前記第１の方向に隣接するバンプに対向し、
    上面と第２の方向に対向する少なくとも一つの側壁に配列され、前記側壁から前記基板領域に延びた導電層を含み、第１の方向に隣接する非導電性のバンプの側壁に対向する非導電性の側壁が露出される
    ことを特徴とする半導体素子。
  2. 前記各バンプは、前記第１の方向に対向する少なくとも一つの非導電性の側壁を各々備える
    ことを特徴とする請求項１に記載の半導体素子。
  3. 前記各バンプは、前記第１の方向に互いに対向する一対の非導電性側壁を各々備える
    ことを特徴とする請求項２に記載の半導体素子。
  4. 前記各導電層は、前記基板の対応パッドに電気的に連結され、各対応パッドは前記各バンプから隔てて配列される
    ことを特徴とする請求項１に記載の半導体素子。
  5. 前記各導電層は、少なくとも一つの下部金属層と上部金属層とを含む
    ことを特徴とする請求項１に記載の半導体素子。
  6. 前記連続的に配列されたバンプは、第１の方向において隣接するバンプ同士が第２の方向に互いにずれて配列される千鳥状配列される
    ことを特徴とする請求項１に記載の半導体素子。
  7. 前記第２の方向は、前記第１の方向に実質的に垂直な
    ことを特徴とする請求項６に記載の半導体素子。
  8. 前記各バンプは、前記第１の方向に対向する一つの非導電性の側壁と一つの導電性の側壁とを備えて前記各バンプの導電性側壁同士が対向しない
    ことを特徴とする請求項２に記載の半導体素子。
  9. 前記各バンプは、前記バンプの上面、及び第２の方向に対向するバンプの少なくとも一つの側壁に配列され、前記側壁から前記基板上に延びた導電層を含む
    ことを特徴とする請求項８に記載の半導体素子。
  10. 前記各導電層は、前記基板上に前記バンプから隔てて配列されている対応パッドに電気的に連結される
    ことを特徴とする請求項９に記載の半導体素子。
  11. 前記各導電層は、少なくとも下部金属層と上部金属層とを含む
    ことを特徴とする請求項９に記載の半導体素子。
  12. 前記連続的に配列されたバンプは、第１の方向において隣接するバンプ同士が第２の方向に互いにずれて配列される千鳥状配列される
    ことを特徴とする請求項９に記載の半導体素子。
  13. 前記第２の方向は、前記第１の方向と実質的に垂直な
    ことを特徴とする請求項１２に記載の半導体素子。
  14. 前記バンプは、第１のタイプのバンプと第２のタイプのバンプの交互配列構造であり、前記第１のタイプのバンプは、前記第１の方向に対向する両側壁が全て非導電性であり、第２のタイプのバンプは前記第１の方向に対向する両側壁が全て導電性である
    ことを特徴とする請求項１に記載の半導体素子。
  15. 前記各バンプは、前記バンプの上面及び第２の方向に対向するバンプの少なくとも一つの側壁に配列され、前記側壁から前記基板上に延びた導電層を含む
    ことを特徴とする請求項１４に記載の半導体素子。
  16. 前記各導電層は、前記基板上に前記バンプから隔てて配列されている対応パッドに電気的に連結される
    ことを特徴とする請求項１５に記載の半導体素子。
  17. 前記各導電層は、少なくとも下部金属層と上部金属層とを含む
    ことを特徴とする請求項１５に記載の半導体素子。
  18. 前記連続的に配列されたバンプは、第１の方向において隣接するバンプ同士が第２の方向に互いにずれて配列される千鳥状配列される
    ことを特徴とする請求項１５に記載の半導体素子。
  19. 前記第２の方向は、前記第１の方向と実質的に垂直な
    ことを特徴とする請求項１８に記載の半導体素子。
  20. 前記各バンプは、前記バンプの上面及び第２の方向に対向するバンプの少なくとも一つの側壁に配列され、前記側壁から前記基板上に延びた導電層を含む
    ことを特徴とする請求項１に記載の半導体素子。
  21. 前記各導電層は、前記基板上に前記バンプから隔てて配列されている対応パッドに電気的に連結される
    ことを特徴とする請求項２０に記載の半導体素子。
  22. 前記各導電層は、少なくとも下部金属層と上部金属層とを含む
    ことを特徴とする請求項２０に記載の半導体素子。
  23. 前記下部金属層の厚さは、０．０５μｍ〜１μｍであり、前記上部金属層の厚さは１μｍ〜１０μｍである
    ことを特徴とする請求項２２に記載の半導体素子。
  24. 前記下部金属層は、ＴｉＷ，Ｃｒ，Ｃｕ，Ｔｉ，Ｎｉ，ＮｉＶ，Ｐｄ，ＣｒとＣｕとを含む金属，ＴｉＷとＣｕとを含む金属，ＴｉＷとＡｕとを含む金属，ＮｉＶとＣｕとを含む金属より成ったグループから選択されたいずれか一つであり、前記上部金属層はＡｕ，Ｎｉ，Ｃｕ，Ｐｄ，Ａｇ及びＰｔより成ったグループから選択されたいずれか一つである ことを特徴とする請求項２２に記載の半導体素子。
  25. 前記連続的に配列されたバンプは、第１の方向において隣接するバンプ同士が第２の方向に互いにずれて配列される千鳥状配列される
    ことを特徴とする請求項１に記載の半導体素子。
  26. 前記第２の方向は、前記第１の方向と実質的に垂直な
    ことを特徴とする請求項２５に記載の半導体素子。
  27. 前記バンプは、１０μｍ〜５０μｍの幅を有する
    ことを特徴とする請求項１に記載の半導体素子。
  28. 前記各バンプは、非導電性バンプと、前記非導電性バンプの少なくとも上面に配列された導電層とを含む
    ことを特徴とする請求項１に記載の半導体素子。
  29. 前記各バンプの高さは２μｍ〜３０μｍである
    ことを特徴とする請求項２８に記載の半導体素子。
  30. 前記各バンプは、前記第２の方向に互いに対向する両側壁に配列された導電層を含み、前記導電層は前記両側壁から前記基板上に延びた
    ことを特徴とする請求項２８に記載の半導体素子。
  31. 前記各バンプは、ポリイミド、ＢＣＢ、ＰＢＯ及び感光性樹脂より成ったグループから選択されたいずれか一つである
    ことを特徴とする請求項２８に記載の半導体素子。
  32. 基板の第１の方向に沿って配列された複数のバンプと、
    第２の方向に形成され、対応する前記各バンプと連結される複数の導電ラインとして、前記各導電ラインは前記各バンプの上面及び前記第２の方向に対向する各バンプの隣接する非導電性のバンプ側壁に対向する非導電性の両側壁に配列された複数の導電ラインと、を含む
    ことを特徴とする半導体素子。
  33. 基板の第１の方向に沿って配列された非導電性の複数のバンプを形成する段階と、
    第２の方向に複数の導電ラインを形成する段階を含み、
    前記各導電ラインは、前記各バンプの上面及び前記第２の方向に対向する各バンプの一側壁に配列され、前記一側壁から基板上に延び、前記各バンプは、第１の方向に隣接するバンプ側壁に対向する非導電性の側壁が露出される
    ことを特徴とする半導体素子の製造方法。
  34. 前記複数のバンプを形成する段階は、
    前記基板上にバンプ物質をスピンコーティングする段階と、
    前記バンプ物質をパターニングして前記複数のバンプを形成する段階と、を含む
    ことを特徴とする請求項３３に記載の半導体素子の製造方法。
  35. 前記各バンプは、ポリイミド、ＢＣＢ，ＰＢＯ及び感光性樹脂より成ったグループから選択されたいずれか一つである
    ことを特徴とする請求項３４に記載の半導体素子の製造方法。
  36. 前記パターニング段階は、前記各バンプが１０μｍ〜５０μｍの幅を有するようにパターニングする段階である
    ことを特徴とする請求項３４に記載の半導体素子の製造方法。
  37. 前記パターニング段階は、前記各バンプが２μｍ〜３０μｍの高さを有するようにパターニングする段階である
    ことを特徴とする請求項３４に記載の半導体素子の製造方法。
  38. 前記各導電ラインは、少なくとも一つの下部金属層と上部金属層とを含む
    ことを特徴とする請求項３３に記載の半導体素子の製造方法。
  39. 前記下部金属層は、０．０５μｍ〜１μｍの厚さを有し、前記上部金属層は１μｍ〜１０μｍの厚さを有する
    ことを特徴とする請求項３８に記載の半導体素子の製造方法。
  40. 前記下部金属層は、ＴｉＷ，Ｃｒ，Ｃｕ，Ｔｉ，Ｎｉ，ＮｉＶ，Ｐｄ，ＣｒとＣｕとを含む金属，ＴｉＷとＣｕとを含む金属，ＴｉＷとＡｕとを含む金属，ＮｉＶとＣｕとを含む金属より成ったグループから選択されたいずれか一つであり、前記上部金属層はＡｕ，Ｎｉ，Ｃｕ，Ｐｄ，Ａｇ及びＰｔより成ったグループから選択されたいずれか一つである ことを特徴とする請求項３８に記載の半導体素子の製造方法。
  41. 前記導電ラインを形成する段階は、
    下部金属層を形成する段階と、
    前記下部金属層上に上部金属物質を電気鍍金して前記上部金属層を形成する段階と、を含む
    ことを特徴とする請求項３８に記載の半導体素子の製造方法。
  42. 前記各バンプは、前記第１の方向に互いに対向する少なくとも一つの非導電性側壁を含む
    ことを特徴とする請求項３３に記載の半導体素子の製造方法。
  43. 前記各バンプは、前記第１の方向に互いに対向する非導電性両側壁を含む
    ことを特徴とする請求項３３に記載の半導体素子の製造方法。
  44. 前記各バンプは、前記第１の方向に互いに対向する一つの非導電性側壁と一つの導電性側壁とをそれぞれ備えて前記導電性側壁が異なるバンプの導電性側壁と対向しない
    ことを特徴とする請求項３３に記載の半導体素子の製造方法。
  45. 前記バンプの配列は、第１のタイプのバンプと第２のタイプのバンプの交互配列構造であり、前記第１のタイプのバンプは、前記第１の方向に対向する両側壁が全て非導電性であり、第２のタイプのバンプは、前記第１の方向に対向する両側壁が全て導電性である
    ことを特徴とする請求項３３に記載の半導体素子の製造方法。
  46. 前記非導電性の複数のバンプを形成する段階は、
    前記各バンプは連続的に配列された前記バンプの間のピッチギャップより広い第１の方向幅を備えるバンプを形成する
    ことを特徴とする請求項３３に記載の半導体素子の製造方法。
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