JP2016103550A - 電子デバイス、およびその作製方法 - Google Patents

Abstract

【課題】貫通配線を用いる電子デバイスの電気的信頼性を確保できる作製方法などを提供する。【解決手段】半導体基板１上に貫通配線と素子部を有する電子デバイスを作製する際、基板の対向する第１の面１及び第２の面１ｂに第１絶縁膜２を形成した後、第２の面の第１絶縁膜の少なくとも一部が残るように、貫通孔３を形成する。貫通孔の内壁に、第２絶縁膜４を形成する。素子部５の電極６が貫通孔の底面と少なくとも部分的に重なるように素子部を第２の面の第１絶縁膜上に形成する。貫通孔の底面において、素子電極６の一部が第１の面側に露出するように、第１の面側から第２の面の第１絶縁膜を加工する。電極の露出部分をシード層として、電解めっきによって貫通孔の内部を導電材料１０で埋め込む。【選択図】図１

Description

本発明は、貫通配線を用いた電子デバイス、その作製方法等に関する。

ＬＳＩに代表されるように、集積回路等のシステムは高速化、高機能化が求められている。これらの集積回路等のシステムをさらに高速化、高機能化していくためには、３次元的な構造を用いるチップ実装技術が必要である。このため、従来、チップ間を最短距離で電気的に接続できる貫通配線が用いられている。貫通配線の代表的な材料はＣｕである。貫通配線を利用する電子デバイスの製法には、いわゆるビアファスト（ｖｉａ ｆｉｒｓｔ）法とビアラスト（ｖｉａ ｌａｓｔ）法がある。ビアファスト法の場合、素子部の形成に先立って、基板を貫通する貫通配線を形成する。この場合、素子部を形成する際の加熱工程において、貫通配線の材料が基板または素子部に拡散したり、貫通配線が熱膨張によって変形したりすることがある。また、貫通配線が薬品によって腐食されてしまうこともある。それに対して、ビアラスト法の場合、素子部を形成した後に、基板を貫通する貫通配線を形成する。この場合、素子部へのダメージを避けるため、貫通配線周辺の絶縁膜をできるだけ低い温度で形成することが望ましい。よって、絶縁膜の絶縁耐性確保が課題となる。以上のように、従来の技術では、貫通配線のダメージや貫通配線周辺の絶縁膜の絶縁耐性不足によって、電子デバイスの電気的信頼性には改善の余地があった。

特許文献１は、貫通孔と貫通孔内壁の絶縁膜、そして素子部、最後に貫通配線の順番で電子デバイスを形成する技術を開示している。この技術では、まず貫通配線を納めるための貫通孔（ビアホールとも言う）を形成し、その内壁に絶縁膜を形成する。このとき、基板上にまだ素子部がないので、絶縁膜は十分に高い温度で形成でき、優れた絶縁耐性を得ることが可能である。そして、素子部を形成する。このとき、貫通配線はまだ形成されていないので、素子部の形成による貫通配線の拡散、変形、腐食等が避けられる。

特開２０１２−１９５５１４号公報

しかしながら、特許文献１の方法では、素子部を形成した後、配線電極を形成するために、基板裏面の絶縁膜を一度除去して、再び形成する必要がある。基板裏面に絶縁膜を再び形成するとき、基板上に素子部があるので、素子部へのダメージを避けるため、低温成膜しかできない。その結果、基板裏面の絶縁膜の絶縁耐性が不十分であることによって、電子デバイスの電気的信頼性を確保できないことになる恐れがある。

上記課題に鑑み、半導体基板に、貫通配線と素子部を有する電子デバイスとを作製する本発明の方法は、次に記載の順で実行される工程を有する。半導体基板の対向する第１の面及び第２の面にそれぞれ第１絶縁膜を形成する工程。前記第２の面の第１絶縁膜の少なくとも一部が残って前記基板を完全には貫通しないように、前記第１の面側の第１絶縁膜と前記基板とを貫通する貫通孔を形成する工程。前記貫通孔の内壁に、第２絶縁膜を形成する工程。前記第２の面の第１絶縁膜において、素子部の電極が前記貫通孔の底面と少なくとも部分的に重なるように素子部を形成する工程。前記貫通孔の底面において、前記電極の一部が前記第１の面側に露出するように、前記第１の面側から前記第２の面の第１絶縁膜を加工する工程。前記電極の露出部分をシード層として、電解めっきによって前記貫通孔の内部を導電材料で埋め込む工程。

また、上記課題に鑑み、基板に、貫通配線と素子部を有する電子デバイスとを作製する本発明の他の方法は、次に記載の順で実行される工程を有する。絶縁性を有する基板の対向する第１の面及び第２の面のうちの第２の面の基板材料が残るように、前記第１の面側から前記基板を貫通しない非貫通孔を形成する工程。前記第２の面上において、素子部の電極が前記非貫通孔の底面と少なくとも部分的に重なるように素子部を形成する工程。前記非貫通孔の底面において、前記電極の一部が前記第１の面側に露出するように、前記第１の面側から前記第２の面の前記基板材料を加工し、前記非貫通孔を貫通孔にする工程。前記電極の露出部分をシード層として、電解めっきによって前記貫通孔の内部を導電材料で埋め込む工程。

本発明によれば、貫通孔の内壁絶縁膜及び基板表面絶縁膜、そして素子部、最後に貫通配線の順に電子デバイスを作製する。よって、絶縁膜は、その形成方法と形成条件の制約が少なく、絶縁耐性の高いものが容易に形成できる。その結果、電子デバイスの電気的信頼性を確保できる。また、本発明の別の作製方法によれば、絶縁性基板の非貫通孔、そして素子部、最後に貫通配線の順に電子デバイスを作製する。よって、絶縁耐性の十分に高い絶縁性基板を用いることができ、その結果、電子デバイスの電気的信頼性を確保できる。

本発明の電子デバイスの作製方法の一例を説明する断図面である。 本発明の電子デバイスの作製方法の実施例を説明する断図面である。 他の製法を説明するための断図面である。 本発明のトランスデューサを用いた被検体情報取得装置の説明図である。

本発明の電子デバイスを形成する方法では、第１の面と第２の面を有する基板に貫通孔を形成した後に、貫通孔の底部で露出した素子電極をシード層として電解めっきにより貫通孔の内部を導電材料で埋め込む。半導体基板の場合、貫通孔の内壁絶縁膜及び基板表面絶縁膜を形成するが、素子部作製の前に形成するので、その形成方法と形成条件の制約が少ない。基板がガラス基板などの絶縁性基板である場合は、内壁絶縁膜や基板表面絶縁膜を形成する必要がなく、基板の第２の面の基板材料を加工して露出した素子電極の露出部分をシード層として電解めっきで貫通孔を導電材料で埋め込む。

以下に、本発明の実施形態及び実施例について図を用いて説明するが、本発明はこうした実施形態や実施例に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
（第１の実施形態）
図１を用いて、本発明の電子デバイスの作製方法の第１の実施形態を説明する。図１は、本実施形態を説明するための断図面である。見易くするため、図１では、２つの貫通配線及び１つの素子部のみが示されている。まず、図１（Ａ）のように、基板１を用意する。ここでは、基板１は半導体基板である。例えば、基板１はシリコン基板である。基板１は、互いに対向する第１の面１ａ及び第２の面１ｂを有する。第１の面１ａと第２の面１ｂは平行であることが望ましい。基板１の厚さは、例えば、５０μｍ〜１０００μｍである。以下では、基板１がシリコン基板である場合を例にして、作製方法を説明する。シリコン基板は、他の材料の基板に比べて、加工しやすい利点がある。

次に、図１（Ｂ）のように、基板１の第１の面１ａ及び第２の面１ｂに第１絶縁膜２を形成する。第１の面１ａ上の第１絶縁膜は２ａと記し、第２の面１ｂ上の第１絶縁膜は２ｂと記している。絶縁膜２ａと絶縁膜２ｂは、同時に形成されてもよいし、別々に形成されてもよい。また、絶縁膜２ａと絶縁膜２ｂは、構成または膜厚が同じであってもよいし、異なってもよい。第１絶縁膜２（２ａと２ｂを含む。以下同様）は、例えば、シリコンの窒化物またはシリコンの酸化物の単層膜、またはシリコンの窒化物とシリコンの酸化物の複数層膜などから構成される。第１絶縁膜２の厚さは、例えば、０．１μｍ〜１．５μｍである。シリコンの窒化物の形成方法としては、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法がある。シリコンの酸化物の形成方法としては、熱酸化またはＣＶＤ法がある。

次に、図１（Ｃ）のように、貫通孔３を形成する。貫通孔３の加工は、基板１の第１の面１ａ側より行い、貫通孔３の底部に第２の面の第１絶縁膜２ｂの２ｄ部分が残るようにする。貫通孔３の形状、数、配置などは、用途に応じて、フォトレジストパターンで規定することができる。貫通孔３は、例えば、直径が２０μｍ〜１００μｍであり、横方向の周期が２００μｍで、縦方向の周期が２ｍｍの配列である。貫通孔３の加工において、例えば、フォトレジストパターン（図示なし）をエッチングマスクとして、第１絶縁膜２ａと基板１を順番に加工する。基板１を貫通する貫通孔３の加工は、例えば、反応性イオンエッチング法（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いる。

図１（Ｃ）で、第１絶縁膜２ａの開口は２ｃである。貫通孔３の内壁は３ａであり、開口は３ｂである。貫通孔３の形成によって、第１絶縁膜２ｂの２ｄ部分が貫通孔３の底部において露出される。貫通孔３の加工において、第１絶縁膜２ｂの２ｄ部分が少しエッチングされても支障はない。但し、貫通孔３の加工及び後続工程において、第１絶縁膜２ｂの２ｄ部分が、破壊しない程度の機械強度を有するように、第１絶縁膜２ｂの材料及び膜厚を図１（Ｂ）の工程で決める。

貫通孔３の加工後、上記エッチングマスクを適宜な手法で除去する。貫通孔３の内壁３ａは十分に平滑であることが好ましい。例えば、貫通孔３の内壁３ａの表面粗さが、最大高さＲｍａｘで５０ｎｍ以下とすることが好ましい。ＲＩＥ加工後、貫通孔３の内壁３ａが十分に平滑でない場合、内壁３ａの平滑化処理を行うことが好ましい。例えば、熱酸化によって内壁３ａの表面にシリコンの酸化膜を形成してから、フッ酸、またはバッファードフッ酸（ＢＨＦ：Ｂｕｆｆｅｒｅｄ Ｈｙｄｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ）等の薬品でシリコンの酸化膜を取り除く。このことによって、内壁３ａの平滑化を図ることができる。また、水素雰囲気中の加熱処理も内壁３ａの平滑化に効果的である。第２の面の第１絶縁膜２ｂの２ｄ部分が残っているので、基板１の第２の面１ｂは平坦である。

次に、図１（Ｄ）のように、貫通孔３の内壁３ａ（図１（Ｃ）参照）に第２絶縁膜４を形成する。第２絶縁膜４は、第１絶縁膜２とは材質が異なっていてもよいし、同様であってもよい。第２絶縁膜４が第１絶縁膜２と材質が異なる場合、例えば、第１絶縁膜２はシリコンの窒化膜であり、第２絶縁膜４はシリコンの酸化膜である。この構成で、シリコンの酸化膜を熱酸化で形成する場合、第２絶縁膜４は、貫通孔３の内壁３ａだけに形成される。第２絶縁膜４と第１絶縁膜２の材質が異なる場合のメリットの１つは、図１（Ｆ）で説明する素子電極の一部を露出する第１絶縁膜２ｂの開口２ｅ−１を形成する際に、第２絶縁膜４へのダメージが低減できることである。第２絶縁膜４が第１絶縁膜２と材質が同質である場合、例えば、両者が共にシリコンの酸化膜であって、第２絶縁膜４はシリコンの熱酸化で形成される。第２絶縁膜４と第１絶縁膜２の材質が同様である場合のメリットの１つは、基板全体の応力が低い状態が得られやすいことである。

第２絶縁膜４の厚さは、それに必要な性能によって決まる。例えば、第２絶縁膜４の厚さは０．５μｍ〜１．５μｍである。貫通配線材料の基板１への熱拡散を防ぐため、第２絶縁膜４の表面にバリア膜を更に設けてもよい。バリア層の材料と厚さは、貫通電極、基板及び第１絶縁膜の材料、及びプロセス温度と時間に応じて設計する必要がある。ここでは、バリア層は、例えば、材料がシリコン窒化物で、厚さが約１００ｎｍであり、低圧ＣＶＤ（ＬＰ−ＣＶＤ：Ｌｏｗ−Ｐｒｅｓｓｕｒｅ−ＣＶＤ）法で形成されるのが好適である。図１（Ｃ）で貫通孔３の内壁３ａを十分に平滑にしておけば、内壁３ａに形成される第２絶縁膜４には欠陥ができにくく、熱プロセス等による応力にも強くなる。

次に、図１（Ｅ）のように、第１絶縁膜２ｂの上側に、素子部５を形成する。図１（Ｃ）の貫通孔３の加工において、貫通孔３の底部に第２の面の第１絶縁膜２ｂの２ｄ部分が残っているので、基板１の第２の面１ｂは平坦である。素子部５は平坦な基板の第２の面１ｂ上に形成されるので、貫通孔３を仮埋め込み材で充填し、そして仮埋め込み材を研削して平坦化するような工程は必要ない。素子部５は、例えば、電極（下部電極６と上部電極７を含む）部分と他の部分８によって構成される。電極部分は、貫通孔の底面２ｄと少なくとも部分的に重なるようにする。例えば、下部電極６は、貫通孔３−２の底面２ｄ−２と部分的に重なり、上部電極７は、貫通孔３−１の底面２ｄ−１と部分的に重なる。素子部５の例として、各種のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈｅｎｉｃａｌ Ｓｙｓｔｅｍ）素子がある。より具体的な例として、静電容量型超音波トランスデューサ（ＣＭＵＴ：Ｃａｐａｃｉｔｉｖｅ Ｍｉｃｒｏｍａｃｈｉｎｅｄ Ｕｌｔｒａｓｏｎｉｃ Ｔｒａｎｓｄｕｃｅｒ）、圧電型超音波トランスデューサなどがある。素子部５は、素子の仕様に合わせて形成方法を設計する。

次に、図１（Ｆ）のように、貫通孔の開口３ｂ（図１（Ｃ）参照）から見て、素子電極の一部が露出するように、第１絶縁膜２ｂの２ｄ−１部分と２ｄ−２部分（図１（Ｅ）参照）を加工して、開口２ｅ−１と開口２ｅ-２を形成する。図１（Ｆ）では、貫通孔３−１の底部で開口２ｅ-1が形成され、上部電極７の７ａ部分が露出されている。同様、貫通孔３−２の底部で開口２ｅ-２が形成され、下部電極６の６ａ部分が露出されている。第１絶縁膜２ｂの２ｄ部分の加工において、第２絶縁膜４が大きなダメージを受けないようにする。そのために、開口２ｅ（２ｅ−１と２ｅ-２を含む）の加工は、例えば、ドライフィルムレジスト９をマスクにしたドライエッチングを利用して、基板１の第１面１ａ側（図１（Ａ）参照）から行う。ドライフィルムレジスト９の開口９−１、９−２のサイズは、第１絶縁膜２ａの開口２ｃ（図１（Ｃ）参照）及び貫通孔３の開口３ｂ（図１（Ｃ）参照）のいずれよりも小さい。すなわち、基板１の第１の面１ａ側の垂直方向から見て、開口２ｃ（図１（Ｃ）参照）及び貫通孔３の開口３ｂは何れも見えない。加えて、ドライエッチング法として、直進性の高いＲＩＥが好適である。こうすると、第１絶縁膜２ｂと第２絶縁膜４が同じ材料で形成されていても、２ｄ部分の加工において、貫通孔内壁の第２絶縁膜４が大きなダメージを受けることがない。また、第１絶縁膜２ｂと第２絶縁膜４の材料が異なる場合、選択性の高いＲＩＥガスを使用すれば、第２絶縁膜４に対するダメージを更に低減できる。第１絶縁膜２ｂの２ｄ部分の加工後、ドライフィルムレジスト９を適宜な手法で除去する。

次に、図１（Ｇ）のように、素子部５の電極の露出部分（６ａと７ａを含む）をシード層として、電解めっきによって、貫通孔３（貫通孔３−１と３−２を含む。図１（Ｆ）参照）の内部を導電材料１０で埋め込む。電解めっき時、素子部を保護するために、素子部５のシード層となるすべての電極（下部電極６と上部電極７を含む）を同電位にする。めっき時、後に作製される配線電極との電気接続の確実性を確保するために、導電材料１０が開口２ｃ（図１（Ｃ）参照）まで貫通孔３の内部を完全に充填し、更に開口２ｃから突出するようにする（図示なし）。

めっき時、めっき液は貫通孔３の開口３ｂより貫通孔の中を循環し、導電材料１０は素子部５の電極の露出部分（６ａと７ａを含む）を起点として成長する。導電材料１０は、例えば、Ｃｕを主成分とする。この場合、導電材料１０のめっきは、例えば、硫酸銅を主液としたＣｕの電解めっきである。めっき時、貫通孔３の外側にある下部電極６と上部電極７の面がめっき液と接触しないようにし、それらの部分にはめっき成長をさせない。そのために、例えば、基板１の第２面１ｂ側を絶縁材料で保護しておく。これによって、貫通孔３内部だけにめっき成長ができ、めっきの効率が良い。めっき後、導電材料１０の端面１０ａ、１０ｂが出るように、基板１の第１の面１ａ側（図１（Ａ）参照）から加工を行う。端面１０ａ、１０ｂの加工は、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いる。ＣＭＰによって、端面１０ａ、１０ｂは第１絶縁膜２ａの表面とほぼ同じ高さになり、表面が平坦化される。このように端面加工を施した導電材料１０（１０−１と１０−２を含む）は、貫通配線となる。

次に、図１（Ｈ）のように、電極パッド１１、１２を形成する。電極パッド１１は、貫通配線１０−１の端面１０ａと接続するように形成される。電極パッド１２は、貫通配線１０−２の端面１０ｂと接続するように形成される。その結果、基板１の第２表面１ｂ側にある下部電極６と上部電極７は、貫通配線１０−２、１０−１を介して、それぞれ対向する基板１の第１表面１ａ側に引出される。電極パッド１１、１２は、金属を主材料として構成される。

以上の図１（Ｅ）〜（Ｈ）の製造工程において、膜間の密着性向上や、絶縁性向上や相互拡散防止等のために、膜間にその効用を有する膜を設けてもよい。また、膜間の密着性向上のために、上の膜を成膜前に、下敷き膜の表面処理を行うことも有効である。表面処理によって、下敷き膜の表面が清浄化または活性化される。表面処理としては、例えば、プラズマ処理や、薬品による処理がある。以上の図１（Ａ）〜（Ｈ）の製造工程によって、素子部５と貫通配線基板（基板１、絶縁膜２、４、貫通配線１０などを含む）からなり電気的信頼性が確保された電子デバイスを形成することができる。

次に、図示はしないが、図１（Ａ）〜（Ｈ）の工程によって作製された電子デバイス（素子部５と貫通配線基板を含む）を制御回路に接続する。接続は、電極パッド１１、１２を介して行う。接続の方法として、金属直接接合や、パンプ接合や、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合や、ワイヤボンディングなどの方法がある。

本実施形態の作製方法において、貫通孔の底面で素子電極の一部が第１の面側に露出するように第１の面側から第２の面の第１絶縁膜を加工する工程では、第２の面の第１絶縁膜に形成する開口の内径は貫通孔の内径よりも小さい。開口２ｅが貫通孔の内径よりも小さくなる構造は、上記プロセスの半ば必然的な産物である。開口２ｅを加工するとき、貫通孔の内壁にダメージを与えないようにするために、開口２ｅを貫通孔の内径よりも小さくするのが自然であるからである。ただし、同様な構造は、上記プロセスとは異なる図３（Ａ）〜（Ｅ）に示すようなプロセスによっても作製できる。即ち、無電解めっきなどで貫通配線１０を形成してから、第２の面側の素子電極６と７を表面から貫通配線１０と接続する場合、貫通配線１０の上にある絶縁膜２ｂに窓２ｂ−１と２ｂ−２を開けるときに、窓（開口２ｅに相当する）の大きさを貫通孔１０の内径よりも小さくできる。この作製方法では、その後、素子５を形成する。この製法によっても、素子と貫通配線へのダメージが低いプロセスを採用可能でありながら、高温プロセスにより絶縁耐性の高い絶縁膜を得ることができる。

以上のように、本実施形態の電子デバイスの製法によれば、貫通孔の内壁絶縁膜及び基板表面絶縁膜、そして素子部、最後に貫通配線の順に電子デバイスを作製する。よって、絶縁膜は、素子部と貫通配線より先に形成されるので、その形成方法と形成条件の制約が少なく、絶縁耐性の高いものが容易に形成できる。例えば、１０００℃程度の高い温度で絶縁耐性の優れたシリコン酸化膜を形成し、絶縁膜とすることができる。また、第１の面側の第１絶縁膜は、そのまま残して第１の面側の絶縁膜として利用しているので、優れた絶縁耐性を得られる。また、素子部形成後、加熱が必要な第１の面側の絶縁膜の再形成（通常、良い絶縁耐性を得るため、２００℃以上の加熱が必要）がないので、素子部の熱劣化が殆どない。これは、素子部が圧電材料を含む場合（例えば、電子デバイスが圧電型超音波トランスデューサの場合）において、効果が特に著しい。なぜなら、圧電材料は、加熱（特に１５０℃以上の加熱）によって、圧電特性が劣化する現象があるからである。また、本実施形態では、素子部より後に貫通配線を形成するので、素子部の形成工程による貫通配線のダメージが抑制される。以上の結果、電気的信頼性の高い電子デバイスが得られる。また、本実施形態では、仮埋め込み材の形成と除去、第１の面側の基板研削、及び第１の面側の絶縁膜の再形成の工程が不要なので、電子デバイスの製造工程が大幅に簡略化される。

以下、より具体的な実施例を説明する。
（実施例１）
図１と図２を用いて、本発明の電子デバイスの作製方法の一つの具体例である実施例１を説明する。ここに示す電子デバイスは、いわゆるＣＭＵＴである。ＣＭＵＴは、振動膜の振動を用いて超音波を送信、受信することができ、特に液中において優れた広帯域特性を容易に得ることができる。実用上、２次元アレイ状に配置される複数の振動膜を１つのエレメントとし、更に、複数のエレメントを基板上に並べて１つの素子部を構成して、所望の機能、性能を実現している。各エレメントを独立に制御するために、それぞれのエレメントに対応する接続配線を形成する必要がある。ＣＭＵＴの小型化及び接続配線による寄生容量の低減のために、基板を貫通する貫通配線を利用することが望ましい。本実施例を説明する図２においては、説明を簡明にするために、ＣＭＵＴの１つのセル（１つの振動膜）のみが示されている。本実施例では、まず、図１（Ａ）〜（Ｄ）のように、貫通孔３、第１絶縁膜２及び第２絶縁膜４を半導体基板１に作成する。そして、図２のように、ＣＭＵＴ素子部５と貫通配線１０（１０−１と１０−２を含む）等を順番に作製する。

まず、図１を用いて、貫通孔３、第１絶縁膜２及び第２絶縁膜４を基板１に作成する工程を説明する。ここで、最初に、図１（Ａ）のように、基板１を用意する。基板１は、シリコン基板であり、直径が４”（インチ）Φ、厚さが２００μｍ、抵抗率が０．１Ω・ｃｍである。基板１の互いに対向する第１の面１ａ及び第２の面１ｂは、一般的に市販されているシリコン基板と同レベルの鏡面度を有する。次に、図１（Ｂ）のように、基板１の第１の面上及び第２の面上に第１絶縁膜２を形成する。第１の面１ａ上の絶縁膜２ａと第２の面１ｂ上の絶縁膜２ｂは、共に酸化シリコンで、厚さが約１μｍであり、約１０００℃の高温でのシリコン熱酸化によって同時に形成される。

次に、図１（Ｃ）のように、貫通孔３を形成する。貫通孔３の加工は、シリコン基板１の第１の面１ａ側（図１（Ａ）参照）より行い、貫通孔３の底部に第２の面の第１絶縁膜２ｂの２ｄ部分が残るようにする。貫通孔３は、直径が５０μｍであり、横方向の周期が２００μｍ、縦方向の周期が２ｍｍの配列で形成する。貫通孔３の加工において、フォトレジストパターン（図示なし）をエッチングマスクとして、酸化シリコンからなる第１絶縁膜２ａとシリコン基板１に対して順番にＲＩＥ加工を行う。貫通孔３の形成によって、第１絶縁膜２ｂの２ｄ部分が貫通孔の底部で露出される。酸化シリコンからなる第１絶縁膜２ａとシリコン基板１のＲＩＥに用いる反応性ガス及び加工条件は異なり、それぞれ十分な選択比とエッチレートがあるように最適化されている。特に、貫通孔３の形成によって、第１絶縁膜２ｂの２ｄ部分が殆どダメージされないように、シリコンのＲＩＥ条件を設定する。貫通孔３の加工後、エッチングマスクとしたフォトレジストパターンをプラズマアッシングで除去する。エッチングマスクとして、Ｃｒ薄膜のパターンを用いることも好適である。その場合、まずフォトレジストパターンでＣｒ薄膜のパターンを形成する。

次に、図１（Ｄ）のように、貫通穴３の内壁３ａ（図２（Ｃ）参照）の表面上に、第２絶縁膜４を形成する。第２絶縁膜４は、約１μｍ厚の酸化シリコンであり、約１０００℃の高温でシリコン熱酸化によって形成される。本実施例では、第２絶縁膜４は第１絶縁膜２と材質が同様であるので、基板全体の応力が低い。ところで、基板が、ガラス基板などの絶縁性基板である場合は、図１（Ｂ）と（Ｃ）の工程が不要で、図１（Ａ）の基板に図１（Ｄ）のように穴３を形成するのみでよい。このとき、穴３は非貫通穴で、その底部に基板の材料を適当な厚さで残すようにする。この場合、図１（Ｄ）に示す第１絶縁膜２（２ａ、２ｂを含む）と第２絶縁膜４は、絶縁性基板の表面と見なすことができる。絶縁性基板の場合、基板表面に高温の絶縁膜を形成する必要がないが、非貫通穴を形成してから素子部５や貫通配線１０を形成することが望ましい。一般的に、絶縁性基板は加工しにくく、腐食性の強い薬品やプラズマも用いることが必要となる。仮に素子部５や貫通配線１０を形成してから非貫通穴を形成すると、素子部５や貫通配線１０がダメージを受けてしまう恐れがある。また、絶縁性基板の場合、図１（Ｄ）で穴３を非貫通にするのは、素子５を形成するとき、基板の第２の面１ｂの表面が平坦で、素子５が形成されやすいためである。

次に、図２（Ａ）〜（Ｉ）を用いて、基板１の第２面１ｂ（図１（Ａ）参照）上に、ＣＭＵＴ素子部５（図２（Ｍ）参照）の接続配線６ｂ、７ｂ以外の部分を形成する工程を説明する。図１（Ｃ）の貫通孔３の加工において、貫通孔３の底部に、第２の面の第１絶縁膜２ｂの２ｄ部分が残っているので、基板の第２の面１ｂは平坦である。素子部５（図２Ｍ参照）を平坦な基板の第２の面１ｂ上に形成するので、貫通孔３を仮埋め込み材で充填し、そして仮埋め込み材を研削して平坦化する必要がない。

ここで、最初に、図２（Ａ）のように、基板１の第２面１ｂ上（図１（Ａ）参照）に第１電極６を形成する。第１電極６は、ＣＭＵＴのセルの振動膜２０（図２（Ｍ）参照）を駆動するための下部電極である。第１電極６は、第１絶縁膜２ｂの上に形成されるので、基板１と絶縁されている。第１電極６は、セルの振動膜２０の振動部分（図２（Ｍ）の間隙（キャビティ）１８に対応する部分）の下部に位置し、振動膜２０の振動部分より周囲に延伸している。第１電極６は、同じエレメント中の各セルに関して、互いに導通するように形成されている。第１電極６は、厚さが約１０ｎｍのＴｉ膜と厚さが約５０ｎｍのＷ膜を積層して構成される。第１電極６は、金属の成膜、フォトリソグラフィーを含むエッチングマスクの形成、及び金属のエッチングを含む方法によって形成することができる。

次に、図２（Ｂ）のように、絶縁膜１３を形成する。絶縁膜１３は、第１電極６の表面を覆い、その役割の１つは第１電極６の絶縁保護膜として働く。絶縁膜１３は、２００ｎｍ厚のシリコン酸化物の膜である。シリコン酸化物の膜は、約３００℃の基板温度でＣＶＤ法によって形成される。シリコン酸化物の成膜後、絶縁膜１３に、開口１３ａ、１３ｂ、１３ｃを形成する。開口１３ａ、１３ｂ、１３ｃは、フォトリソグラフィーを含むエッチングマスク形成の工程と、反応性イオンエッチングを含むドライエッチング工程とを有する方法で形成する。

次に、図２（Ｃ）のように、犠牲層パターン１４を形成する。犠牲層パターン１４は、セルの空隙１８（図２（Ｍ）参照）を形成するためのもので、Ｃｒによって構成される。Ｃｒの厚さは、空隙１８の高さ（厚さ）に応じて決める。例えば、空隙１８の高さが１５０ｎｍの場合、まず、１５０ｎｍ厚のＣｒ膜を電子ビーム蒸着法で絶縁膜１３の上に成膜する。そして、フォトリソグラフィーとウェットエッチングを含む方法でＣｒパターン１４を加工する。一例として、犠牲層パターン１４は、直径が約３０μｍ、高さが約１５０ｎｍの円柱状構造で、エッチホール１７（図２（Ｇ）参照）に繋がる構造を有する。

次に、図２（Ｄ）のように、絶縁膜１５を形成する。絶縁膜１５は、第２電極７の下表面を覆い、その役割の１つは第２電極７の絶縁保護膜として働く（図２（Ｍ）参照）。絶縁膜１５は、４００ｎｍ厚のシリコン窒化物である。シリコン窒化物の膜は、約３００℃の基板温度でＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）によって成膜される。成膜時、成膜ガスの流量等を制御して、絶縁膜１５となるシリコン窒化物の膜が０．１ＧＰａ程度の引張り応力を有するようにする。

次に、図２（Ｅ）のように、第２電極７を形成する。第２電極７は、振動膜の上において第１電極６と対向して形成され、振動膜２０（図２（Ｍ）参照）を駆動するための上部電極である。一例として、第２電極７は、１０ｎｍのＴｉ膜と１００ｎｍのＡｌＮｄ合金膜を順番に積層して形成される。第２電極７は、金属のスパッタ成膜、フォトリソグラフィーを含むエッチングマスクの形成、及び金属のエッチングを含む方法によって形成される。第２電極７は、ＣＭＵＴの製造が完成した時点で、０．４ＧＰａ以下の引張り応力を有するように成膜条件が調整される。第２電極７は、同じエレメント中の各セルに関して、互いに導通するように形成される。

次に、図２（Ｆ）のように、絶縁膜１６を形成する。絶縁膜１６は、第２電極７の上表面を覆い、その役割の１つは第２電極７の絶縁保護膜として働く。絶縁膜１６は、絶縁膜１５と同様な構成を持ち、絶縁膜１５と同様な方法で形成されてもよい。

次に、図２（Ｇ）のように、エッチホール１７を形成して、犠牲層パターン１４（図２（Ｆ）参照）を除去する。まず、エッチホール１７を形成する。エッチホール１７は、フォトリソグラフィーと反応性イオンエッチングを含む方法によって形成される。そして、エッチホール１７を介して、エッチング液の導入によってＣｒからなる犠牲層パターン１４を除去する。これによって、犠牲層パターン１４と同じ形状の空隙１８が形成される。

次に、図２（Ｈ）のように、薄膜１９を形成する。薄膜１９は、エッチホール１７（図２（Ｇ）参照）を封止すると同時に、絶縁膜１５、第２電極７及び絶縁膜１６と併せて、空隙１８の上部に振動可能な振動膜２０を構成する。一例として、薄膜１９は、５００ｎｍ厚のシリコン窒化物である。薄膜１９は、絶縁膜１５と同様、約３００℃の基板温度でＰＥ−ＣＶＤによって成膜される。このように形成された振動膜２０は、全体で０．７ＧＰａ程度の引張り応力を有し、スティッキング（振動膜の底面が空隙１８の上面に着くこと）あるいは座屈がなく、破壊しにくい構造になっている。以上の製造工程において、絶縁膜１５、１６及び１９の膜間密着性を向上するために、上層の膜の成膜前に、下層膜の表面に対してプラズマ処理をしてもよい。このプラズマ処理によって、下層膜の表面が清浄化または活性化される。

次に、図２（Ｉ）のように、電気接続用のコンタクト穴２１（２１ａ、２１ｂ、２１ｃと２１ｄを含む）を形成する。コンタクト穴２１ａは、基板の第２の表面１ｂ（図１（Ａ）参照）側において、第１絶縁膜２ｂの貫通孔３−１の底部２ｄ−１に対応する表面を部分的に露出する開口である。コンタクト穴２１ｂは、第２電極７の表面を部分的に露出する開口である。コンタクト穴２１ｃは、第１電極６の表面を部分的に露出する開口である。コンタクト穴２１ｄは、基板の第２の表面１ｂ（図１（Ａ）参照）側において、第１絶縁膜２ｂの貫通孔３−２の底部２ｄ−２に対応する表面を部分的に露出する開口である。コンタクト穴２１の形成法として、フォトリソグラフィーを含むエッチングマスク形成と、シリコン窒化物の反応性イオンエッチングとを含む方法を用いる。コンタクト穴２１は、例えば、直径が１０μｍ程度の円柱状穴である。

次に、図２（Ｊ）のように、基板１の第２表面１ｂ（図１（Ａ）参照）上に金属膜２２を形成する。金属膜２２は、第２電極７と第１電極６とを、コンタクト穴２１ｂと２１ｃ（図２（Ｉ）参照）を介して連結し、同電位にする。また、金属膜２２は、コンタクト穴２１ａ、２１ｄ（図２（Ｉ）参照）を介して、基板１の第２表面１ｂ（図１（Ａ）参照）側に露出した貫通孔３（３−１と３−２を含む）の底部２ｄ（２ｄ−１と２ｄ−２を含む）の表面に成膜される。金属膜２２は、例えば、厚さが１０ｎｍのＴｉ膜と厚さが５００ｎｍのＡｌ膜を順番に積層して形成される。金属膜２２の成膜方法としては、例えば、スパッタ法がある。

次に、図２（Ｋ）のように、貫通孔３の開口３ｂから見て、金属膜２２が部分的に露出するように、第１絶縁膜２ｂの２ｄ−１部分と２ｄ−２部分（図２（Ｊ）参照）を加工して開口２ｅ−１、２ｅ-２を形成する。図２（Ｋ）では、金属膜２２の７ａ部分と６ａ部分が露出されている。第１絶縁膜２ｂの２ｄ（２ｄ−１と２ｄ−２を含む）部分の加工において、第２絶縁膜４が大きなダメージを受けないようにする。そのため、開口２ｅ（２ｅ−１と２ｅ-２を含む）の加工は、ドライエッチングを利用して、エッチングマスクにしたドライフィルムレジスト９の開口９−１、９−２を、貫通孔３の開口３ｂよりも小さくしている。加えて、ドライエッチング法として、直進性の高いＲＩＥを用いる。開口２ｅの加工と同時に、基板１の第１の面（図１（Ａ）参照）の第１絶縁膜２ａに、開口２ｆを形成し、基板１が露出するようにする。開口２ｅ−１、２ｅ-２及び２ｆの形成後、ドライフィルムレジスト９を適宜な手法で除去する。

次に、図２（Ｌ）を用いて、貫通配線１０の形成工程を説明する。ここで、図２（Ｌ）のように、最初に、金属膜２２をシード層として、電解めっきによって、貫通孔３の内部を導電部材１０（１０−１と１０−２を含む）で埋め込む。電気接続の確実性を確保するため、導電部材１０を絶縁膜２ａの開口２ｃ（図１（Ｃ）参照）から突出させる。電解めっきのとき、めっき液は貫通孔３の開口３ｂより貫通孔の中を循環し、導電部材１０は導電性膜２２の６ａ部分と７ａ部分を起点として成長する。導電部材１０は、例えば、Ｃｕを主成分とする。この場合、導電部材１０のめっきは、例えば、硫酸銅を主液としたＣｕの電解めっきである。めっき時、貫通孔３の外側にある導電性膜２２の表面にめっき成長しないように、導電性膜２２の表面がめっき液と接触しないようにする。つまり、導電性膜２２の６ａ部分と７ａ部分だけを起点として、めっき成長させる。めっき時、ＣＭＵＴ素子部の電極（第１電極６と第２電極７を含む）が金属膜２２によって連結され、同電位になっているので、電界によるダメージがない。めっき成長後、導電部材１０の端面１０ａ、１０ｂが出るように、基板１の第１の表面１ａ側から加工を行う。端面１０ａ、１０ｂの加工は、ＣＭＰを用いる。ＣＭＰによって、端面１０ａは絶縁膜２ａの表面とほぼ同じ高さになり、表面が平坦化される。このように端面加工を施した導電部材１０は、貫通配線１０となる。

次に、図２（Ｍ）を用いて、接続配線６ｂ、７ｂ及び電極パッド１１、１２及び２３の形成工程を説明する。ここで、図２（Ｍ）のように、最初に、基板１の第１表面１ａ（図１（Ａ）参照）側に、電極パッド１１、１２及び２３を形成する。電極パッド１１、１２は、それぞれ貫通配線１０−１、１０−２と接続するように形成される。電極パッド２３は、開口２ｆ（図２（Ｌ）参照）を介して、基板１と接続するように形成される。電極パッド１１、１２及び２３は、厚さが約５００ｎｍのＡｌ膜から構成され、Ａｌのスパッタ成膜と、フォトリソグラフィーを含むエッチングマスク形成と、Ａｌのエッチングとを含む工程で形成される。電極パッド１１、１２及び２３の形成工程において、基板１の第２表面１ｂ（図１（Ａ）参照）側の金属膜２２のダメージを発生させないように、金属膜２２を保護しておく。金属膜２２の保護は、例えば、フォトレジストを用いる。電極パッド１１、１２及び２３の形成後、金属膜２２を加工して、接続配線６ｂ、７ｂのパターンを形成する。金属膜２２の加工は、フォトリソグラフィーを含むエッチングマスク形成と、金属のエッチングとを含む工程で行う。

金属膜２２の加工において、電極パッド１１、１２及び２３をフォトレジストで保護しておく。上述の工程では、貫通配線１０は電極パッド１１、１２及び接続配線６ｂ、７ｂに保護されているので、薬品などによる腐食を受けることがない。また、接続配線６ｂ、７ｂ及び電極パッド１１、１２及び２３の形成を低い温度で行うことで、貫通配線１０は、熱変形や熱拡散が少なくい。図２（Ｍ）から分かるように、基板１の第２表面１ｂ（図１（Ａ）参照）側にある第１電極６は、接続配線６ｂによって貫通配線１０−２と接続され、基板１の第１表面１ａ（図１（Ａ）参照）側にある電極パッド１２まで引出される。同様、基板１の第２表面１ｂ（図１（Ａ）参照）側にある第２電極７は、接続配線７ｂによって貫通配線１０−１と接続され、基板１の第１表面１ａ（図１（Ａ）参照）側にある電極パッド１１まで引出される。

そして、図示はしないが、ＣＭＵＴ素子部を制御回路と接続する。接続は、電極パッド１１、１２及び２３を介して行う。接続の方法として、ＡＣＦ接合を用いる。ＣＭＵＴを駆動する際、バイアス電圧を第１の電極６に印加し、信号印加または信号取り出し電極として第２の電極７を用いている。電極パッド２３を介して基板１を接地することで、信号ノイズを低減することができる。

以上のようにして、貫通配線を有する基板、ＣＭＵＴ素子部及び制御回路からなるＣＭＵＴが製造される。本実施例のＣＭＵＴの製法によれば、貫通孔の内壁絶縁膜及び基板表面絶縁膜、そしてＣＭＵＴ素子部、最後に貫通配線の順にＣＭＵＴ素子部を作製する。よって、絶縁膜は、ＣＭＵＴ素子部と貫通配線より先に形成されるので、その形成方法と形成条件の制約が少なく、絶縁耐性の高いものが容易に形成できる。例えば、１０００℃程度の高い温度で絶縁耐性の優れたシリコン酸化膜を形成し、絶縁膜とすることができる。また、第１の面側の第１絶縁膜は、そのまま残して第１の面側の絶縁膜として利用しているので、優れた絶縁耐性が得られる。また、ＣＭＵＴ素子部の形成後、２００℃以上の加熱が不要なので、ＣＭＵＴ素子部の熱劣化が殆どない。同時に、貫通配線は、ＣＭＵＴ素子部より後に形成されるので、ＣＭＵＴ素子部の形成工程による絶縁劣化や接続不良が避けられる。その結果、電気的信頼性の高いＣＭＵＴが得られる。また、貫通孔を形成する際、ＣＭＵＴ素子部を形成する面側の絶縁膜を貫通せず残すことによって、ＣＭＵＴ素子部を形成する面側の平坦化が不要で、ＣＭＵＴの製造工程が大幅に簡略化される。

上述の作製方法は、ＬＳＩチップやＭＥＭＳ素子を含めた様々なデバイスやシステムの作製に応用ないし適用できる。これによって、電子デバイスやシステムの小型化、高密度化、高機能化を図ることができる。

（実施例２）
図４（ａ）は、光音響効果を利用した被検体情報取得装置の実施例を示したものである。光源２０１０から発振したパルス光は、レンズ、ミラー、光ファイバー等の光学部材２０１２を介して、被検体２０１４に照射される。被検体２０１４の内部にある光吸収体２０１６は、パルス光のエネルギーを吸収し、音響波である光音響波２０１８を発生する。プローブ（探触子）２０２２内の本発明のトランスデューサ２０２０は、光音響波２０１８を受信して電気信号に変換し、信号処理部２０２４に出力する。信号処理部２０２４は、入力された電気信号に対して、Ａ／Ｄ変換や増幅等の信号処理を行い、データ処理部２０２６へ出力する。データ処理部２０２６は、入力された信号を用いて被検体情報（光吸収係数などの被検体の光学特性値を反映した特性情報）を画像データとして取得する。ここでは、信号処理部２０２４とデータ処理部２０２６を含めて、処理部という。表示部２０２８は、データ処理部２０２６から入力された画像データに基づいて、画像を表示する。以上のように、本例の被検体の情報取得装置は、本発明のトランスデューサと、光源と、データ処理装置と、を有する。そして、該トランスデューサは、光源から発振した光が被検体に照射されることにより発生する光音響波を受信して電気信号に変換し、データ処理装置は、電気信号を用いて被検体の情報を取得する。

図４（ｂ）は、音響波の反射を利用した超音波エコー診断装置等の被検体情報取得装置を示したものである。プローブ（探触子）２１２２内の本発明のトランスデューサ２１２０から被検体２１１４へ送信された音響波は、反射体２１１６により反射される。トランスデューサ２１２０は、反射された音響波（反射波）２１１８を受信して電気信号に変換し、信号処理部２１２４に出力する。信号処理部２１２４は、入力された電気信号に対して、Ａ／Ｄ変換や増幅等の信号処理を行い、データ処理部２１２６へ出力する。データ処理部２１２６は、入力された信号を用いて被検体情報（音響インピーダンスの違いを反映した特性情報）を画像データとして取得する。ここでも、信号処理部２１２４とデータ処理部２１２６を含めて、処理部という。表示部２１２８は、データ処理部２１２６から入力された画像データに基づいて、画像を表示する。以上のように、本例の被検体の情報取得装置は、本発明のトランスデューサと、該トランスデューサが出力する電気信号を用いて被検体の情報を取得する処理部と、を有し、該トランスデューサは、被検体からの音響波を受信し、電気信号を出力する。

なお、プローブは、機械的に走査するものであっても、医師や技師等のユーザが被検体に対して移動させるもの（ハンドヘルド型）であってもよい。また、図４（ｂ）のように反射波を用いる装置の場合、音響波を送信するプローブは受信するプローブと別に設けてもよい。さらに、図４（ａ）と図４（ｂ）の装置の機能をどちらも兼ね備えた装置とし、被検体の光学特性値を反映した被検体情報と、音響インピーダンスの違いを反映した被検体情報と、をどちらも取得するようにしてもよい。この場合、図４（ａ）のトランスデューサ２０２０が光音響波の受信だけでなく、音響波の送信と反射波の受信を行うようにしてもよい。

また、上記の如き静電容量型などのトランスデューサを、外力の大きさを測定する測定装置などでも用いることができる。ここでは、外力を受けるトランスデューサからの電気信号を用いて、トランスデューサの表面に印加された外力の大きさを測定する。

１・・基板、１ａ・・基板の第１の面、１ｂ・・基板の第２の面、２・・第１絶縁膜、３・・貫通孔、４・・第２絶縁膜、５・・素子部、１０・・貫通配線（導電部材）

Claims (17)

1. 半導体基板に、貫通配線と素子部を有する電子デバイスとを作製する方法であって、
   前記基板の対向する第１の面及び第２の面にそれぞれ第１絶縁膜を形成する工程と、
   前記第２の面の第１絶縁膜の少なくとも一部が残って前記基板を完全には貫通しないように、前記第１の面側の第１絶縁膜と前記基板とを貫通する貫通孔を形成する工程と、
   前記貫通孔の内壁に、第２絶縁膜を形成する工程と、
   前記第２の面の第１絶縁膜において、前記素子部の電極が前記貫通孔の底面と少なくとも部分的に重なるように前記素子部を形成する工程と、
   前記貫通孔の底面において、前記電極の一部が前記第１の面側に露出するように、前記第１の面側から前記第２の面の第１絶縁膜を加工する工程と、
   前記電極の露出部分をシード層として、電解めっきによって前記貫通孔の内部を導電材料で埋め込む工程と、
   をこの順で行うことを特徴とする電子デバイスの作製方法。
2. 前記第１の面側の第１絶縁膜を前記第１の面側の絶縁膜とすることを特徴とする請求項１に記載の電子デバイスの作製方法。
3. 前記半導体基板がシリコン基板であることを特徴とする請求項１または２に記載の電子デバイスの作製方法。
4. 前記第２絶縁膜がシリコンの酸化膜であることを特徴とする請求項１乃至３の何れか１項に記載の電子デバイスの作製方法。
5. 前記第１絶縁膜と前記第２絶縁膜は材質が異なることを特徴とする請求項１乃至４の何れか１項に記載の電子デバイスの作製方法。
6. 前記第１絶縁膜と前記第２絶縁膜は材質が同質であることを特徴とする請求項１乃至４の何れか１項に記載の電子デバイスの作製方法。
7. 前記貫通孔の底面で前記電極の一部が前記第１の面側に露出するように、前記第１の面側から前記第２の面の第１絶縁膜を加工する工程において、前記第２の面の第１絶縁膜に形成する開口の内径を前記貫通孔の内径よりも小さくすることを特徴とする請求項１乃至６の何れか１項に記載の電子デバイスの作製方法。
8. 絶縁性を有する基板に、貫通配線と素子部を有する電子デバイスとを作製する方法であって、
   前記基板の対向する第１の面及び第２の面のうちの第２の面の基板材料が残るように、前記第１の面側から前記基板を貫通しない非貫通孔を形成する工程と、
   前記第２の面において、前記素子部の電極が前記非貫通孔の底面と少なくとも部分的に重なるように前記素子部を形成する工程と、
   前記非貫通孔の底面において、前記電極の一部が前記第１の面側に露出するように、前記第１の面側から前記第２の面の前記基板材料を加工し、前記非貫通孔を貫通孔にする工程と、
   前記電極の露出部分をシード層として、電解めっきによって前記貫通孔の内部を導電材料で埋め込む工程と、
   をこの順で行うことを特徴とする電子デバイスの作製方法。
9. 前記素子部は静電容量型超音波トランスデューサであることを特徴とする請求項１乃至８の何れか１項に記載の電子デバイスの作製方法。
10. 前記素子部は圧電型超音波トランスデューサであることを特徴とする請求項１乃至８の何れか１項に記載の電子デバイスの作製方法。
11. 基板の対向する第１の面と第２の面の間を貫通する貫通配線と電気的に接続された前記第２の面上の電極を有する電子デバイスであって、
    前記第２の面上の絶縁膜または絶縁部に形成され前記貫通配線の径より小さい開口を介して、前記電極は前記貫通配線と電気的に接続されていることを特徴とする電子デバイス。
12. 静電容量型超音波トランスデューサであることを特徴とする請求項１１に記載の電子デバイス。
13. 圧電型超音波トランスデューサであることを特徴とする請求項１１に記載の電子デバイス。
14. 請求項１２または１３に記載のトランスデューサと、該トランスデューサが出力する電気信号を用いて被検体の情報を取得する処理部と、を有し、
    前記トランスデューサは、前記被検体からの音響波を受信し、前記電気信号に変換することを特徴とする被検体情報取得装置。
15. 光源をさらに有し、
    前記トランスデューサは、前記光源から出射された光が被検体に照射されることにより発生する光音響波を受信して電気信号に変換し、
    前記処理部は、前記電気信号を用いて被検体の情報を取得することを特徴とする請求項１４に記載の被検体情報取得装置。
16. 請求項１２または１３に記載のトランスデューサと、光源と、該トランスデューサが出力する電気信号を用いて被検体の情報を取得する処理部と、を有し、
    前記トランスデューサは、前記光源から発振した光が被検体に照射されることにより発生する音響波を受信して前記電気信号に変換することを特徴とする被検体情報取得装置。
17. 外力を受ける請求項１２または１３に記載のトランスデューサを有し、
    前記トランスデューサからの電気信号を用いて、前記トランスデューサの表面に印加された外力の大きさを測定することを特徴とする測定装置。

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