KR20230019765A - 압전 디바이스 패드 상의 배리어 층 - Google Patents
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Abstract
본 개시의 다양한 실시예는 패드 배리어 층이 압전 디바이스의 패드를 덮는 집적 회로(IC) 칩에 관한 것이다. 패드 배리어 층은 수소 이온 및/또는 기타 잘못된 재료가 압전 층으로 확산하는 것을 막도록 구성된다. 패드 배리어 층이 없다면, 패드를 형성한 후에 수행되는 수소 이온 함유 프로세스로부터의 수소 이온이, 패드로부터 압전 디바이스로 연장된 비아를 따라 압전 층으로 확산할 수 있다. 수소 이온 및/또는 기타 잘못된 재료의 압전 디바이스에의 확산을 막음으로써, 패드 배리어 층은 압전 층의 박리 및 파괴를 방지할 수 있다. 따라서, 패드 배리어 층은 압전 디바이스의 고장을 방지할 수 있다.
Description
관련 출원에 대한 참조
본 출원은 2021년 8월 2일 출원된 미국 가출원 번호 제63/228,275호의 이익을 주장하며, 이 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.
압전 액추에이터 및 기타 적합한 압전 디바이스는 전기 신호에 응답하여 물리적 움직임을 생성할 수 있다. 물리적 움직임은 다양한 종류의 기계 및 광학 시스템을 제어하는데 사용될 수 있다. 예를 들어, 물리적 움직임은 스피커를 생성하기 위해 움직임가능한 멤브레인(moveable membrane)의 움직임을 제어하는데 사용될 수 있다.
본 개시의 다양한 실시예는 패드 배리어 층이 압전 디바이스의 패드를 덮는 집적 회로(IC) 칩에 관한 것이다. 패드 배리어 층은 수소 이온 및/또는 기타 잘못된 재료가 압전 층으로 확산하는 것을 막도록 구성된다. 패드 배리어 층이 없다면, 패드를 형성한 후에 수행되는 수소 이온 함유 프로세스로부터의 수소 이온이, 패드로부터 압전 디바이스로 연장된 비아를 따라 압전 층으로 확산할 수 있다. 수소 이온 및/또는 기타 잘못된 재료의 압전 디바이스에의 확산을 막음으로써, 패드 배리어 층은 압전 층의 박리 및 파괴를 방지할 수 있다. 따라서, 패드 배리어 층은 압전 디바이스의 고장을 방지할 수 있다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 배리어 층이 압전 디바이스의 패드를 덮는 집적 회로(IC) 칩의 일부 실시예의 단면도를 예시한다.
도 2는 압전 디바이스가 멤브레인을 둘러싸는 도 1의 IC 칩의 일부 실시예의 확대된 단면도를 예시한다.
도 3은 도 2의 IC 칩의 일부 실시예의 상부 레이아웃도를 예시한다.
도 4a 및 도 4b는 도 3의 IC 칩의 일부 대안의 실시예의 상부 레이아웃도를 예시한다.
도 5a 내지 도 5g는 도 2의 IC 칩의 일부 대안의 실시예의 단면도들을 예시한다.
도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b는 배리어 층이 압전 디바이스의 패드를 덮는 IC 칩을 형성하는 방법의 일부 실시예의 일련의 도면들을 예시한다.
도 21은 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 실시예의 블록도를 예시한다.
도 22는 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 제1 대안의 실시예의 단면도를 예시한다.
도 23 내지 도 25는 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 제2 대안의 실시예의 일련의 단면도들을 예시한다.
도 26 및 도 27은 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 제3 대안의 실시예의 일련의 단면도들을 예시한다.
도 1은 배리어 층이 압전 디바이스의 패드를 덮는 집적 회로(IC) 칩의 일부 실시예의 단면도를 예시한다.
도 2는 압전 디바이스가 멤브레인을 둘러싸는 도 1의 IC 칩의 일부 실시예의 확대된 단면도를 예시한다.
도 3은 도 2의 IC 칩의 일부 실시예의 상부 레이아웃도를 예시한다.
도 4a 및 도 4b는 도 3의 IC 칩의 일부 대안의 실시예의 상부 레이아웃도를 예시한다.
도 5a 내지 도 5g는 도 2의 IC 칩의 일부 대안의 실시예의 단면도들을 예시한다.
도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b는 배리어 층이 압전 디바이스의 패드를 덮는 IC 칩을 형성하는 방법의 일부 실시예의 일련의 도면들을 예시한다.
도 21은 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 실시예의 블록도를 예시한다.
도 22는 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 제1 대안의 실시예의 단면도를 예시한다.
도 23 내지 도 25는 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 제2 대안의 실시예의 일련의 단면도들을 예시한다.
도 26 및 도 27은 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 제3 대안의 실시예의 일련의 단면도들을 예시한다.
본 개시는 본 개시의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
압전 액추에이터 또는 일부 기타 적합한 압전 디바이스는 하부 전극, 하부 전극 위에 있는 압전 층, 및 압전 층 위에 있는 상부 전극을 포함할 수 있다. 상부 전극 패드는 상부 전극 위에 있으며, 상부 전극 패드로부터 상부 전극으로 연장된 상부 전극 비아에 의해 상부 전극에 전기적으로 커플링된다. 하부 전극 패드는 하부 전극 위에 있으며, 하부 전극 패드로부터 하부 전극으로 연장된 하부 전극 비아에 의해 하부 전극에 전기적으로 커플링된다.
압전 디바이스에 관련한 난제는 압전 층을 형성한 후에 수소 이온 함유 프로세스가 채용될 수 있다는 것이다. 또한, 상부 전극 비아 및 하부 전극 비아는 수소 이온 함유 프로세스로부터의 수소 이온이 압전 층으로 확산할 확산 경로를 제공할 수 있다. 압전 층으로 확산하는 수소 이온은 압전 층에 축적되고 압전 층의 박리 및 파괴를 유발할 수 있으며, 그에 의해 압전 디바이스가 고장날 수 있다.
본 개시의 다양한 실시예는 패드 배리어 층이 압전 디바이스의 패드를 덮는 집적 회로(IC) 칩에 관한 것이다. 패드 배리어 층은 수소 이온 및/또는 기타 잘못된 재료가 압전 층으로 확산하는 것을 막도록 구성된다. 패드 배리어 층이 없으면, 패드를 형성한 후에 수행되는 수소 이온 함유 프로세스로부터의 수소 이온은 패드로부터 압전 디바이스로 연장된 비아를 따라 압전 층으로 확산할 수 있다. 수소 이온 및/또는 기타 잘못된 재료의 압전 디바이스로의 확산을 막음으로써, 패드 배리어 층은 압전 층의 박리 및 파괴를 방지할 수 있다. 따라서, 패드 배리어 층은 압전 디바이스의 고장을 방지할 수 있다.
도 1을 참조하면, IC 칩의 일부 실시예의 단면도(100)가 제공되며, 패드 배리어 층(102)은 압전 디바이스(106)의 패드(104)를 덮는다. 압전 디바이스(106)는 기판(108) 위에 있으며, 기판 유전체 층(110)에 의해 기판(108)으로부터 분리된다. 또한, 압전 디바이스(106)는 하부 전극(112), 하부 전극(112) 위에 있는 압전 층(114), 및 압전 층(114) 위에 있는 상부 전극(116)을 포함한다. 일부 실시예에서, 압전 디바이스(106)는 액추에이터이지만, 다른 적합한 타입의 압전 디바이스도 사용가능하다. 일부 실시예에서, 압전 디바이스(106)는 또한 MPM(metal-piezoelectric-metal) 구조물 및/또는 압전 구조물로도 지칭될 수 있다.
디바이스 배리어 층(118) 및 디바이스 유전체 층(120)이 압전 디바이스(106) 위에 있으며, 압전 디바이스(106)와 패드(104) 사이에 적층된다. 디바이스 배리어 층(118)은 디바이스 유전체 층(120)을 압전 디바이스(106)로부터 분리하며, 수소 이온 및/또는 기타 적당한 잘못된 재료가 디바이스 배리어 층(118) 위로부터 압전 층(114)으로 확산하는 것을 막도록 구성된다. 일부 실시예에서, 디바이스 배리어 층(118)은 수소 배리어 층으로 간주될 수 있다.
패드(104)는 디바이스 배리어 층(118) 위에 있으며, 제1 단부(104fe) 및 제2 단부(104se)를 포함한다. 제1 단부(104fe)는 상부 전극(116) 위에 있으며, 비아(122)는 제1 단부(104fe)로부터 디바이스 배리어 층(118) 및 디바이스 유전체층(120)을 통해 상부 전극(116)으로 연장된다. 대안의 실시예에서, 비아(122)는 상부 전극(116) 대신 하부 전극(112)으로 연장된다. 제2 단부(104se)는 제1 단부(104fe)로부터 멀리 떨어져 있으며(distal), 압전 디바이스(106)로부터 측방향으로 오프셋되어 있다.
패드 배리어 층(102)은 패드(104)를 덮고, 패시베이션 층(124)이 패드 배리어 층(102) 및 디바이스 유전체 층(120)을 덮는다. 또한, 패드 개구부(126)가 패드(104)의 제2 단부(104se)를 노출시키도록 패드 배리어 층(102) 및 패시베이션 층(124)을 통해 연장된다. 디바이스 배리어 층(118)과 유사하게, 패드 배리어 층(102)은 수소 이온 및/또는 기타 적당한 잘못된 재료가 패드(104) 위로부터 압전 디바이스(106)로 확산하는 것을 막도록 구성된다. 일부 실시예에서, 패드 배리어 층(102)은 수소 배리어 층으로 간주될 수 있다. 패드 배리어 층(102)이 없다면, 패드(104)를 형성한 후에 수행되는 수소 함유 반도체 제조 프로세스로부터의 수소 이온이 비아(122)를 따라 압전 층(114)으로 확산할 수 있다.
압전 층(114)으로 확산하는 수소 이온은 압전 층(114)에 축적되고 압전 층(114)의 박리 및 파괴를 유발할 수 있으며, 그에 의해 압전 디바이스(106)가 고장날 수 있다. 따라서, 압전 층(114)에의 수소 이온의 확산을 막음으로써, 패드 배리어 층(102) 및 디바이스 배리어 층(118)은 압전 층(114)의 박리 및 파괴를 방지할 수 있다. 따라서, 패드 배리어 층(102) 및 디바이스 배리어 층(118)은 압전 디바이스(106)의 고장을 방지할 수 있다.
패드 개구부(126)가 패드 배리어 층(102)을 통해 연장되기 때문에, 수소 이온 및/또는 기타 잘못된 재료가 패드 배리어 층(102)을 통해 연장될 수 있다. 그러나, 패드 개구부(126)는 압전 디바이스(106)로부터 측방향으로 오프셋된 패드(104)의 제2 단부(104se)에 있기 때문에, 패드 개구부(126)로부터 압전 층(114)으로의 확산 경로는 길 수 있다. 따라서, 수소 이온 및/또는 기타 잘못된 재료가 패드 개구부(126)로부터 압전 층(114)으로 확산할 가능성은 낮을 수 있다.
일부 실시예에서, 패드 배리어 층(102)의 두께(Tpb)는 약 200-600 옹스트롬, 약 200-400 옹스트롬, 약 400-600 옹스트롬, 또는 일부 다른 적합한 값이다. 두께(Tpb)가 너무 작으면(예컨대, 약 200 옹스트롬 미만), 패드 배리어 층(102)은 패드 배리어 층(102)을 통한 수소 이온 및/또는 기타 잘못된 재료의 확산을 막을 수 없을 것이다. 두께(Tpb)가 너무 크면(예컨대, 약 600 옹스트롬 초과), 재료가 낭비될 수 있고, 패드 배리어 층(102)에서의 높은 지형 변동이 제조 수율을 감소시키는 프로세싱 난제를 제시할 수 있다.
일부 실시예에서, 패드 배리어 층(102)은 결정질이고/이거나, 약 2 g/cm3, 2.6 g/cm3, 5 g/cm3 또는 일부 기타 적합한 값보다 큰 밀도를 갖는다. 이러한 밀도가 수소 이온 및/또는 기타 잘못된 재료의 패드 배리어 층(102)을 통한 확산을 막을 수 있다는 것을 알았다.
일부 실시예에서, 패드 배리어 층(102)은 금속 산화물 또는 일부 기타 적합한 재료이다. 금속 산화물은 예를 들어, 알루미늄 산화물(예컨대, Al2O3), 티타늄 산화물(예컨대, TiO2), 철 산화물(예컨대, Fe2O3), 지르코늄 산화물(예컨대, ZrO2), 아연 산화물(예컨대, ZnO), 구리 산화물(예컨대, CuO), 탄탈럼 산화물(예컨대, Ta2O5), 일부 기타 적합한 타입의 금속 산화물, 또는 전술한 바의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 패드 배리어 층(102)은 유전체이다. 일부 실시예에서, IC 칩의 형성 동안, 패드 배리어 층(102)은 수소 이온 및/또는 기타 잘못된 재료에 의존하지 않는 프로세스에 의해 퇴적된다. 예를 들어, 패드 배리어 층(102)은 물리적 기상 증착(PVD; physical vapor deposition) 또는 일부 기타 적합한 타입의 퇴적에 의해 퇴적될 수 있다.
일부 실시예에서, 디바이스 배리어 층(118)은 패드 배리어 층(102)과 동일한 재료이다. 다른 실시예에서, 디바이스 배리어 층(118)은 패드 배리어 층(102)과 상이한 재료이다. 일부 실시예에서, 디바이스 배리어 층(118)은 결정질이고/이거나, 약 2 g/cm3, 2.6 g/cm3, 5 g/cm3 또는 일부 기타 적합한 값보다 큰 밀도를 갖는다. 일부 실시예에서, 밀도는 패드 배리어 층(102)의 밀도와 동일하다. 일부 실시예에서, 디바이스 배리어 층(118)은 유전체이다.
일부 실시예에서, 기판(108)은 실리콘 또는 일부 기타 적합한 타입의 반도체 재료의 벌크 기판이다. 다른 실시예에서, 기판(108)은 SOI(semiconductor-on-insulator) 기판 또는 일부 기타 적합한 타입의 반도체 기판이다. 기판(108)이 SOI 기판인 경우에, SOI 기판의 반도체 재료는 실리콘 또는 일부 기타 적합한 타입의 반도체 재료일 수 있다.
일부 실시예에서, 기판 유전체 층(110)은 실리콘 산화물 및/또는 일부 기타 적합한 유전체(들)이거나 이를 포함한다. 일부 실시예에서, 디바이스 유전체 층(120)은 실리콘 산화물 및/또는 일부 기타 적합한 유전체(들)이거나 이를 포함한다. 일부 실시예에서, 기판 유전체 층(110) 및 디바이스 유전체 층(120)은 동일 재료이거나 이를 포함한다. 다른 실시예에서, 기판 유전체 층(110) 및 디바이스 유전체 층은 상이한 재료이거나 이를 포함한다. 일부 실시예에서, 패시베이션 층(124)은 실리콘 질화물 및/또는 일부 기타 적합한 유전체(들)이거나 이를 포함한다.
일부 실시예에서, 패드 배리어 층(102)을 통한 그리고/또는 패드 배리어 층(102) 내의 수소 이온의 확산 속도는 다음보다 작다: 1) 기판 유전체 층(110)을 통한 그리고/또는 기판 유전체 층(110) 내의 수소 이온의 확산 속도; 2) 디바이스 유전체 층(120)을 통한 그리고/또는 디바이스 유전체 층(120) 내의 수소 이온의 확산 속도; 3) 패드(104)를 통한 그리고/또는 패드(104) 내의 수소 이온의 확산 속도; 4) 패시베이션 층(124)을 통한 그리고/또는 패시베이션 층(124) 내의 수소 이온의 확산 속도; 또는 5) 전술한 바의 임의의 조합. 마찬가지로, 일부 실시예에서, 디바이스 배리어 층(118)을 통한 그리고/또는 디바이스 배리어 층(118) 내의 수소 이온의 확산 속도는 다음보다 작다: 1) 기판 유전체 층(110)을 통한 그리고/또는 기판 유전체 층(110) 내의 수소 이온의 확산 속도; 2) 디바이스 유전체 층(120)을 통한 그리고/또는 디바이스 유전체 층(120) 내의 수소 이온의 확산 속도; 3) 패드(104)를 통한 그리고/또는 패드(104) 내의 수소 이온의 확산 속도; 4) 패시베이션 층(124)을 통한 그리고/또는 패시베이션 층(124) 내의 수소 이온의 확산 속도; 또는 5) 전술한 바의 임의의 조합. 패드 배리어 층(102) 및/또는 디바이스 배리어 층(118)의 속도는 예를 들어 0일 수 있거나 0에 가까울 수 있다.
일부 실시예에서, 압전 층(114)은 납 지르코네이트 티타네이트(예컨대, PZT) 및/또는 일부 기타 적합한 압전 재료(들)이거나 이를 포함한다. 일부 실시예에서, 하부 전극(112)은 티타늄 산화물, 플래티늄, 일부 기타 적합한 금속(들) 또는 전도성 재료(들), 또는 전술한 바의 임의의 조합이거나 이를 포함한다. 일부 실시예에서, 상부 전극(116)은 티타늄 산화물, 플래티늄, 일부 기타 적합한 금속(들) 또는 전도성 재료(들), 또는 전술한 바의 임의의 조합이거나 이를 포함한다. 일부 실시예에서, 상부 및 하부 전극(112, 116)은 동일 재료이거나 이를 포함한다. 다른 실시예에서, 상부 및 하부 전극(112, 116)은 상이한 재료이거나 이를 포함한다.
일부 실시예에서, 패드(104)는 구리, 알루미늄 구리, 알루미늄, 일부 기타 적합한 금속(들) 또는 전도성 재료(들), 또는 전술한 바의 임의의 조합이거나 이를 포함한다. 일부 실시예에서, 디바이스 배리어 층(118)은 패드(104)의 재료가 패드(104)로부터 압전 디바이스(106)로 확산하는 것을 막도록 구성된다. 이러한 재료는 예를 들어 구리 및/또는 일부 기타 적합한 재료일 수 있거나 이를 포함할 수 있다.
일부 실시예에서, 도시되지 않았지만, 범프 구조물, 와이어 본드 구조물, 또는 일부 기타 적합한 타입의 전도성 구조물이, 패드(104) 및 그에 따라 압전 디바이스(106)를 또다른 IC 칩, 인쇄 회로 보드(PCB; printed circuit board), 인터포저 구조물, 또는 일부 기타 적합한 구조물에 전기적으로 커플링하도록, 패드 개구부(126)에 형성된다.
도 2를 참조하면, 도 1의 IC 칩의 일부 실시예의 확대된 단면도(200)가 제공되며, 압전 디바이스(106)가 멤브레인(202)을 둘러싼다. 상부 전극(116)으로부터 하부 전극(112)으로의 전압의 인가시, 압전 디바이스(106)는 진동하고, 그에 의해 멤브레인(202)을 사운드 개구부(204) 내에서 움직이게 한다. 그리하여, 멤브레인(202) 및 압전 디바이스(106)는 집합적으로 압전 스피커 또는 일부 기타 적합한 구조물을 형성한다.
한 쌍의 패드(104) 및 한 쌍의 비아(122)가 압전 디바이스(106)에 전기적으로 커플링한다. 한 쌍의 패드(104)는 상부 전극 패드(104t) 및 하부 전극 패드(104b)를 포함하고, 한 쌍의 비아(122)는 상부 전극 비아(122t) 및 하부 전극 비아(122b)를 포함한다. 상부 전극 패드(104t) 및 상부 전극 비아(122t)는 도 1에 관련하여 예시 및 기재된 패드(104) 및 비아(122)에 대응한다. 하부 전극 패드(104b) 및 하부 전극 비아(122b)는 사운드 개구부(204)의, 상부 전극 패드(104t) 및 상부 전극 비아(122t)와는 반대인 측에 있다. 또한, 하부 전극 비아(122b)는 하부 전극 패드(104b)로부터 하부 전극(112)으로 연장된다.
패드 배리어 층(102)은 패드(104) 둘 다를 덮고, 상부 전극 배리어 세그먼트(102t) 및 하부 전극 배리어 세그먼트(102b)를 포함한다. 상부 전극 배리어 세그먼트(102t)는 상부 전극 패드(104t)를 덮는 반면에, 하부 전극 배리어 세그먼트(102b)는 하부 전극 패드(104b)를 덮는다.
패드(104)를 덮음으로써, 패드 배리어 층(102)은 수소 이온 및/또는 기타 잘못된 입자가 상부 전극 패드(104t) 및 하부 전극 패드(104b) 위로부터 압전 디바이스(106)로 확산하는 것을 방지한다. 패드 배리어 층(102)이 없다면, 상부 전극 패드(104t) 및 하부 전극 패드(104b)를 형성한 후에 수행되는 수소 함유 반도체 제조 프로세스로부터의 수소 이온은 상부 전극 비아(122t)를 따라 그리고/또는 하부 전극 비아(122b)를 따라 압전 층(114)으로 확산할 수 있다. 이는 압전 층(114)의 박리 및 파괴를 유발할 수 있으며, 그에 의해 압전 디바이스(106)는 고장날 수 있다. 따라서, 압전 층(114)에의 수소 이온의 확산을 막음으로써, 패드 배리어 층(102)은 압전 디바이스(106)의 고장을 방지할 수 있다.
한 쌍의 패드 개구부(126)는 각각 압전 디바이스(106)로부터 측방향으로 오프셋된 위치에서 각각 패드(104)를 노출시키며, 그에 의해 패드 개구부(126)로부터 압전 층(114)으로의 확산 경로는 길 수 있다. 확산 경로가 길 수 있기 때문에, 수소 이온 및/또는 기타 잘못된 재료가 패드 개구부(126)로부터 압전 층(114)으로 확산할 가능성은 낮을 수 있다.
기판(108)은 SOI 기판이고, 하부 반도체 층(108l), 하부 반도체 층(108l) 위에 있는 절연체 층(108i), 및 절연체 층(108i) 위에 있는 상부 반도체 층(108u)을 포함한다. 일부 실시예에서, 절연체 층(108i)은 실리콘 산화물 및/또는 일부 기타 적합한 유전체(들)이거나 이를 포함한다. 일부 실시예에서, 하부 반도체 층(108l) 및 상부 반도체 층(108u)은 실리콘 및/또는 일부 기타 적합한 반도체(들)이거나 이를 포함한다.
멤브레인(202)은 상부 반도체 층(108u)의 일부에 대응하고, 도 2의 단면도(200) 밖의 상부 반도체 층(108u)의 나머지로 이어진다. 또한, 상기에 기재된 바와 같이, 멤브레인(202)은 압전 디바이스(106)로부터의 진동에 응답하여 사운드 개구부(204)에서 움직인다. 그리하여, 압전 디바이스(106)는 또한 압전 액추에이터 또는 일부 기타 적합한 타입의 압전 디바이스로 간주될 수 있고, 압전 디바이스(106) 및 멤브레인(202)은 집합적으로 압전 스피커를 형성할 수 있다.
사운드 개구부(204)는 기판(108), 기판 유전체 층(110), 디바이스 유전체 층(120) 및 패시베이션 층(124)을 통해 연장된다. 또한, 기판(108), 기판 유전체 층(110), 디바이스 유전체 층(120) 및 패시베이션 층(124)은 사운드 개구부(204)에서 공통 측벽을 형성한다. 대안의 실시예에서, 디바이스 유전체 층(120) 및/또는 패시베이션 층(124)은 공통 측벽을 형성하지 않고, 그리고/또는 디바이스 배리어 층(118)이 더 공통 측벽을 형성한다.
도 3을 참조하면, 도 2의 IC 칩의 일부 실시예의 상부 레이아웃도(300)가 제공된다. 도 2의 단면도(200)는 예를 들어 라인 A를 따라 취해질 수 있고, 도 2의 단면도(200)에 예시된 IC 칩의 일부는 예를 들어 라인 A의 실선 부분에 대응할 수 있다.
멤브레인(202)은 원형 상부 지오메트리(top geometry)를 가지며, 사운드 개구부(204)는 6개의 슬릿형(slit-shaped) 세그먼트를 갖는다. 슬릿형 세그먼트는 멤브레인(202)을 통해 연장되며(도 2의 단면도(200) 참조), 멤브레인(202) 주위에 원주방향으로(circumferentially) 각각 0도, 60도, 120도, 180도, 240도 및 300도에 균일하게 이격되어 있다. 다른 실시예에서, 슬릿형 세그먼트는 멤브레인(202) 주위에 원주방향으로 불균일하게 이격될 수 있다. 또한, 다른 실시예에서, 사운드 개구부(204)는 더 많거나 더 적은 슬릿형 세그먼트를 갖는다. 예를 들어, 사운드 개구부(204)는 8개, 12개, 또는 일부 기타 적합한 개수의 슬릿형 세그먼트를 가질 수 있다.
압전 디바이스(106)(그의 구성요소가 점선으로 도시됨)는 멤브레인(202) 주위의 폐쇄 경로로 연장되는 링형 상부 지오메트리를 갖는다. 대안의 실시예에서, 압전 디바이스(106)는 일부 다른 적합한 상부 지오메트리를 갖는다. 또한, 상부 전극 패드(104t) 및 하부 전극 패드(104b)(둘 다 점선으로 도시됨)는 각각 상부 전극 비아(122t) 및 하부 전극 비아(122b)로부터 각각 압전 디바이스(106)로부터 측방향으로 오프셋된 위치로 연장된다.
패드 배리어 층(102)의 상부 전극 및 하부 전극 배리어 세그먼트(102t, 102b)(집합적으로 배리어 세그먼트(102t, 102b))는 상부 전극 패드(104t) 및 하부 전극 패드(104b)에 개별적이고 각각 이들과 중첩된다. 또한, 배리어 세그먼트(102t, 102b)는, 각각 상부 전극 패드(104t) 및 하부 전극 패드(104b)의 상부 지오메트리 형상과 매칭되는 상부 지오메트리 형상을 갖는다. 예를 들어, 배리어 세그먼트(102t, 102b) 뿐만 아니라, 상부 전극 패드(104t) 및 하부 전극 패드(104b)도 또한, L형 상부 지오메트리 형상 또는 기타 적합한 상부 지오메트리 형상을 가질 수 있다. 대안의 실시예에서, 배리어 세그먼트(102t, 102b)는 상부 전극 패드(104t) 및 하부 전극 패드(104b)의 상부 지오메트리 형상과는 상이한 상부 지오메트리 형상을 갖는다.
사운드 개구부(204)가 멤브레인(202) 주위에 원주방향으로 이격된 6개의 슬릿형 세그먼트를 갖는 것으로 예시되어 있지만, 더 많거나 더 적은 슬릿형 세그먼트도 가능하다. 예를 들어, 도 4a 및 도 4b를 참조하면, 도 3의 IC 칩의 일부 대안의 실시예의 상부 레이아웃도(400A, 400B)가 제공되며, 슬릿형 세그먼트의 개수가 다르다. 도 4a에서, 사운드 개구부(204)는 8개의 슬릿형 세그먼트를 갖는다. 도 4b에서, 사운드 개구부(204)는 12개의 슬릿형 세그먼트를 갖는다.
도 5a 내지 도 5g를 참조하면, 도 2의 IC 칩의 일부 대안의 실시예의 단면도들(500A-500G)이 제공된다.
도 5a에서, 패시베이션 층(124)은 멤브레인(202)의 측벽 및 멤브레인(202)의 상부 표면 상에 있다. 또한, 패시베이션 층(124)은 상부 반도체 층(108u), 기판 유전체 층(110) 및 디바이스 유전체 층(120)에 의해 형성된 공통 측벽을 라이닝한다. 이는 멤브레인(202)의 강성을 변경할 수 있으며, 그에 의해 멤브레인(202)은 멤브레인(202) 및 압전 디바이스(106)에 의해 집합적으로 형성되는 압전 스피커의 사용 동안 상이하게 진동할 수 있다.
도 5b에서, 패시베이션 층(124) 및 패드 배리어 층(102)은 둘 다 멤브레인(202)의 측벽 및 멤브레인(202)의 상부 표면 상에 있다. 또한, 패시베이션 층(124) 및 패드 배리어 층(102)은 둘 다 상부 반도체 층(108u), 기판 유전체 층(110) 및 디바이스 유전체 층(120)에 의해 형성된 공통 측벽을 라이닝한다. 이는 멤브레인(202)의 강성을 변경할 수 있으며, 그에 의해 멤브레인(202)은 멤브레인(202) 및 압전 디바이스(106)에 의해 집합적으로 형성되는 압전 스피커의 사용 동안 상이하게 진동할 수 있다. 일부 실시예에서, 패드 배리어 층(102)의 상부 전극 및 하부 전극 배리어 세그먼트(102t, 102b)는 도 5b의 단면도(500B) 밖으로 이어진다.
도 5c에서, 상부 전극(116) 및 압전 층(114)은 공통 측벽을 형성하고, 하부 전극(112)의 폭보다는 작은 공통 폭을 공유한다.
도 5d에서, 하부 및 상부 전극(112, 116) 및 압전 층(114)은 공통 측벽을 형성하고, 공통 폭을 공유한다. 또한, 게터(getter) 층(502)이 압전 디바이스(106)를 기판 유전체 층(110)으로부터 분리하며, 공통 폭보다 더 큰 폭을 갖는다. 게터 층(502)은 수소 이온 및/또는 다른 잘못된 재료를 흡수하도록 구성되며, 그에 의해 게터 층(502)은 수소 이온 및/또는 기타 잘못된 재료가 압전 층(114)으로 확산하여 축적되는 것을 방지할 수 있다. 상기에 기재된 바와 같이, 압전 층(114)에 축적되는 수소 이온은 압전 층(114)의 박리 및 파괴를 유발할 수 있으며, 그에 의해 압전 디바이스(106)가 고장날 수 있다. 따라서, 수소 이온을 흡수함으로써, 게터 층(502)은 디바이스 고장을 방지할 수 있다.
일부 실시예에서, 기판 유전체 층(110)은 수소 이온을 포함하며, 수소 이온은 게터 층(502)에 의해 흡수되어 수소 이온이 압전 층(114)으로 확산되는 것을 방지한다. 예를 들어, 기판 유전체 층(110)은, 기판 유전체 층(110)이 테트라에틸 오소실리케이트(TEOS) 실리콘 산화물(예컨대, TEOS-SiO2), 실란 실리콘 산화물(예컨대, SiH4-SiO2), 일부 기타 적합한 산화물 또는 유전체, 또는 전술한 바의 임의의 조합인 실시예에서, 수소 이온을 포함할 수 있다. 일부 실시예에서, 게터 층(502)은 티타늄, 바륨, 세륨, 란타늄, 알루미늄, 마그네슘, 토륨, 또는 수소 이온 및/또는 기타 잘못된 재료에 대한 일부 기타 적합한 전도성 게터 재료이거나 이를 포함한다.
도 5e에서, 하부 전극(112) 및 게터 층(502)은 제1 공통 폭을 공유하고 제1 공통 측벽을 형성한다. 또한, 압전 층(114) 및 상부 전극(116)은 제1 공통 폭보다는 작은 제2 공통 폭을 공유하고, 제1 공통 측벽으로부터 측방향으로 오프셋된 제2 공통 측벽을 형성한다.
도 5f에서, 도 5d에 관련하여 기재된 게터 층(502)이 하부 전극(112)을 기판 유전체 층(110)으로부터 분리하는 대신 상부 전극(116)을 디바이스 배리어 층(118)으로부터 분리한다. 또한, 게터 층(502)은 상부 전극(116) 및 압전 층(114)과 공통 측벽을 형성하고, 상부 전극(116) 및 압전 층(114)과 공통 폭을 공유한다.
도 5g에서, 상부 전극 게터 층(502t)은 상부 전극(116) 상에 있는 반면에, 하부 전극 게터 층(502b)은 하부 전극(112)의 하측에 있다. 하부 전극 게터 층(502b) 및 하부 전극 게터 층(502b)은 각각 그의 대응부가 도 5e 및 도 5f에 관련하여 기재되어 있는 바와 같다.
도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b를 참조하면, 배리어 층이 압전 디바이스의 패드를 덮는 IC 칩을 형성하는 방법의 일부 실시예의 일련의 도면들이 제공된다. 접미사 “A”로 라벨링되거나 접미사가 없는 도면은 단면도에 대응하고, 접미사 “B”로 라벨링된 도면은 접미사 “A가 붙은 유사 번호의 도면에 대한 상부 레이아웃도에 대응한다. 접미사 “A”로 라벨링된 도면의 단면도는 예를 들어 접미사 “B”로 라벨링된 대응 도면의 상부 레이아웃도에서 라인 A 또는 B(어느 것이든 존재하는 것)를 따라 취해진 것일 수 있다. 도 2 및 도 3의 실시예에 따라 IC 칩을 형성하는 방법이 예시된다. 그러나, 방법은 대안으로서 다른 적합한 실시예에 따라 IC 칩을 형성하도록 채용될 수 있다.
도 6의 단면도(600)에 의해 예시된 바와 같이, 기판 유전체 층(110)이 기판(108) 위에 퇴적된다. 기판(108)은 SOI 기판이고, 하부 반도체 층(108l), 하부 반도체 층(108l) 위에 있는 절연체 층(108i), 및 절연체 층(108i) 위에 있는 상부 반도체 층(108u)을 포함한다. 대안의 실시예에서, 기판(108)은 벌크 반도체 기판 또는 일부 기타 적합한 타입의 반도체 기판이다. 일부 실시예에서, 기판 유전체 층(110) 및 절연체 층(108i)은 동일 재료이다. 다른 실시예에서, 기판 유전체 층(110) 및 절연체 층(108i)은 상이한 재료이다.
도 6의 단면도(600)에 의해 또한 예시된 바와 같이, 디바이스 막(602)이 기판 유전체 층(110) 위에 퇴적되고, 하부 전극 층(112l), 하부 전극 층(112l) 위에 있는 압전 층(114), 및 압전 층(114) 위에 있는 상부 전극 층(116l)을 포함한다. 일부 실시예에서, 하부 전극 층(112l) 및 상부 전극 층(116l)은 동일 재료이다. 다른 실시예에서, 하부 전극 층(112l) 및 상부 전극 층(116l)은 상이한 재료이다.
도 7a의 단면도(700A) 및 도 7b의 상부 레이아웃도(700b)에 의해 예시된 바와 같이, 디바이스 막(602)(예컨대, 도 6 참조)은, 링형 상부 지오메트리(예컨대, 도 7b 참조)를 가지며 중앙 영역(702) 주위의 폐쇄 경로로 연장되는 압전 디바이스(106)를 형성하도록 패터닝된다. 대안의 실시예에서, 압전 디바이스(106)는 중앙 영역(702) 주위의 폐쇄 경로로 연장되는 일부 다른 적합한 상부 지오메트리를 가질 수 있다. 압전 디바이스(106)는 하부 전극(112), 하부 전극(112) 위에 있는 압전 층(114)의 패터닝된 부분(이하, 더 단순하게 압전 층(114)이라 지칭됨), 및 압전 층(114) 위에 있는 상부 전극(116)을 포함한다.
하부 전극(112)은 하부 전극 층(112l)의 패터닝된 부분에 대응하는 반면(예컨대, 도 6 참조), 상부 전극(116)은 상부 전극 층(116l)의 패터닝된 부분에 대응한다. 압전 층(114)은 하부 전극(112)보다 더 작은 폭을 가지며, 하부 전극(112)의 측벽으로부터 측방향으로 오프셋된 측벽을 더 갖는다. 상부 전극(116)은 압전 층(114)보다 더 작은 폭을 가지며, 압전 층(114)의 측벽으로부터 측방향으로 오프셋된 측벽을 더 갖는다.
일부 실시예에서, 패터닝을 수행하기 위한 프로세스는, 압전 층(114)으로 확산하여 압전 층(114)의 고장을 유발할 수 있는 수소 이온 및/또는 기타 잘못된 재료를 채용하지 않는다. 압전 층(114)으로 확산하는 수소 이온은 압전 층(114)에 축적되고 압전 층(114)의 박리 및 파괴를 유발할 수 있으며, 그에 의해 압전 디바이스(106)가 고장날 수 있다.
일부 실시예에서, 패터닝을 수행하기 위한 프로세스는 다음을 포함한다: 1) 상부 전극(116)을 형성하도록 제1 마스크를 사용하여 상부 전극 층(116l)에 제1 포토리소그래피/에칭 프로세스를 수행함; 2) 제2 마스크를 사용하여 압전 층(114)에 제2 포토리소그래피/에칭 프로세스를 수행함; 및 3) 하부 전극(112)을 형성하도록 제3 마스크를 사용하여 하부 전극 층(112l)에 제3 포토리소그래피/에칭 프로세스를 수행함. 대안의 실시예에서, 일부 다른 적합한 프로세스가 패터닝을 위해 수행된다. 예를 들어, 상부 전극 층(116l) 및 압전 층(114)은 공통 포토리소그래피/에칭 프로세스 및 공통 마스크를 사용하여 함께 패터닝될 수 있는 반면, 하부 전극(112l)은 상이한 포토리소그래피/에칭 프로세스 및 상이한 마스크를 사용하여 패터닝될 수 있다. 예로서, 상부 전극 층(116l), 압전 층(114) 및 하부 전극 층(112l)은 공통 포토리소그래피/에칭 프로세스 및 공통 마스크를 사용하여 함께 패터닝될 수 있다. 2개의 대안의 예는 더 적은 마스크를 사용하고 따라서 제조 비용을 감소시킨다.
도 8의 단면도(800)에 의해 예시된 바와 같이, 디바이스 배리어 층(118)이 압전 디바이스(106) 및 기판 유전체 층(110)을 덮으며 퇴적된다. 디바이스 배리어 층(118)은 수소 및/또는 기타 적합한 잘못된 재료가 디바이스 배리어 층(118) 위로부터 압전 층(114)으로 확산하는 것을 막도록 구성된다. 잘못된 재료(예컨대, 수소 이온)의 압전 층(114)에의 확산을 막음으로써, 패드 배리어 층(102)은 압전 디바이스(106)의 고장을 방지할 수 있다.
일부 실시예에서, 디바이스 배리어 층(118)은 금속 산화물 또는 일부 기타 적합한 재료이다. 금속 산화물은 예를 들어, 알루미늄 산화물(예컨대, Al2O3), 티타늄 산화물(예컨대, TiO2), 철 산화물(예컨대, Fe2O3), 지르코늄 산화물(예컨대, ZrO2), 아연 산화물(예컨대, ZnO), 구리 산화물(예컨대, CuO), 탄탈럼 산화물(예컨대, Ta2O5), 일부 기타 적합한 타입의 금속 산화물, 또는 전술한 바의 임의의 조합일 수 있거나 이를 포함할 수 있다.
디바이스 배리어 층(118)은, 수소 이온 및/또는 기타 적합한 잘못된 재료에 압전 층(114)을 노출시키지 않는 프로세스에 의해 퇴적된다. 예를 들어, 디바이스 배리어 층(118)은 물리적 기상 증착(PVD; physical vapor deposition), 원자층 퇴적(ALD; atomic layer deposition), 또는 일부 기타 적합한 퇴적 프로세스(들)에 의해 퇴적될 수 있다.
도 9a의 단면도(900A) 및 도 9b의 상부 레이아웃도(900B)에 의해 예시된 바와 같이, 디바이스 배리어 층(118)은 압전 디바이스(106)에 의해 둘러싸인 디바이스 배리어 층(118)의 중앙 부분을 제거하도록 패터닝된다. 또한, 패터닝은 압전 디바이스(106)를 둘러싸는 디바이스 배리어 층(118)의 주변 부분을 제거한다. 패터닝의 완료시, 압전 디바이스(106)는 디바이스 배리어 층(118)에 의해 덮인 채로 남는다(예컨대, 완전히 덮임). 패터닝은, 예를 들어 포토리소그래피/에칭 프로세스에 의해 또는 일부 다른 적합한 프로세스에 의해 수행될 수 있다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 디바이스 유전체 층(120)이 디바이스 배리어 층(118)을 덮으며 퇴적된다. 디바이스 유전체 층(120)은 예를 들어 TEOS 산화물 및/또는 일부 기타 적합한 유전체(들)일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 디바이스 유전체 층(120)은, 수소 이온 및/또는 기타 잘못된 재료에 디바이스 배리어 층(118)을 노출시키는 퇴적 프로세스에 의해 퇴적된다. 이러한 실시예에서, 디바이스 배리어 층(118)은 잘못된 재료(예컨대, 수소 이온)가 압전 층(114)에 축적되는 것을 막는다. 상기 기재된 바와 같이, 이는 예를 들어 압전 디바이스(106)의 고장을 방지할 수 있다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 디바이스 유전체 층(120) 및 디바이스 배리어 층(118)은 한 쌍의 비아 개구부(1102)를 형성하도록 패터닝된다. 비아 개구부(1102)는 상부 전극(116) 및 하부 전극(112)에 개별적이고 각각 이들을 노출시킨다. 일부 실시예에서, 패터닝은, 압전 층(114)으로 확산하여 압전 층(114)의 고장을 유발할 수 있는 수소 이온 및/또는 기타 잘못된 재료를 채용하는 프로세스에 의해 수행된다. 일부 실시예에서, 패터닝은 포토리소그래피/에칭 프로세스에 의해 또는 일부 다른 적합한 패터닝 프로세스에 의해 수행된다.
도 12a의 단면도(1200A) 및 도 12b의 상부 레이아웃도(1200B)에 의해 예시된 바와 같이, 한 쌍의 패드(104) 및 한 쌍의 비아(122)가 형성된다. 패드(104)는, 비아 개구부(1102)에 개별적이며 각각 그 위에 있는 제1 단부를 갖는다(예컨대, 도 11 참조). 또한, 패드(104)는, 제1 단부로부터 멀리 떨어져 있으며 제1 단부로부터 측방향으로 오프셋된 제2 단부를 갖는다. 비아(122)는 비아 개구부(1102)에 개별적이며 이를 각각 채운다. 또한, 비아(122)는 각각 패드(104)로부터 각각 상부 전극(116) 및 하부 전극(112)으로 연장된다. 일부 실시예에서, 패드(104) 및 비아(122)는 공통 층의 일부이다. 다른 실시예에서, 패드(104)는 제1 층의 일부인 반면에, 비아(122)는 제1 층과는 상이한 제2 층의 일부이다.
일부 실시예에서, 패드(104) 및 비아(122)는, 압전 층(114)으로 확산하여 압전 층(114)의 고장을 유발할 수 있는 수소 이온 및/또는 기타 잘못된 재료를 채용하지 않는 프로세스에 의해 형성된다. 일부 실시예에서, 패드(104) 및 비아(122)를 형성하기 위한 프로세스는 다음을 포함한다: 1) 디바이스 유전체 층(120)을 덮으며 비아 개구부(1102)를 채우는 전도성 층을 퇴적함; 및 2) 전도성 층을 패드(104)로 패터닝하도록 포토리소그래피/에칭 프로세스를 수행함. 대안의 실시예에서, 패드(104) 및 비아(122)를 형성하기 위해 일부 기타 적합한 프로세스가 수행된다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 패드 배리어 층(102)이 패드(104) 및 디바이스 유전체 층(120)을 덮으며 퇴적된다. 패드 배리어 층(102)은 수소 이온 및/또는 기타 적합한 잘못된 재료가 패드(104) 위로부터 압전 디바이스(106)로 확산하는 것을 막도록 구성된다.
패드 배리어 층(102)이 없다면, 패드(104)를 형성한 후에 수행되는 수소 함유 반도체 제조 프로세스로부터의 수소 이온이 비아(122)를 따라 압전 층(114)으로 확산할 수 있다. 상기에 기재된 바와 같이, 압전 층(114)으로 확산하는 수소 이온은 압전 층(114)에 축적되고 압전 층(114)의 박리 및 파괴를 유발할 수 있으며, 그에 의해 압전 디바이스(106)가 고장날 수 있다. 따라서, 압전 층(114)에의 수소 이온의 확산을 막음으로써, 디바이스 배리어 층(118)은 압전 층(114)의 박리 및 파괴를 방지할 수 있다. 이는 이어서 압전 디바이스(106)의 고장을 방지할 수 있다.
패드 배리어 층(102)은, 수소 이온 및/또는 기타 적합한 잘못된 재료에 패드(104)를 노출시키지 않는 프로세스에 의해 퇴적된다. 예를 들어, 패드 배리어 층(102)은 PVD, ALD, 또는 일부 기타 적합한 퇴적 프로세스(들)에 의해 퇴적될 수 있다.
일부 실시예에서, 패드 배리어 층(102)의 두께(Tpb)는 약 200-600 옹스트롬, 약 200-400 옹스트롬, 약 400-600 옹스트롬, 또는 일부 다른 적합한 값이다. 두께(Tpb)가 너무 작으면(예컨대, 약 200 옹스트롬 미만), 패드 배리어 층(102)은 패드 배리어 층(102)을 통해 수소 이온 및/또는 기타 잘못된 재료의 확산을 막을 수 없을 것이다. 두께(Tpb)가 너무 크면(예컨대, 약 600 옹스트롬 초과), 재료가 낭비될 수 있고, 패드 배리어 층(102)에서의 높은 지형 변동이 제조 수율을 감소시키는 프로세싱 난제를 제시할 수 있다.
일부 실시예에서, 패드 배리어 층(102)은 결정질이고/이거나 약 2 g/cm3, 2.6 g/cm3, 5 g/cm3 또는 일부 기타 적합한 값보다 큰 밀도를 갖는다. 이러한 밀도는 수소 이온 및/또는 기타 잘못된 재료의 패드 배리어 층(102)을 통한 확산을 막을 수 있다는 것을 알았다. 일부 실시예에서, 패드 배리어 층(102)은 금속 산화물 또는 일부 기타 적합한 재료이다. 금속 산화물은 예를 들어, 알루미늄 산화물(예컨대, Al2O3), 티타늄 산화물(예컨대, TiO2), 철 산화물(예컨대, Fe2O3), 지르코늄 산화물(예컨대, ZrO2), 아연 산화물(예컨대, ZnO), 구리 산화물(예컨대, CuO), 탄탈럼 산화물(예컨대, Ta2O5), 일부 기타 적합한 타입의 금속 산화물, 또는 전술한 바의 임의의 조합일 수 있거나 이를 포함할 수 있다.
일부 실시예에서, 패드 배리어 층(102)은 디바이스 배리어 층(118)과 동일한 재료이다. 다른 실시예에서, 패드 배리어 층(102)은 디바이스 배리어 층(118)과 상이한 재료이다. 일부 실시예에서, 디바이스 배리어 층(118)은 결정질이고/이거나 약 2 g/cm3, 2.6 g/cm3, 5 g/cm3 또는 일부 기타 적합한 값보다 큰 밀도를 갖는다. 일부 실시예에서, 밀도는 패드 배리어 층(102)의 밀도와 동일하다.
도 14a의 단면도(1400A) 및 도 14b의 상부 레이아웃도(1400B)에 의해 예시된 바와 같이, 패드 배리어 층(102)은 패드 배리어 층(102)을 분할하도록(segment) 패터닝된다. 하부 전극 배리어 세그먼트(102b)는 하부 전극(112)에서의 패드(104) 위에 있으며 이에 국부화되고, 상부 전극 배리어 세그먼트(102t)는 상부 전극(116)에서의 패드(104) 위에 있으며 이에 국부화된다. 패터닝의 완료시, 패드(104)는 패드 배리어 층(102)에 의해 덮인 채로 남는다(예컨대, 완전히 덮임). 패터닝은, 예를 들어 포토리소그래피/에칭 프로세스에 의해 또는 일부 다른 적합한 프로세스에 의해 수행될 수 있다.
도 15a의 단면도(1500A) 및 도 15b의 상부 레이아웃도(1500B)에 의해 예시된 바와 같이, 디바이스 및 기판 유전체 층(120, 110) 및 상부 반도체 층(108u)은 압전 디바이스(106)에 의해 둘러싸인 중앙 영역(702)에서 복수의 슬릿들(1502)을 형성하도록 패터닝된다. 슬릿들(1502)은 절연체 층(108i) 위에 있으며, 디바이스 및 기판 유전체 층(120, 110) 및 상부 반도체 층(108u)을 통해 절연체 층(108i)으로 연장된다. 또한, 슬릿들(1502)은 상부 반도체 층(108u)의 원형 영역 주위에 원주방향으로 이격되며 원형 영역 안으로 측방향으로 연장된다. 원형 영역은 압전 디바이스에 의해 둘러싸이고(예컨대, 위에서 아래로 볼 때), 이하 멤브레인(202)으로 지칭된다.
일부 실시예에서, 슬릿들(1502)을 형성하기 위한 프로세스는 다음을 포함한다: 1) 패드 배리어 층(102) 및 디바이스 유전체 층(120) 위에 포토레지스트 마스크를 형성함; 2) 제 자리의 마스크를 이용해 디바이스 및 기판 유전체 층(120, 110) 및 상부 반도체 층(108u)에 건식 에칭을 수행함; 및 3) 포토레지스트 마스크를 제거하도록 플라즈마 애싱을 수행함. 대안의 실시예에서, 일부 다른 적합한 프로세스가 슬릿들(1502)을 형성하도록 수행된다. 일부 실시예에서, 건식 에칭 및/또는 플라즈마 애싱은 형성되는 IC 칩을 수소 이온 및/또는 기타 잘못된 재료에 노출시킨다. 이러한 실시예에서, 패드 배리어 층(102) 및 디바이스 배리어 층(118)은 잘못된 재료(예컨대, 수소 이온)가 압전 층(114)으로 확산하여 축적되는 것을 막는다. 상기 기재된 바와 같이, 이는 예를 들어 압전 디바이스(106)의 고장을 방지할 수 있다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 패시베이션 층(124)이 패드 배리어 층(102), 디바이스 유전체 층(120) 및 멤브레인(202)을 덮으며 그리고 슬릿들(1502)을 더 라이닝하며 퇴적된다. 일부 실시예에서, 퇴적은 형성되는 IC 칩을 수소 이온 및/또는 기타 잘못된 재료에 노출시킨다. 이러한 실시예에서, 패드 배리어 층(102) 및 디바이스 배리어 층(118)은 잘못된 재료(예컨대, 수소 이온)가 압전 층(114)으로 확산하여 축적되는 것을 막는다.
도 17a의 단면도(1700A) 및 도 17b의 상부 레이아웃도(1700B)에 의해 예시된 바와 같이, 패시베이션 층(124) 및 패드 배리어 층(102)은 비아(122)로부터 멀리 떨어진 패드(104)의 단부에 패드 개구부(126)를 형성하도록 패터닝된다. 또한, 패터닝은 멤브레인(202) 및 슬릿들(1502)로부터 패시베이션 층(124)을 클리어한다. 대안의 실시예에서, 패시베이션 층(124)은 멤브레인(202) 및 슬릿들(1502)에 유지된다(예컨대, 도 5a의 실시예에 따른 IC 칩을 형성하도록).
일부 실시예에서, 패터닝을 수행하기 위한 프로세스는 다음을 포함한다: 1) 패시베이션 층(124) 위에 포토레지스트 마스크를 형성함; 2) 제 자리의 마스크를 이용해 패시베이션 층(124) 및 패드 배리어 층(102)에 건식 에칭을 수행함; 및 3) 포토레지스트 마스크를 제거하도록 플라즈마 애싱을 수행함. 대안의 실시예에서, 일부 다른 적합한 프로세스가 패드 개구부(126)를 형성하도록 수행된다.
일부 실시예에서, 건식 에칭 및/또는 플라즈마 애싱은 형성되는 IC 칩을 수소 이온 및/또는 기타 잘못된 재료에 노출시킨다. 패드 개구부(126)가 패드 배리어 층(102)을 통해 연장되기 때문에, 수소 이온 및/또는 기타 잘못된 재료가 패드 배리어 층(102)을 통해 연장될 수 있다. 그러나, 패드 개구부(126)는 비아(122)로부터 멀리 떨어진 패드(104)의 단부에 있기 때문에, 패드 개구부(126)로부터 압전 층(114)으로의 확산 경로는 길 수 있다. 따라서, 수소 이온 및/또는 기타 잘못된 재료가 압전 층(114)으로 확산할 가능성은 낮다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 희생 층(1802)이, 형성되고 있는 IC 칩을 덮으며 그리고 패드 개구부(126)(예컨대, 도 17a 및 도 17b 참조) 및 슬릿들(1502)(예컨대, 도 17a 및 도 17b 참조)을 채우며 퇴적된다. 일부 실시예에서, 희생 층(1802)은 실리콘 산화물 및/또는 일부 기타 적합한 유전체(들)이다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, 도 18의 IC 칩은 수직으로 플립되고, 기판(108)은 멤브레인(202) 위에 있으며 이를 노출시키는 사운드 개구부(204)를 형성하도록 패터닝된다. 패터닝은, 예를 들어 포토리소그래피/에칭 프로세스에 의해 또는 일부 다른 적합한 프로세스에 의해 수행될 수 있다.
도 20a의 단면도(2000A) 및 도 20b의 상부 레이아웃도(2000B)에 의해 예시된 바와 같이, IC 칩은 수직으로 플립된다. 또한, 희생 층(1802)은 제거된다. 제거는, 예를 들어 아래의 구조물(예컨대, 패시베이션 층(124) 및 멤브레인(202))에 비해 희생 층(1802)에 대하여 높은 선택도를 갖는 에천트를 사용한 에칭에 의해 수행될 수 있다.
희생 층(1802)을 제거함으로써, 사운드 개구부(204)는 슬릿들(1502)(예컨대, 도 17a 및 도 17b 참조)을 통합하고 따라서 멤브레인(202)을 통해 연장된다. 또한, 멤브레인(202)이 해제되고(released), 사운드 개구부(204)에서 움직일 수 있다. 상부 전극(116)으로부터 하부 전극(112)으로 압전 층(114)에 걸쳐 전압의 인가에 응답하여, 압전 디바이스(106)는 진동할 수 있다. 진동은 멤브레인(202)으로 이동할 수 있고, 멤브레인(202)을 진동시키며, 이는 사운드 개구부(204)에서 음파를 생성한다. 따라서, 압전 디바이스(106) 및 멤브레인(202)은 조합하여 압전 스피커를 형성한다.
도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b는 방법에 관련하여 기재되어 있지만, 이들 도면에 도시된 구조물은 방법에 한정되지 않고 오히려 방법을 분리하여 독립적일 수 있다는 것을 알 수 있을 것이다. 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b는 일련의 동작들로서 기재되어 있지만, 다른 실시예에서 동작들의 순서가 변경될 수 있다는 것을 알 수 있을 것이다. 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b는 특정 세트의 동작들로서 예시 및 기재되어 있지만, 예시 및/또는 기재되어 있는 일부 동작이 다른 실시예에서 생략될 수 있다. 또한, 예시 및/또는 기재되지 않은 동작들이 다른 실시예에서 포함될 수 있다.
도 21을 참조하면, 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 실시예의 블록도(2100)가 제공된다.
2102에서, 디바이스 막이 기판 위에 형성되며, 디바이스 막은 하부 전극 층, 하부 전극 층 위의 압전 층, 및 압전 층 위의 상부 전극 층을 포함한다. 예를 들어 도 6을 참조하자.
2104에서, 디바이스 막은 중앙 영역 주위의 폐쇄 경로로 연장되는 압전 디바이스를 형성하도록 패터닝된다. 예를 들어 도 7a 및 도 7b를 참조하자.
2106에서, 디바이스 배리어 층이 압전 디바이스를 덮으며 형성되고, 디바이스 배리어 층은 수소 이온 및/또는 기타 잘못된 재료의 확산을 막도록 구성된다. 예를 들어 도 8, 도 9a 및 도 9b를 참조하자.
2108에서, 디바이스 유전체 층이 디바이스 배리어 층 및 압전 디바이스를 덮으며 퇴적되고, 디바이스 유전체 층은 디바이스 유전체 층을 퇴적하는 동안 수소 이온 및/또는 기타 잘못된 재료가 압전 층으로 확산하는 것을 막는다. 예를 들어 도 10을 참조하자.
2110에서, 한 쌍의 패드가 형성되며, 패드는 각각 압전 디바이스의 상부 전극 및 압전 디바이스의 하부 전극 위에 있으며 비아에 의해 각각 이에 접속된 제1 단부를 갖고, 패드는 제1 단부로부터 멀리 떨어진 그리고 압전 디바이스로부터 측방향으로 오프셋된 제2 단부를 갖는다. 예를 들어 도 11, 도 12a 및 도 12b를 참조하자.
2112에서, 패드 배리어 층이 패드를 덮으며 형성되고, 패드 배리어 층은 수소 이온 및/또는 기타 잘못된 재료의 확산을 막도록 구성된다. 예를 들어 도 13, 도 14a 및 도 14b를 참조하자.
2114에서, 기판은 중앙 영역에 복수의 슬릿들을 형성하도록 패터닝되며, 슬릿들은 중앙 영역에서 기판의 멤브레인 주위에 원주방향으로 이격되고, 패드 배리어 층은 슬릿들을 형성하는 동안 수소 이온 및/또는 기타 잘못된 재료가 압전 층으로 확산하는 것을 막는다. 예를 들어 도 15a 및 도 15b를 참조하자.
2116에서, 패시베이션 층이 패드 배리어 층을 덮으며 퇴적되고, 패드 배리어 층은 패시베이션 층을 퇴적하는 동안 수소 이온 및/또는 기타 잘못된 재료가 압전 층으로 확산하는 것을 막는다. 예를 들어 도 16을 참조하자.
2118에서, 패드 배리어 층 및 패시베이션 층은 패드의 제2 단부를 각각 노출시키는 패드 개구부를 형성하도록 패터닝되며, 패드 개구부를 형성하는 동안 사용되는 수소 이온 및/또는 기타 잘못된 재료는 제2 단부가 비아로부터 멀리 떨어져 있기 때문에 패드 개구부를 통해 압전 층으로 확산할 가능성이 적다. 예를 들어 도 17a 및 도 17b를 참조하자.
2120에서, 사운드 개구부가 압전 디바이스와는 반대인 기판의 측 상의 멤브레인으로 기판을 통해 연장되며 형성되고, 사운드 개구부의 형성은 멤브레인을 움직일 수 있게 해주도록 멤브레인을 해제한다. 예를 들어 도 18, 도 19, 도 20a 및 도 20b를 참조하자.
도 21의 블록도(2100)는 일련의 동작들 또는 이벤트들로서 여기에 예시 및 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안 됨을 알 수 있을 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이 외의 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 또한, 예시된 동작 전부가 여기에 기재된 하나 이상의 양상 또는 실시예를 구현하는 데에 요구되는 것이 아닐 수 있고, 여기에 도시된 동작 중의 하나 이상이 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
도 22를 참조하면, 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 제1 대안의 실시예의 단면도(2200)가 제공되며, 방법의 완료시 패시베이션 층(124)은 멤브레인(202) 상에 유지된다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b 및 도 16에 관련하여 기재된 동작들이 수행된다. 그 후에, 패터닝이 멤브레인(202) 및 슬릿들(1502)로부터 패시베이션 층(124)을 클리어하지 않는다는 것을 제외하여, 도 17a 및 도 17b에 관련하여 기재된 패터닝이 수행된다. 대신, 패터닝은 절연 층(108i)을 노출시키도록 슬릿들(1502)에서 각각 패시베이션 층(124)을 통해 연장되는 개구부(2202)를 형성한다. 그 후에, 도 18, 도 19, 도 20a 및 도 20b에 관련하여 기재된 동작들이 수행된다. 결과적인 IC 칩은 예를 들어 도 5a에 예시된 바와 같을 수 있다.
도 23 내지 도 25를 참조하면, 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 제2 대안의 실시예의 일련의 단면도들(2300-2500)이 제공되며, 방법의 완료시 패드 배리어 층(102) 및 패시베이션 층(124)은 멤브레인(202) 상에 있다.
도 23의 단면도(2300)에 의해 예시된 바와 같이, 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a 및 도 12b에 관련하여 기재된 동작들이 수행된다. 또한, 그 후에 도 15a 및 도 15b에 관련하여 기재된 동작들이 수행된다. 특히, 도 13, 도 14a 및 도 14b에 관련하여 기재된 동작들은 수행되지 않는다. 따라서, 슬릿들(1502)을 형성하기 위한 패터닝 전에 패드 배리어 층(102)이 형성되지 않는다.
도 24의 단면도(2400)에 의해 예시된 바와 같이, 패드 배리어 층(102) 및 패시베이션 층(124)을 각각 퇴적하도록 도 13 및 도 16에 관련하여 기재된 동작들이 순차적으로 수행된다. 따라서, 패드 배리어 층(102) 및 패시베이션 층(124)은 슬릿들(1502)을 형성하기 위한 패터닝 후에 퇴적된다.
도 25의 단면도(2500)에 의해 예시된 바와 같이, 패터닝이 멤브레인(202) 및 슬릿들(1502)로부터 패드 배리어 층(102) 및 패시베이션 층(124)을 클리어하지 않는다는 것을 제외하여, 도 17a 및 도 17b에 관련하여 기재된 패터닝이 수행된다. 대신, 패터닝은 절연 층(108i)을 노출시키도록 슬릿들(1502)에서 각각 패시베이션 층(124) 및 패드 배리어 층(102)을 통해 연장되는 개구부(2502)를 형성한다. 그 후에, 도 18, 도 19, 도 20a 및 도 20b에 관련하여 기재된 동작들이 수행된다. 결과적인 IC 칩은 예를 들어 도 5b에 예시된 바와 같을 수 있다.
도 26 및 도 27을 참조하면, 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b의 방법의 일부 제3 대안의 실시예의 일련의 단면도들(2600 및 2700)이 제공되며, 게터 층(502)이 하부 전극(112)의 하측에 있다.
도 26의 단면도(2600)에 의해 예시된 바와 같이, 기판 유전체 층(110)의 퇴적과 디바이스 막(602)의 퇴적 사이에 게터 층(502)이 퇴적되는 것을 제외하여, 도 6에 관련하여 기재된 동작이 수행된다. 게터 층(502)은 수소 이온 및/또는 다른 잘못된 재료를 흡수하도록 구성되며, 그에 의해 게터 층(502)은 수소 이온 및/또는 기타 잘못된 재료가 압전 층(114)에 축적되는 것을 방지할 수 있다. 또한, 게터 층(502)은 전도성이고, 예를 들어 티타늄, 바륨, 세륨, 란타늄, 알루미늄, 마그네슘, 토륨, 또는 수소 이온 및/또는 기타 잘못된 재료에 대한 일부 기타 적합한 전도성 게터 재료일 수 있거나 이를 포함할 수 있다.
도 27의 단면도(2700)에 의해 예시된 바와 같이, 몇 가지 예외를 제외하고, 도 7a 및 도 7b에 관련하여 기재된 동작들이 수행된다. 하부 전극 층(112l)(예컨대, 도 26 참조), 압전 층(114) 및 상부 전극 층(116l)(예컨대, 도 26 참조)은 공통 패턴으로 패터닝된다. 또한, 게터 층(502)은 공통 패턴과는 상이한 패턴으로 패터닝된다. 일부 실시예에서, 공통 패턴은 도 7a 및 도 7b에서의 압전 층(114)에 대하여 예시된 바와 동일한 것이고, 그리고/또는 상이한 패턴은 도 7a 및 도 7b에서의 하부 전극 층(112l)에 대하여 예시된 바와 동일한 것이다. 그 후에, 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 18, 도 19, 도 20a 및 도 20b에 관련하여 기재된 동작들이 수행된다. 결과적인 IC 칩은 예를 들어 도 5d에 예시된 바와 같을 수 있다.
일부 실시예에서, 본 개시는 IC 칩을 제공하며, 상기 IC 칩은, 기판; 상기 기판 위에 있는 압전 디바이스; 상기 압전 디바이스 위에 있는 패드; 상기 패드로부터 상기 압전 디바이스로 연장된 비아; 및 상기 패드 위에 있는 배리어 층을 포함하고, 상기 배리어 층은, 수소 이온이 상기 배리어 층을 통해 상기 배리어 층 위로부터 상기 압전 디바이스로 확산하는 것을 막도록 구성된다. 일부 실시예에서, 상기 배리어 층은 알루미늄 산화물, 티타늄 산화물, 철 산화물, 지르코늄 산화물, 아연 산화물, 구리 산화물, 또는 탄탈럼 산화물을 포함한다. 일부 실시예에서, 상기 배리어 층은 약 2 g/cm3를 초과하는 밀도를 갖는다. 일부 실시예에서, 상기 IC 칩은, 상기 패드와 상기 압전 디바이스 사이의 유전체 층을 더 포함하며, 상기 비아는 상기 유전체 층을 통해 연장되고, 상기 유전체 층을 통한 수소 이온의 확산 속도는 상기 배리어 층을 통한 수소 이온의 확산 속도보다 높다. 일부 실시예에서, 상기 IC 칩은, 상기 패드와 상기 압전 디바이스 사이의 제2 배리어 층을 더 포함하며, 상기 비아는 상기 제2 배리어 층을 통해 연장되고, 상기 제2 배리어 층은, 수소 이온이 상기 제2 배리어 층을 통해 상기 제2 배리어 층 위로부터 상기 압전 디바이스로 확산하는 것을 막도록 구성된다. 일부 실시예에서, 상기 IC 칩은, 상기 압전 디바이스 위에 있는 제1 단부를 포함하는 제2 패드; 및 상기 제2 패드로부터 상기 압전 디바이스로 연장된 제2 비아를 더 포함하고, 상기 배리어 층은 상기 제2 패드 위에 있으며 동일 레벨이다. 일부 실시예에서, 상기 IC 칩은, 상기 압전 디바이스의 하측에 있으며 수소 이온을 게터링하도록 구성된 게터 층을 더 포함한다.
일부 실시예에서, 본 개시는 또다른 IC 칩을 제공하며, 상기 IC 칩은, 기판; 상기 기판 위의 압전 구조물 - 상기 압전 구조물은 하부 전극, 상기 하부 전극 위에 있는 압전 층, 및 상기 압전 층 위에 있는 상부 전극을 포함함 - ; 상기 압전 구조물 위에 있는 제1 수소 배리어 층; 제1 단부 및 제2 단부를 갖는 패드 - 상기 제1 단부는 상기 제1 수소 배리어 층 및 상기 압전 구조물 위에 있으며, 상기 상부 전극 또는 상기 하부 전극에 전기적으로 커플링되고, 상기 제2 단부는 상기 압전 구조물과 동일 레벨임 - ; 및 상기 패드 및 상기 압전 구조물 위에 있는 제2 수소 배리어 층을 포함한다. 일부 실시예에서, 상기 제2 수소 배리어 층은 금속 산화물이다. 일부 실시예에서, 상기 제1 수소 배리어 층은 상기 하부 전극, 상기 상부 전극 및 상기 압전 층의 각각 개별 측벽을 따라 연장된다. 일부 실시예에서, 상기 제1 및 제2 수소 배리어 층은 공통 밀도를 공유한다. 일부 실시예에서, 상기 기판은 상기 기판을 통해 연장된 개구부에서 움직임가능한 멤브레인을 포함하고, 상기 압전 구조물은 상기 움직임가능한 멤브레인 주위의 폐쇄 경로로 연장된다. 일부 실시예에서, 상기 제2 수소 배리어 층은 상기 움직임가능한 멤브레인의 측벽 상에 있다. 일부 실시예에서, 상기 IC 칩은 상기 제2 수소 배리어 층 위에 있는 패시베이션 층을 더 포함하며, 상기 패시베이션 층은 상기 움직임가능한 멤브레인의 측벽 상에 있고, 상기 제2 수소 배리어 층은 상기 움직임가능한 멤브레인으로부터 이격된다. 일부 실시예에서, 상기 패드는 상기 패드의 제1 단부로부터 상기 패드의 제2 단부로 연속적으로 길어지고(elongated), 상기 제2 단부는 상기 제1 단부로부터 멀리 떨어져 있으며(distal) 상기 압전 구조물로부터 측방향으로 오프셋된다. 일부 실시예에서, 상기 IC 칩은 상기 제2 수소 배리어 층 위에 있는 패시베이션 층을 더 포함하며, 상기 패시베이션 층 및 상기 제2 수소 배리어 층은 상기 패드의 제2 단부에서 공통 측벽을 형성하고, 상기 제2 단부는 상기 제1 단부 및 상기 압전 구조물로부터 멀리 떨어져 있으며 측방향으로 오프셋된다.
일부 실시예에서, 본 개시는 방법을 제공하며, 상기 방법은, 제1 전극, 상기 제1 전극 위에 있는 압전 층, 및 상기 압전 층 위에 있는 제2 전극을 포함하는 압전 구조물을 기판 위에 형성하는 단계; 상기 압전 구조물을 덮는 유전체 층을 퇴적하는 단계; 패드 및 비아를 형성하는 단계 - 상기 패드는 상기 유전체 층 위에 있고, 상기 비아는 상기 유전체 층을 통해 상기 패드로부터 상기 압전 구조물로 연장됨 - ; 상기 패드 및 상기 압전 구조물을 덮는 배리어 층을 퇴적하는 단계; 및 상기 배리어 층을 퇴적한 후에 반도체 제조 프로세스를 수행하는 단계 - 상기 반도체 제조 프로세스는 상기 배리어 층을 이온에 노출시키고, 상기 배리어 층은 상기 이온이 상기 배리어 층을 통과하는 것을 막음 - 를 포함한다. 일부 실시예에서, 상기 배리어 층을 퇴적하는 단계는 수소의 소스 없이 수행되고, 상기 이온은 수소 이온이다. 일부 실시예에서, 상기 압전 구조물은 중앙 영역 주위의 폐쇄 경로로 측방향으로 연장되고, 상기 반도체 제조 프로세스는 상기 중앙 영역에 복수의 슬릿들을 형성하도록 상기 기판을 패터닝하는 단계를 포함한다. 일부 실시예에서, 상기 반도체 제조 프로세스는: 상기 배리어 층을 덮는 패시베이션 층을 퇴적하는 단계; 및 상기 압전 구조물로부터 측방향으로 오프셋된 상기 패드의 단부를 노출시키는 패드 개구부를 형성하도록 상기 패시베이션 층 및 상기 배리어 층을 패터닝하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 회로(IC; integrated circuit) 칩에 있어서,
기판;
상기 기판 위에 있는 압전 디바이스;
상기 압전 디바이스 위에 있는 패드;
상기 패드로부터 상기 압전 디바이스로 연장된 비아; 및
상기 패드 위에 있는 배리어 층
을 포함하고,
상기 배리어 층은, 수소 이온이 상기 배리어 층을 통해 상기 배리어 층 위로부터 상기 압전 디바이스로 확산하는 것을 막도록 구성되는 것인, 집적 회로(IC) 칩.
실시예 2. 실시예 1에 있어서,
상기 배리어 층은 알루미늄 산화물, 티타늄 산화물, 철 산화물, 지르코늄 산화물, 아연 산화물, 구리 산화물, 또는 탄탈럼 산화물을 포함하는 것인, 집적 회로(IC) 칩.
실시예 3. 실시예 1에 있어서,
상기 배리어 층은 약 2 g/cm3를 초과하는 밀도를 갖는 것인, 집적 회로(IC) 칩.
실시예 4. 실시예 1에 있어서,
상기 패드와 상기 압전 디바이스 사이의 유전체 층을 더 포함하며, 상기 비아는 상기 유전체 층을 통해 연장되고, 상기 유전체 층을 통한 수소 이온의 확산 속도는 상기 배리어 층을 통한 수소 이온의 확산 속도보다 높은 것인, 집적 회로(IC) 칩.
실시예 5. 실시예 1에 있어서,
상기 패드와 상기 압전 디바이스 사이의 제2 배리어 층을 더 포함하며, 상기 비아는 상기 제2 배리어 층을 통해 연장되고, 상기 제2 배리어 층은, 수소 이온이 상기 제2 배리어 층을 통해 상기 제2 배리어 층 위로부터 상기 압전 디바이스로 확산하는 것을 막도록 구성되는 것인, 집적 회로(IC) 칩.
실시예 6. 실시예 1에 있어서,
상기 압전 디바이스 위에 있는 제1 단부를 포함하는 제2 패드; 및
상기 제2 패드로부터 상기 압전 디바이스로 연장된 제2 비아
를 더 포함하고,
상기 배리어 층은 상기 제2 패드 위에 있으며 동일 레벨인 것인, 집적 회로(IC) 칩.
실시예 7. 실시예 1에 있어서,
상기 압전 디바이스의 하측에 있으며 수소 이온을 게터링하도록 구성된 게터 층을 더 포함하는, 집적 회로(IC) 칩.
실시예 8. 집적 회로(IC) 칩에 있어서,
기판;
상기 기판 위의 압전 구조물 - 상기 압전 구조물은 하부 전극, 상기 하부 전극 위에 있는 압전 층, 및 상기 압전 층 위에 있는 상부 전극을 포함함 - ;
상기 압전 구조물 위에 있는 제1 수소 배리어 층;
제1 단부 및 제2 단부를 갖는 패드 - 상기 제1 단부는 상기 제1 수소 배리어 층 및 상기 압전 구조물 위에 있으며, 상기 상부 전극 또는 상기 하부 전극에 전기적으로 커플링되고, 상기 제2 단부는 상기 압전 구조물과 동일 레벨임 - ; 및
상기 패드 및 상기 압전 구조물 위에 있는 제2 수소 배리어 층
을 포함하는, 집적 회로(IC) 칩.
실시예 9. 실시예 8에 있어서,
상기 제2 수소 배리어 층은 금속 산화물인 것인, 집적 회로(IC) 칩.
실시예 10. 실시예 8에 있어서,
상기 제1 수소 배리어 층은 상기 하부 전극, 상기 상부 전극 및 상기 압전 층의 각각 개별 측벽을 따라 연장되는 것인, 집적 회로(IC) 칩.
실시예 11. 실시예 8에 있어서,
상기 제1 및 제2 수소 배리어 층은 공통 밀도를 공유하는 것인, 집적 회로(IC) 칩.
실시예 12. 실시예 8에 있어서,
상기 기판은 상기 기판을 통해 연장된 개구부에서 움직임가능한 멤브레인을 포함하고, 상기 압전 구조물은 상기 움직임가능한 멤브레인 주위의 폐쇄 경로로 연장되는 것인, 집적 회로(IC) 칩.
실시예 13. 실시예 12에 있어서,
상기 제2 수소 배리어 층은 상기 움직임가능한 멤브레인의 측벽 상에 있는 것인, 집적 회로(IC) 칩.
실시예 14. 실시예 12에 있어서,
상기 제2 수소 배리어 층 위에 있는 패시베이션 층을 더 포함하며, 상기 패시베이션 층은 상기 움직임가능한 멤브레인의 측벽 상에 있고, 상기 제2 수소 배리어 층은 상기 움직임가능한 멤브레인으로부터 이격되는 것인, 집적 회로(IC) 칩.
실시예 15. 실시예 8에 있어서,
상기 패드는 상기 패드의 제1 단부로부터 상기 패드의 제2 단부로 연속적으로 길어지고(elongated), 상기 제2 단부는 상기 제1 단부로부터 멀리 떨어져 있으며(distal) 상기 압전 구조물로부터 측방향으로 오프셋된 것인, 집적 회로(IC) 칩.
실시예 16. 실시예 8에 있어서,
상기 제2 수소 배리어 층 위에 있는 패시베이션 층을 더 포함하며, 상기 패시베이션 층 및 상기 제2 수소 배리어 층은 상기 패드의 제2 단부에서 공통 측벽을 형성하고, 상기 제2 단부는 상기 제1 단부 및 상기 압전 구조물로부터 멀리 떨어져 있으며 측방향으로 오프셋된 것인, 집적 회로(IC) 칩.
실시예 17. 방법에 있어서,
제1 전극, 상기 제1 전극 위에 있는 압전 층, 및 상기 압전 층 위에 있는 제2 전극을 포함하는 압전 구조물을 기판 위에 형성하는 단계;
상기 압전 구조물을 덮는 유전체 층을 퇴적하는 단계;
패드 및 비아를 형성하는 단계 - 상기 패드는 상기 유전체 층 위에 있고, 상기 비아는 상기 유전체 층을 통해 상기 패드로부터 상기 압전 구조물로 연장됨 - ;
상기 패드 및 상기 압전 구조물을 덮는 배리어 층을 퇴적하는 단계; 및
상기 배리어 층을 퇴적한 후에 반도체 제조 프로세스를 수행하는 단계 - 상기 반도체 제조 프로세스는 상기 배리어 층을 이온에 노출시키고, 상기 배리어 층은 상기 이온이 상기 배리어 층을 통과하는 것을 막음 -
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 배리어 층을 퇴적하는 단계는 수소의 소스 없이 수행되고, 상기 이온은 수소 이온인 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 압전 구조물은 중앙 영역 주위의 폐쇄 경로로 측방향으로 연장되고, 상기 반도체 제조 프로세스는 상기 중앙 영역에 복수의 슬릿들을 형성하도록 상기 기판을 패터닝하는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 반도체 제조 프로세스는:
상기 배리어 층을 덮는 패시베이션 층을 퇴적하는 단계; 및
상기 압전 구조물로부터 측방향으로 오프셋된 상기 패드의 단부를 노출시키는 패드 개구부를 형성하도록 상기 패시베이션 층 및 상기 배리어 층을 패터닝하는 단계
를 포함하는 것인, 방법.
Claims (10)
- 집적 회로(IC; integrated circuit) 칩에 있어서,
기판;
상기 기판 위에 있는 압전 디바이스;
상기 압전 디바이스 위에 있는 패드;
상기 패드로부터 상기 압전 디바이스로 연장된 비아; 및
상기 패드 위에 있는 배리어 층
을 포함하고,
상기 배리어 층은, 수소 이온이 상기 배리어 층을 통해 상기 배리어 층 위로부터 상기 압전 디바이스로 확산하는 것을 막도록 구성되는 것인, 집적 회로(IC) 칩. - 청구항 1에 있어서,
상기 배리어 층은 알루미늄 산화물, 티타늄 산화물, 철 산화물, 지르코늄 산화물, 아연 산화물, 구리 산화물, 또는 탄탈럼 산화물을 포함하는 것인, 집적 회로(IC) 칩. - 청구항 1에 있어서,
상기 배리어 층은 2 g/cm3를 초과하는 밀도를 갖는 것인, 집적 회로(IC) 칩. - 청구항 1에 있어서,
상기 패드와 상기 압전 디바이스 사이의 유전체 층을 더 포함하며, 상기 비아는 상기 유전체 층을 통해 연장되고, 상기 유전체 층을 통한 수소 이온의 확산 속도는 상기 배리어 층을 통한 수소 이온의 확산 속도보다 높은 것인, 집적 회로(IC) 칩. - 청구항 1에 있어서,
상기 패드와 상기 압전 디바이스 사이의 제2 배리어 층을 더 포함하며, 상기 비아는 상기 제2 배리어 층을 통해 연장되고, 상기 제2 배리어 층은, 수소 이온이 상기 제2 배리어 층을 통해 상기 제2 배리어 층 위로부터 상기 압전 디바이스로 확산하는 것을 막도록 구성되는 것인, 집적 회로(IC) 칩. - 청구항 1에 있어서,
상기 압전 디바이스 위에 있는 제1 단부를 포함하는 제2 패드; 및
상기 제2 패드로부터 상기 압전 디바이스로 연장된 제2 비아
를 더 포함하고,
상기 배리어 층은 상기 제2 패드 위에 있으며 동일 레벨인 것인, 집적 회로(IC) 칩. - 청구항 1에 있어서,
상기 압전 디바이스의 하측에 있으며 수소 이온을 게터링하도록 구성된 게터 층을 더 포함하는, 집적 회로(IC) 칩. - 집적 회로(IC) 칩에 있어서,
기판;
상기 기판 위의 압전 구조물 - 상기 압전 구조물은 하부 전극, 상기 하부 전극 위에 있는 압전 층, 및 상기 압전 층 위에 있는 상부 전극을 포함함 - ;
상기 압전 구조물 위에 있는 제1 수소 배리어 층;
제1 단부 및 제2 단부를 갖는 패드 - 상기 제1 단부는 상기 제1 수소 배리어 층 및 상기 압전 구조물 위에 있으며, 상기 상부 전극 또는 상기 하부 전극에 전기적으로 커플링되고, 상기 제2 단부는 상기 압전 구조물과 동일 레벨임 - ; 및
상기 패드 및 상기 압전 구조물 위에 있는 제2 수소 배리어 층
을 포함하는, 집적 회로(IC) 칩. - 청구항 8에 있어서,
상기 제2 수소 배리어 층 위에 있는 패시베이션 층을 더 포함하며, 상기 패시베이션 층 및 상기 제2 수소 배리어 층은 상기 패드의 제2 단부에서 공통 측벽을 형성하고, 상기 제2 단부는 상기 제1 단부 및 상기 압전 구조물로부터 멀리 떨어져 있으며(distal) 측방향으로 오프셋된 것인, 집적 회로(IC) 칩. - 방법에 있어서,
제1 전극, 상기 제1 전극 위에 있는 압전 층, 및 상기 압전 층 위에 있는 제2 전극을 포함하는 압전 구조물을 기판 위에 형성하는 단계;
상기 압전 구조물을 덮는 유전체 층을 퇴적하는 단계;
패드 및 비아를 형성하는 단계 - 상기 패드는 상기 유전체 층 위에 있고, 상기 비아는 상기 유전체 층을 통해 상기 패드로부터 상기 압전 구조물로 연장됨 - ;
상기 패드 및 상기 압전 구조물을 덮는 배리어 층을 퇴적하는 단계; 및
상기 배리어 층을 퇴적한 후에 반도체 제조 프로세스를 수행하는 단계 - 상기 반도체 제조 프로세스는 상기 배리어 층을 이온에 노출시키고, 상기 배리어 층은 상기 이온이 상기 배리어 층을 통과하는 것을 막음 -
를 포함하는, 방법.
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