JP5754209B2 - 半導体装置の製造方法 - Google Patents
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Description
以下、図面を参照して、本発明の第1の実施形態に係る半導体装置の製造方法について詳細に説明する。
図1は、本発明の第1の実施形態に係る半導体装置の製造方法において貫通電極基板を製造する工程を示す図であり、(a)は半導体基板に形成された開口部を示す断面図であり、(b)は第1の成膜工程を示す図であり、(c)は第2の成膜工程を示す図であり、(d)は開口部に形成された薄膜を示す断面図である。図2は、図1に示した貫通電極基板を製造する工程を一部拡大して示す図であり、(a)は、図1(c)に示すX部分の拡大図であり、(b)は、図1(d)に示すY部分の拡大図である。図3は、本発明の第1の実施形態に係る半導体装置の製造方法において貫通電極基板を製造する装置を説明するための図である。図18は、半導体基板に開口部を形成する工程の一例を示す図であり、(a)は半導体基板にエッチングマスクを配置した断面図であり、(b)はトレンチの形成工程を示す図であり、(c)は保護膜の形成工程を示す図であり、(d)はトレンチの形成工程を示す図であり、(e)は完成した開口部を示す断面図である。
本実施形態においては、半導体基板としてシリコン基板101を準備する。シリコン基板101の厚さに制限はないが、取り扱い性を考慮すると50μm〜700μmの範囲のものを用いるのが好ましい。シリコン基板101には予め素子(図示せず)が形成されている。なお、シリコン基板101に形成される素子(図示せず)は公知の方法により配置される。形成される素子は抵抗、コイル、キャパシタ等の受動素子、メモリ、IC等の能動素子、発光素子、受光素子、センサ素子、スイッチング素子などが挙げられる。素子は、シリコン基板101の片側又は両側或いはシリコン基板101の内部に配置されている。
図18を参照して、図1(a)に図示した開口部111をシリコン基板101に形成する工程を説明する。開口部111は、シリコン基板101の一方の面と他方の面とを貫通しない溝として形成されている。開口部111の開口径に制限はないが、加工性、微細化への対応を考慮すると10μm〜200μmであることが好ましい。開口部111は、その内部に導電材を配置することによりシリコン基板101の一方の面と他方の面を導通する貫通電極が形成される部分である。図18は、DRIEにより、具体的にはボッシュプロセスにより開口部111を形成する工程を示している。
図1(a)に図示したように、開口部111の側壁には、上述した図18に示す工程により、複数の凹部からなるスキャロップ111sが形成される。以下、スキャロップ111sの各凹部のうち、開口部111の開口側(図1に示すシリコン基板101の上面側)の部分をスキャロップ111sの上部111bといい、開口部111の底壁側(図1に示すシリコン基板101の下面側)の部分をスキャロップ111sの下部111aという。図1(a)に示した開口部111の側壁及び底壁を含む内壁並びにシリコン基板101の上面に、絶縁膜102を形成する。絶縁膜102は、例えば、二酸化シリコン(SiO2)、窒化シリコン(SiN)、炭化シリコン(SiC)等の絶縁層から構成されるものであってもよい。このような絶縁膜102は、スパッタ法や真空蒸着法等を用いて形成される。スパッタ法等を用いることにより、予めシリコン基板101に素子等が形成されている場合にも、熱プロセスを伴わないため、熱による素子への影響を与えないようにすることができる。
図1(b)は、第1の成膜工程を示す図であり、図1(b)に図示したように、開口部111の側壁、開口部111の底壁、及びシリコン基板101の上面に絶縁膜102を形成する。本実施形態として、以下では、図3に図示するスパッタ装置200を用いてスパッタリングを行う工程を説明する。
図1(c)は、第2の成膜工程を示す図であり、図1(d)は第2の成膜工程後の開口部111に形成された絶縁膜102を示す図である。また、図2(a)は、図1(c)に示すX部分の拡大図であり、図2(b)は、図1(d)に示すY部分の拡大図である。
図16(a)に示すように、シリコン基板101の絶縁膜102が形成された面及び開口部111の絶縁膜102が形成された内部に、シード層113を形成する。シード層113は、図示していないが、バリア膜とシード膜の積層構造により構成される。シード層113は、シリコン基板101側にバリア膜として例えばTiやTiN、その上にシード膜として例えばCuが積層された構造としてもよい。
次に、図16(b)に示すように、電解メッキによってシリコン基板101のシード層113を給電層として開口部111内部に導電材を充填して、導通部114を形成する。導電材の充填には、スパッタ法、電解メッキ法、溶融金属吸引法(圧力差を利用して溶融した金属を開口部へ引入れる方法)、印刷法等も使用することができる。開口部111が微細な場合には、電解メッキ法を用いることが好ましい。開口部111に充填する金属材料としては、銅(Cu)の他、金(Au)、ロジウム(Rh)、銀(Ag)、白金(Pt)、スズ(Sn)、アルミニウム(Al)、ニッケル(Ni)、クロム(Cr)等の金属及びこれらの合金などから選択され組み合わせた材料を用いてもよい。電解メッキ法により導電材を充填する場合、シード層113が均一に形成されているので充填される金属にボイド等の不良が発生することを防止できる。
次に、シード層113及び導通部114の不要部をエッチングあるいはCMPにより除去する。また、開口部111が形成されている側と反対側のシリコン基板101面をバックグラインドによって導通部114の表面が露出するまで研磨することにより、導通部114を形成する。研磨により、シリコン基板101の厚さを薄くしてもよい。以上のプロセスによって、第1の実施形態に係る貫通電極基板110を得ることができる。
以下、図面を参照して、本発明の第2の実施形態に係る半導体装置の製造方法を詳細に説明する。第2の実施形態に係る半導体装置の製造方法は、第1の実施形態に係る半導体装置の製造方法と同様に、貫通電極基板を用いた半導体装置を製造するものである。なお、第1の実施形態に係る製造工程と同様の工程については、詳細な説明について省略する。
第2の実施形態に係る半導体装置の製造方法について、図17を参照して説明する。図17は、本発明の第2の実施形態に係る半導体装置の製造方法において貫通電極基板を製造する工程を示す図であり、(a)はシリコン基板101に形成された貫通孔112を示す断面図であり、(b)は第1の成膜工程により形成された絶縁膜102を示す断面図であり、(c)は第2の成膜工程を示す図であり、(d)は貫通孔112に形成された絶縁膜102を示す断面図であり、(e)は(d)に示したシリコン基板101から不要な部分を取り除いた後の断面図である。
本実施形態においても、上述した第1の実施形態と同様に、基板としてシリコン基板101を準備する。シリコン基板101には予め素子(図示せず)が形成されている。形成される素子は抵抗、コイル、キャパシタ等の受動素子、メモリ、IC等の能動素子、発光素子、受光素子、センサ素子、スイッチング素子などが挙げられる。素子は、シリコン基板101の片側又は両側或いはシリコン基板101の内部に配置されている。
図17(a)に示す貫通孔112は、上述した第1の実施形態に係る開口部111の形成工程と同様に、DRIEにより、具体的にはボッシュプロセスにより形成されてもよい。シリコン基板111は第1の面(以下、上面ともよぶ)と第2の面(以下、下面ともよぶ)を連通する少なくとも1つの貫通孔を有している。図17(a)に図示していないが、シリコン基板101の下面にシリコン基板101を支持する基板を貼り付けてエッチングしてもよい。本実施形態においても、エッチングマスク(図示せず)をシリコン基板101の上面に配置し、ボッシュプロセスによりシリコン基板101を貫通する貫通孔112を形成する。これにより、図17(a)に示すように、貫通孔112の側壁面全体に、図1(a)に示す開口部111の側壁面と同様の複数の凹部からなるスキャロップ111sが形成される。
(3−1)第1の成膜工程
図17(b)は、第1の成膜工程により形成された絶縁膜102を示す断面図であり、図17(a)に図示した貫通孔112の側壁及びシリコン基板101の上面に、上述した第1の実施形態に係る第1の成膜工程と同様に、スパッタ法又は真空蒸着法等を用いて絶縁膜102を形成する。
図17(c)は、第2の成膜工程を示す図であり、図17(b)に示す第1の成膜工程後のシリコン基板101の下面に、絶縁膜102の成膜材料であるターゲット基板103を配置する。ターゲット基板103は、第1の成膜工程に用いたターゲット202と同様の成膜材料を用いることが望ましい。ここでは、ターゲット基板103は、絶縁膜102の成膜材料を含むものとする。なお、図17(c)に図示するように、ターゲット基板103の下面には、別途、ターゲット基板103を支持する基板104を配置してもよい。ターゲット基板103は、シリコン基板101の下面に直接接するように配置されていてもよいが、所定の間隙をもって配置されていてもよい。シリコン基板101の下面とターゲット基板103を離間して配置する場合には、シリコン基板101の下面に素子等が配置される際素子等の破損する可能性が排除できる。また、シリコン基板101の下面への取り付け、第2の成膜後の取り外しが容易となる。
次に、図16を参照して、シード層113を形成する工程を説明する。上述した第1の実施形態と同様に、シリコン基板101の絶縁膜102が形成された面及び貫通孔112の内部に形成された絶縁膜102上に、シード層113を形成する。第1の実施形態と同様に、シード層113はバリア膜及びシード膜を含み、上述した第1の成膜工程及び第2の成膜工程を用いてバリア膜及びシード膜を成膜してもよい。これにより、貫通孔112の内部に形成された絶縁膜102の表面を隙間無く均一に覆うシード層113を形成することができる。従って、このような工程により形成されたシード層113によれば、第1の実施形態と同様に、後述する工程において充填される金属がシリコン基板101側に拡散することを防止し、且つボイド等の不良が発生することを防止することができる。
次に、上述した第1の実施形態と同様に、図16(b)に示すように、電解メッキによってシリコン基板101のシード層113を給電層として貫通孔112内部に導電材を充填して、導通部114を形成する。上述したように、予め素子が形成された基板に導通部114を形成することから、熱プロセスを伴わないスパッタ法を用いることが好ましい。導通部114は、絶縁膜102の表面を隙間無く覆うシード層113上に形成することができるため、ボイド等を生じさせることなく形成することができる。なお、貫通孔112に充填する金属材料としては、銅(Cu)の他、金(Au)、ロジウム(Rh)、銀(Ag)、白金(Pt)、スズ(Sn)、アルミニウム(Al)、ニッケル(Ni)、クロム(Cr)等の金属及びこれらの合金などから選択され組み合わせた材料を用いてもよい。
次に、上述した第1の実施形態と同様に、シード層113及び導通部114の不要部をエッチングあるいはCMPにより除去する。研磨により、シリコン基板101の厚さを薄くしてもよい。以上のプロセスにより、図16(e)に示す貫通電極基板110と同様の、第2の実施形態に係る貫通電極基板110を得ることができる。
Claims (8)
- 底壁及び複数の凹部を有する側壁により構成された開口部を素子が形成された半導体基板に形成し、
前記開口部側から蒸着又はスパッタリングを行い、前記底壁及び前記側壁の各凹部の前記底壁側に成膜部材を堆積させ、
前記半導体基板に0Vの電圧を印加しつつスパッタリングを行うことにより前記成膜部材を前記側壁の各凹部の前記開口部側に堆積させることを特徴とする半導体装置の製造方法。 - エッチングによる前記半導体基板への溝の形成と、前記溝の内部への保護膜形成とを繰り返し行うことにより、前記複数の凹部を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記開口部に対向して前記成膜部材を含むターゲットを配置し、前記ターゲットに所定の電圧を印加しつつスパッタリングを行うことにより、前記底壁及び前記側壁の各凹部の前記底壁側に前記成膜部材を堆積させることを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記成膜部材は絶縁部材であり、前記成膜部材を介して前記開口部内に導電部材を形成し、前記開口部が形成されている側と反対側の前記半導体基板の面から前記半導体基板を薄化して、前記半導体基板の表裏を導通する貫通電極を形成することを特徴とする請求項1乃至3のいずれかに記載の半導体装置の製造方法。
- 半導体基板の第1面と第2面を貫通し、側壁に複数の凹部を有する貫通孔を素子が形成された半導体基板に形成し、
前記第1面側から蒸着又はスパッタリングを行い、前記側壁の各凹部の前記第2面側に第1成膜部材を堆積させ、
前記半導体基板の第2面に直接又は離間して第2成膜部材を配置し、
前記半導体基板に所定の電圧を印加しつつスパッタリングを行うことにより、前記第1成膜部材及び前記第2成膜部材を前記側壁の各凹部の前記第1面側に堆積させることを特徴とする半導体装置の製造方法。 - エッチングによる前記半導体基板への溝の形成と、前記溝の内部への保護膜形成とを繰り返し行うことにより、前記複数の凹部を形成することを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記貫通孔に対向して前記第1成膜部材を含むターゲットを配置し、前記ターゲットに所定の電圧を印加しつつスパッタリングを行うことにより、前記底壁及び前記側壁の各凹部の前記第2面側に前記第1成膜部材を堆積することを特徴とする請求項5または6に記載の半導体装置の製造方法。
- 前記第1成膜部材及び前記第2成膜部材は絶縁部材であり、前記第1成膜部材及び前記第2成膜部材を介して前記貫通孔の内部に導電部材を形成して貫通電極を形成することを特徴とする請求項5乃至7のいずれかに記載の半導体装置の製造方法。
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