JP2013502738A - 半導体基板上のスルーインターコネクトを製造する方法 - Google Patents

半導体基板上のスルーインターコネクトを製造する方法 Download PDF

Info

Publication number
JP2013502738A
JP2013502738A JP2012526136A JP2012526136A JP2013502738A JP 2013502738 A JP2013502738 A JP 2013502738A JP 2012526136 A JP2012526136 A JP 2012526136A JP 2012526136 A JP2012526136 A JP 2012526136A JP 2013502738 A JP2013502738 A JP 2013502738A
Authority
JP
Japan
Prior art keywords
contact
forming
insulating layer
substrate
bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012526136A
Other languages
English (en)
Inventor
フー チュ，チェン
Original Assignee
セミエルイーディーズ オプトエレクトロニクス カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by セミエルイーディーズ オプトエレクトロニクス カンパニー リミテッド filed Critical セミエルイーディーズ オプトエレクトロニクス カンパニー リミテッド
Publication of JP2013502738A publication Critical patent/JP2013502738A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/11831—Reworking, e.g. shaping involving a chemical process, e.g. etching the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半導体基板のスルーインターコネクトを製造する方法は、基板の第１側部上に基板を部分的に通るビアを形成するステップと、第１側部上及びビア内に電気絶縁層を形成するステップと、絶縁層上にビアを少なくとも部分的にライニングする導電層を形成するステップと、ビア内の導電層上に第１コンタクトを形成するステップと、ビア内の、少なくとも絶縁層まで基板の第２側部から基板を薄層化するステップとを含む。また、本方法は、第１コンタクトと電気接続状態にある第２コンタクトを基板の第２側部に形成するステップをも含み得る。本方法は、ウエハスケールのインターコネクト要素を形成するように半導体ウエハ上で実行可能である。さらに、インターコネクト要素を、発光ダイオード（ＬＥＤ）システムのような半導体システムを構築するのに使用可能である。
【選択図】図２Ｅ

Description

本発明は、一般的に半導体部品の製造に関し、より詳細には、半導体基板上のスルーインターコネクト（ｔｈｒｏｕｇｈ ｉｎｔｅｒｃｏｎｎｅｃｔ）のためのウエハレベルの方法に関する。
半導体基板は、時折、その前側部からその後側部へと基板を通るインターコネクトを必要とする。この種のスルーインターコネクトは、時折、スルーシリコンビア（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ、ＴＳＶ）と称される。例えば、発光ダイオード（ＬＥＤ）ディスプレイのような光電子システムは、発光ダイオード（ＬＥＤ）を搭載し、且つ、発光ダイオード（ＬＥＤ）に電気接続を形成するための半導体基板を含み得る。ＬＥＤディスプレイは、数百から数千の発光ダイオードのアレイ（配列）を含むことができ、基板内に数百から数千のスルーインターコネクトを必要とする。半導体基板が、より小さく且つより複雑になるにつれ、従来の製造技術を使用してスルーインターコネクトを形成することが困難となる。
スルーインターコネクトの１つのタイプは、基板の前側部から後側部まで延びる電気絶縁スルービアを含んでおり、それは導電金属で充填又はライニング（裏張り）されている。この種のスルーインターコネクトを製造する問題は、スルービアを金属で充填又はライニングすることにあり、特には、狭いピッチの小さいビアに関する。従来の製造技術は、プラズマ気相堆積（ＰＶＤ）及び蒸着を使用して、スルービアを金属で充填又はライニングする。しかしながら、これら技術は、貧弱な段差被覆性及び金属ボイド（空隙）を生成し、導電率を低下させてスルーインターコネクトの抵抗を増加させる。
前述の点で、本技術分野では、半導体基板上にスルーインターコネクトを形成するための改善した製造プロセスが求められている。しかしながら、前述の関連技術の例示及びこれに関する特定は、説明を目的するものであり、本発明を限定するものではない。関連する技術の他の特定は、明細書及び図面によって、当業者に明らかとなるであろう。
半導体基板のスルーインターコネクトを製造する方法は、基板の第１側部上に基板を部分的に通る（途中まで貫通する）ビアを形成するステップと、第１側部上及びビア内に電気絶縁層を形成するステップと、絶縁層上にビアを少なくとも部分的にライニング（裏張り、ｌｉｎｉｎｇ）する導電層を形成するステップと、ビア内の導電層上に第１コンタクトを形成するステップと、ビア内の、少なくとも絶縁層まで基板の第２側部から基板を薄層化するステップとを含む。また、本方法は、第１コンタクトと電気接続状態にある第２コンタクトを基板の第２側部に形成するステップをも含み得る。
本方法によって形成されたインターコネクト要素は、半導体基板及び基板内の複数のスルーインターコネクトを含む。各スルーインターコネクトは、半導体基板を通るビア、ビア内の前側コンタクト、及び、前側コンタクトと電気接触する後側コンタクトを含む。
本発明の実施形態が図面に示されている。ここに開示される実施形態及び図面は、本発明を限定することを意図せず、説明するために用いられる。
半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 半導体基板上にスルーインターコネクトを製造する方法におけるステップを示す断面概略図。 図１Ｈの代わりに、図１Ａ〜１Ｌの方法の別ステップを示す、図１Ｈと同様の断面概略図。 図１Ｉの代わりに、図１Ａ〜１Ｌの方法の別ステップを示す、図１Ｉと同様の断面概略図。 図１Ｊの代わりに、図１Ａ〜１Ｌの方法の別ステップを示す、図１Ｊと同様の断面概略図。 図１Ｋの代わりに、図１Ａ〜１Ｌの方法の別ステップを示す、図１Ｋと同様の断面概略図。 図１Ｌの代わりに、図１Ａ〜１Ｌの方法の別ステップを示す、図１Ｌと同様の断面概略図。 図１Ｊの代わりに、図１Ａ〜１Ｌの方法の別ステップを示す、図１Ｊと同様の断面概略図。 図１Ｋの代わりに、図１Ａ〜１Ｌの方法の別ステップを示す、図１Ｋと同様の断面概略図。 図１Ｌの代わりに、図１Ａ〜１Ｌの方法の別ステップを示す、図１Ｌと同様の断面概略図。 図１Ｊの代わりに、図１Ａ〜１Ｌの方法の別ステップを示す、図１Ｊと同様の断面概略図。 図１Ｋの代わりに、図１Ａ〜１Ｌの方法の別ステップを示す、図１Ｋと同様の断面概略図。 図１Ｌの代わりに、図１Ａ〜１Ｌの方法の別ステップを示す、図１Ｌと同様の断面概略図。 別実施形態のスルーインターコネクトを示す、図１Ｌと同様の断面概略図。 図５のスルーインターコネクトを製造するためのリフローオーブンを示す断面概略図。
ここに使用される「半導体要素（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｃｏｍｐｏｎｅｎｔ）」は、半導体基板を含む電子要素を示す。「ウエハレベル（ｗａｆｅｒ−ｌｅｖｅｌ）」は、半導体ウエハ上で実施されるプロセスを意味する。「ウエハスケール（ｗａｆｅｒ ｓｃａｌｅ）」は、半導体ウエハのアウトライン（輪郭）とほぼ同じアウトラインを有することを意味する。
図１Ａ〜１Ｌを参照して、半導体基板３２上にスルーインターコネクト３０を製造する方法において、各ステップを説明する。説明の目的のために、方法のステップが所定の順番で示されているが、方法を異なる順序で実施してもよい。最初に、図１Ａに示すとおり、半導体基板３２が提供され得る。半導体基板３２は、前側部４０と後側部４２とを含む。クレームでは、前側部４０は「第１側部」と称され、且つ、後側部４２は「第２側部」と称される。
図１Ａに示すとおり、半導体基板３２は、５０〜４５０ｍｍの標準系Ｄ及び約５０〜１０００μｍの全厚Ｔ１を有する半導体ウエハ３６を備える。半導体ウエハ３６は、ウエハレベルの方法を実行するように使用されるべく標準のウエハ製造設備を許容し、且つ、ウエハスケールのインターコネクト要素３８（図１Ｌ）を生成する。一例として、１５０ｍｍ径ウエハは約６７５μｍの全厚（Ｔ１）を有し、２００ｍｍ径ウエハは約７２５μｍの全厚（Ｔ１）を有し、且つ、３００ｍｍ径ウエハは約７７５μｍの全厚（Ｔ１）を有する。実施形態では、半導体ウエハ３６及び半導体基板３２はシリコン（Ｓｉ）を含む。しかしながら、半導体ウエハ３６及び半導体基板３２は、ＧａＡｓ、ＳｉＣ、ＡｌＮ、Ａｌ２Ｏ３又はサファイアのような別の物質を含んでもよい。
次に、図１Ｂに示すとおり、ハードマスク層３４を半導体基板３２の前側部４０上に形成可能である。ハードマスク層３４は、Ｓｉ３Ｎ４、ＳｉＯ２、Ｔａ２Ｏ５又はＴｉＯ２のような従来のハードマスク材料を含むことができ、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ又は蒸着を使用して堆積される。湿式又は乾式酸化（例えば、Ｈ２Ｏ、Ｏ２、Ｏ３、ＮＯｘ）を使用するＳｉ熱酸化のような酸化プロセス又は窒化プロセスを使用して、ハードマスク層３４を半導体基板３２上に成長可能である。ハードマスク層３４の代表的な厚みは、１００〜１０，０００Åとすることができる。ハードマスク層３４は、異なる材料の複数の層を含み得る。本実施形態では、ハードマスク層３４は、ＳｉＯ２及び／又はＳｉＮ４を含み得る。任意に、図１Ｂの破線で示されているように、後側ハードマスク層３４Ａを、ハードマスク層３４が形成されるのと同時に、後側部４２に形成可能である。
次に、図１Ｃに示すとおり、レジスト層を半導体層３２の前側部４０に形成可能であり、且つ、所望のサイズ及び形状を有する開部（ｏｐｅｎｉｎｇ）４６のパターンを有するフォトマスク４４を形成するようにフォトリソグラフィプロセスを使用可能である。図１Ｄに示すとおり、湿式又は乾式エッチングプロセスを使用して、ハードマスク層３４の対応する開部４８をエッチングすることに開部４６を使用可能である。例えば、ＳｉＯ２ハードマスク層３４では、ＨＦ酸のような湿式エッチャント、又は、ＣＦ４：Ｏ２又はＣＨＦ３：Ｏ２のようなフッ素又は塩素エッチング種で実行される乾式エッチングでエッチングプロセスを実行可能である。開部４６は、環状、矩形状、正方形又は楕円形のような任意の所望形状、及び、１〜２０００μｍのサイズ（例えば、径ｄ１）のような任意の所望サイズを有し得る。図１Ｄに示すとおり、開部４６の形成に続いて、フォトマスク４４を適切な剥離プロセスを使用して除去可能である。
次に、図１Ｅに示すとおり、半導体基板３２内にビア５０を形成するように、ハードマスク層３４及び湿式又は乾式エッチングのような適切なプロセスを使用して、ビア形成ステップを実行可能である。ビア形成ステップは、代表的には前側部４０から１〜５００μｍの深さｘで、半導体基板３２を部分的に通る（途中まで貫通する）前側部４０上にビア５０を形成するように終端（エンドポイント）処理可能である。一例として、ＫＯＨ（４４％）又はＴＭＡＨ（２４％）の溶液のような湿式エッチャントを用いる結晶性エッチングプロセスを使用してビア５０を形成可能である。この湿式エッチャントは、約１μｍ／分で〈１００〉Ｓｉをエッチングすることに使用可能であり、他方、１Å／分未満でＳｉ３Ｎ４、及び、２０Å／分未満でＳｉＯ２をエッチングし、また、〈１１１〉Ｓｉをより遅い速度（すなわち、〈１００〉Ｓｉの１／１００）でエッチングする。等方性エッチングプロセスを、ＨＦ、ＨＮＯ３、ＣＨ３ＣＯＯＨ及びＨ２Ｏの溶液を使用して実行可能である。図１Ｅに示すとおり、結晶性エッチングプロセスで、ビア５０が優先的にエッチングされ、ビア５０の側壁が水平（すなわち前側部４０の平面に平行な線）から約５３．７度の角度で傾斜している。さらに、ビア５０は、所望の径ｄ２（例えば１〜５００μｍ）を有する平面状の底面６６を含み、これはハードマスク層３４の開部４８のサイズ及びエッチング時間に依存する。湿式エッチングの他に、ＢＯＳＣＨエッチングのような乾式エッチングプロセスを使用してビア５０を形成可能である。図１Ｅに示すとおり、結晶性エッチングプロセスが実行されない場合、ビア５０Ａは、深さｘ、幅ｄ３、及び、半導体基板３２の前側部４０に一般に垂直である側壁を有し得る。
次に、図１Ｆに示すとおり、ハードマスク３４を除去する選択的なステップを説明する。湿式又は乾式エッチャントを用いる、エッチング又は剥離プロセスのような適切なプロセスを使用してハードマスク層３４を除去可能である。このステップに続いて、半導体基板３２は、深さｘまで基板３２を部分的にのみ通って延びる（図１Ｅ）複数のビア５０を前側部４０に含む。
次に図１Ｇに示すとおり、電気絶縁層５２を半導体基板３２の前側部４０及びビア５０の側壁に形成するように、絶縁層形成ステップが実行される。絶縁層５２は、好ましくは、ビア５０が開口されたままであるように、小さい厚み（例えば１００Å〜１μｍ）を有する。絶縁層５２は、酸化物（例えばＳｉＯ２）又は窒化物（例えばＳｉ３Ｎ４）のような電気絶縁材料を含み、所定位置に成長可能であり、或いは、ＣＶＤ、ＰＥＣＶＤ又はＡＬＤのような適切な堆積プロセスを使用して堆積可能である。他の適切な電気絶縁層は、適切なプロセスを使用して堆積されたＡｌ２Ｏ３、Ｔａ２Ｏ５及びチタン酸化物を含み得る。ＳｉＯ２を、蒸気又は乾式酸化プロセスを使用して、前側面４０上及びビア５０内に熱成長させることもできる。別例では、絶縁層５２は、ポリミドのような高分子材料を含み、ノズルを通した堆積又は電気泳動法のような適切なプロセスを使用して堆積可能である。さらなる別例では、絶縁層５２は、パリレンのようなポリマーを含み、ＣＶＤを使用して、前側面４０上及びビア５０内に気相堆積可能である。
次に、図１Ｈに示すとおり、絶縁層５２上の導電メタライゼーション（ｍｅｔａｌｌｉｚａｔｉｏｎ）層５４を形成するように、導電層形成ステップを実行可能である。メタライゼーション層５４は、スパッタリング、ＰＶＤ、ＣＶＤ、蒸着又は無電解化学堆積を使用して堆積されたＴｉ、Ｔａ、Ｃｕ、Ｗ、ＴｉＷ、Ｈｆ、Ａｇ、Ａｕ又はＮｉのような高導電性金属の単層を含み得る。しかしながら、材料の単層の代わりに、メタライゼーション層５４は、導電層及び結合層（例えば、Ｃｕ／Ｎｉ）からなるバイメタルスタックのような複数の金属スタック（ｓｔａｃｋ）、あるいは、Ｔａ／ＴａＮ／Ｃｕ／Ｎｉ／Ａｕ及びこれら金属の合金などの複層を含む。メタライゼーション層５４は、ＰＶＤ、無電解堆積、メッキ又はマスク（図示せず）を通したＰＶＤのような、適切な堆積プロセス（すなわち付加プロセス）を使用して形成可能である。別例では、メタライゼーション５４を金属層の包括堆積（ｂｌａｎｋｅｔ ｄｅｐｏｓｉｔｉｏｎ）によって形成可能であり、その後にマスクを通したエッチングが続く。ビア５０のアスペクト比によれば、メタライゼーション層５４の被覆ステップは、典型的には、１００％よりも小さい。
実施形態では、ビア５０を完全に充填しない厚みでメタライゼーション層５４を形成するように、導電層形成ステップを実行可能である。特には、メタライゼーション層５４は、ビア５０を充填するというよりも、ビア５０の側壁をライニングする。
次に、図１Ｉに示すとおり、ビア５０内及びビア周囲の基板３２の前側部４０上に前側コンタクト５６を形成するように、前側コンタクト形成ステップを実行可能である。クレームでは、前側コンタクト５６は、「第１コンタクト」と称される。前側コンタクト５６は、金属（例えば、はんだ、ニッケル）、ボール、バンプ又はピンを含み、ビア５０内への流動性金属の堆積を使用してメタライゼーション層５４上に形成される。ビア５０を充填すると共に金属バンプとして前側コンタクト５６を形成するように、例えば、はんだ又は金属ペーストのような流動性金属を堆積可能であり、或いは、マスクを通してスクリーン印刷可能である。前側コンタクト５６は、ボール結合プロセス又はスタッド（鋲）バンププロセスを使用しても形成可能である。また、２つのステップのプロセスを使用しても前側コンタクト５６を形成可能であり、そこでは、ビア５０が堆積又はスクリーン印刷で充填され、その後にバンプ（又はボール）形成ステップが続く。
また、前側コンタクト５６を形成することに多くの他の技術を使用可能である。例えば、はんだバンプ結合（ＳＢＢ）は、はんだボールを結合パッドに直接配置するように、修正ワイヤボンダー（ｍｏｄｉｆｉｅｄ ｗｉｒｅ ｂｏｎｄｅｒ）におけるはんだワイヤを使用する。ワイヤボンダーのスクラビング（研磨又は摩擦）動作によって、はんだボールを結合パッドに結合させる。はんだワイヤはバンプ上に断絶され、パッド上にバンプを残し、それをリフロー（ｒｅｆｌｏｗ）可能である。はんだバンプ結合は一連の処理であり、毎秒約８個までの速度で１つずつバンプを生成する。印刷したバンプよりも、より密接したスペーシングを可能とすることに利点を有する。別の技術は、はんだジェット（噴射）であり、溶融はんだのドロップレット（液滴）のストリームを制御することにより、Ｎｉ−Ａｕのアンダーバンプメタライゼーション（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌｌｉｚａｔｉｏｎ，ＵＢＭ）上にはんだバンプを配置する。一例では、要求モードのジェットシステムは、インクジェットプリンタと大体同様の方法でドロップレットを形成するように、圧電性又は抵抗加熱を利用する。機械的位置決めがドロップレットの配置につながる。連続モードのジェットシステムは、配置を制御するように、帯電ドロップレットの静電偏向で、はんだドロップレットの連続ストリームを使用する。
実施形態では、前側コンタクト５６は、はんだ（例えばＳｎＰｄ、ＳｎＡｇ、ＳｎＣｕ、ＳｎＡｇＣｕ、ＮｉＳｎＡｇＣｕ、ＡｕＳｎ）のような結合可能な金属から形成された金属バンプを備える。メタライゼーション層５４は、銅のような金属を備え、ビア５０を充填するための接着力を誘因及び提供する。前側コンタクト５６の径の典型的な範囲は、１〜１０００μｍとすることができる。
次に、図１Ｊに示すとおり、半導体基板３２を薄層化し、薄層化後側部４２Ｔを有する薄層化半導体基板３２Ｔを形成するように、後側部４２から薄層化ステップを実行可能である。薄層化ステップは、絶縁層５２で終端可能である。しかしながら、薄層化ステップは、好ましくは、ビア５０の底面で絶縁層５２を除去して、ビア５０内のメタライゼーション層５４を露出するように実行される。薄層化ステップは、グラインダーのような機械平坦化装置で実行される機械平坦化プロセスを用いて実行可能である。この種の機械平坦化プロセスは、時折、乾式研磨と称される。１つの適切な機械平坦化装置は、オカモト（Ｏｋａｍｏｔｏ）によって製造され、型番ＶＧ５０２で指定される。また、薄層化ステップは、化学機械平坦化（ＣＭＰ）装置を使用しても実行可能である。適切な化学機械平坦化（ＣＭＰ）装置は、Ｗｅｓｔｅｃｈ、ＳＥＺ、プラズマポリッシングシステムズ及びＴＲＵＳＩのような製造者から購入される。また、薄層化ステップは、単独で或いは機械平坦化と組み合わせて実行される、湿式エッチングプロセス、乾式エッチングプロセス又はプラズマエッチングプロセスのようなエッチングバックプロセスを使用しても実行可能である。また、薄層化ステップは、バックグラインディングのような複数のステッププロセスを使用しても実行可能であり、ソフト研磨ステップ、ＣＭＰ及び洗浄ステップがこれに続く。別例として、絶縁層５２を露出させるために研磨ステップを使用可能であり、メタライゼーション層５４を露出させるように絶縁層５２をエッチング可能である。
薄層化基板３２Ｔの厚みＴ２（図１Ｊ）は、必要に応じて選択可能であり、代表的には、３５μｍから３００μｍである。薄層化後側部４２Ｔは、平滑な研磨面を有し、凹凸を有していない。図３Ａに示すとおり、ビア５０内の前側コンタクト５６まで薄層化を終端した状態で、薄層化半導体基板３２Ｔの厚みＴ３は、少なくとも除去されたメタライゼーション層５４の厚みの分だけ、厚みＴ２（図１Ｊ）よりも薄い。
次に、図１Ｋに示すとおり、ビア５０内の露出メタライゼーション５４と整列する開部６０を有する薄層化後側部４２Ｔ上に、電気的に絶縁する後側絶縁層５８を形成するように、後側絶縁層形成ステップを実行可能である。後側絶縁層５８は、示されているとおり、ビア５０の側壁上の露出絶縁層５０を完全に被覆可能であり、或いは、露出絶縁層５０を一部だけ被覆可能である。後側絶縁層５８は、実質的に前側絶縁層５２で前述したとおり、適切なプロセスを使用して形成された酸化物（例えばＳｉＯ２）、窒化物（例えばＳｉ３Ｎ４）又はポリマー（例えばポリミド、パリレン）のような電気絶縁材料を含み得る。
次に、図１Ｌに示すとおり、薄層化後側部４２Ｔ上及びビア５０内の露出メタライゼーション層５４と整列する開部６０内に後側コンタクト６２を形成するように、後側コンタクト形成ステップを実行可能である。クレームでは、後側コンタクト６２は「第２コンタクト」と称される。実質的に前側コンタクト５６で前述したとおり、後側コンタクト６２は、堆積又はマスクを通したスクリーン印刷のようなメタライゼーションプロセスを使用して、ビア５０内の露出メタライゼーション層５４上に形成された、金属又ははんだ、ボール、バンプ又はピンを含み得る。また、後側コンタクト６２は、実質的に前側コンタクト５６で前述したとおり、スタッドバンププロセス又はボール結合処理を使用しても形成可能である。実施形態では、後側コンタクト６２は、はんだ（例えば、ＳｎＰｄ、ＳｎＡｇ、ＳｎＣｕ、ＳｎＡｇＣｕ、ＮｉＳｎＡｇＣｕ、ＡｕＳｎ）のような結合可能な金属からなる金属バンプを含む。後側コンタクト６２の径の代表的な範囲は、６０〜９５０μｍとすることができる。
図１Ｌに示すとおり、各スルーインターコネクト３０は、薄層化半導体基板３２Ｔを通るビア５０、当該ビア５０内の前側コンタクト５６、及び、当該前側コンタクト５６と電気接触した後側コンタクト６２を含む。さらに、ビア５０内のメタライゼーション層５４は、前側コンタクト５６を後側コンタクト６２に電気接続する。
図２Ａ〜２Ｅを参照して、当該方法の別のステップを説明する。図２Ａは、実質的に、図１Ｈで開示及び説明した導電層形成ステップと類似している。しかしながら、この実施形態では、メタライゼーション層５４は、ビア５０内で１００％段差を被覆しておらず、段差（ｓｔｅｐ）メタライゼーション層６８がビア５０内に形成されている。図２Ｂに示すとおり、前側コンタクト形成ステップは、段差状メタライゼーション層５４と電気接触状態にあるビア５０を充填する前側コンタクト５６Ａを形成するが、前側コンタクト５６（図１Ｉ）と同様に、基板３２の前側部４０上に隆起バンプの代わりに凹状パッドとしてである。前側コンタクト５６Ａは、リフローオーブン７０（図６）を使用して凹面トポグラフィを有するビア５０内に流動性金属がリフローする、リフロー処理を使用して形成可能である。或いは、実質的に薄層化ステップで前述したとおり、化学又は機械研磨によって、隆起した前側コンタクト５６（図１Ｉ）から超過した材料を除去することによって、前側コンタクト５６Ａを形成可能である。図２Ｃは、実質的に図１Ｊで開示及び説明したのと同様に、薄層化半導体基板３２Ｔを形成するための薄層化ステップを示す。図２Ｄは、実質的に図１Ｋで開示及び説明したのと同様に、後側絶縁層５８を形成するための後側絶縁層形成ステップを示す。図２Ｅは、実質的に図１Ｌで開示及び説明したのと同様に、後側コンタクト６２を形成するための後側コンタクト形成ステップを示す。図２Ｅに示すとおり、スルーインターコネクト３０Ａは、バンプというよりも凹面を有する前側コンタクト５６Ａを有する以外は、前述したスルーインターコネクト３０（図１Ｌ）と実質的に類似している。
図３Ａ〜３Ｃを参照して、当該方法の別ステップを説明する。図３Ａは、実質的に図１Ｊで開示及び説明した薄層化ステップと類似する、薄層化ステップを示している。しかしながら、この実施形態では、薄層化ステップは、ビア５０内の前側コンタクト５６の材料に少なくとも部分的に接触するように終端され得る。図３Ｂに示すとおり、ビア５０内の前側コンタクト５６内まで薄層化ステップを終端させることで、後側絶縁層５８がビア５０内のメタライゼーション層５４の部分を被覆可能であり、他方、前側コンタクト５６の少なくとも一部が露出される。図３Ｃに示すとおり、ビア５０内の前側コンタクト５６内まで薄層化ステップを終端させることで、各スルーインターコネクト３０Ｂは、ビア５０の底面６６（図１Ｅ）上のメタライゼーション層５４が除去される以外、実質的に前述したスルーインターコネクト３０（図１Ｌ）と類似している。
図４Ａ〜４Ｃを参照して、当該方法の別ステップを説明する。図４Ａは、実質的に図２Ｃで開示及び説明した薄層化ステップと類似する、薄層化ステップを示している。しかしながら、この実施形態では、薄層化ステップは、ビア５０内の前側コンタクト５６Ａの材料に少なくとも部分的に接触するように終端可能である。図４Ｂに示すとおり、ビア５０内の前側コンタクト５６Ａ内まで薄層化ステップを終端させることで、後側絶縁層５８がビア５０内の段差メタライゼーション層６８の部分をも被覆可能であり、他方、前側コンタクト５６Ａの少なくとも一部が露出されたままである。図４Ｃに示すとおり、ビア５０内の前側コンタクト５６Ａ内まで薄層化ステップを終端させることで、各スルーインターコネクト３０Ｃは、ビア５０の底面６６（図１Ｅ）上の段差メタライゼーション層６８が除去される以外、実質的に前述したスルーインターコネクト３０Ａ（図２Ｅ）と類似している。
図５に示すとおり、スルーインターコネクト３０Ｄは、前述したスルーインターコネクト３０Ｃ（図４Ｃ）と実質的に類似している。しかしながら、スルーインターコネクト３０Ｄは、後側コンタクト６２（図４Ｃ）と同様に、バンプの代わりにパッドを備える後側コンタクト６２Ａを含んでいる。後側コンタクト６２Ａは、実質的に前側コンタクト５６Ａ（図２Ｂ）で前述したとおり、リフローオーブン７０（図６）内のリフロープロセスを使用して形成可能である。或いは、後側コンタクト６２Ａは、実質的に前側コンタクト５６Ａ（図２Ｂ）で前述したとおり、化学又は機械研磨で隆起後側コンタクト６２（図４Ｃ）から超過した材料を除去することによって形成可能である。
すなわち、改善した、半導体基板のためのスルーインターコネクトの製造法王及び改善されたウエハスケールのインターコネクト要素が開示された。複数の実施例及び実施形態を上に説明したが、当業者は、その改変、置換、付加及び組み合わせを想定する。したがって、本発明は、全てのこのような改変、置換、付加及び組み合わせが、その技術的範囲内に含まれることを意図している。

Claims (27)

  1. 半導体基板のスルーインターコネクトを製造する方法であって、
    前記基板の第１側部に、前記基板を部分的に通るビアを形成するステップと、
    前記第１側部上及び前記ビア内に電気絶縁層を形成するステップと、
    前記絶縁層上に前記ビアを少なくとも部分的にライニングする導電層を形成するステップと、
    前記導電層と電気接触状態にある、ビアを充填する流動性金属を備える第１コンタクトを前記基板の前記第１側部上に形成するステップと、
    少なくとも前記絶縁層まで前記基板の第２側部を薄層化するステップと、を含む方法。
  2. 前記第１コンタクトに電気接触する、前記基板の前記第２側部上に第２コンタクトを形成するステップをさらに含むことを特徴とする請求項１に記載の方法。
  3. 前記導電層がメタライゼーション層を備え、且つ、前記第１コンタクトがバンプ又はパッドを備えることを特徴とする請求項１に記載の方法。
  4. 前記薄層化ステップは、グラインディング、化学機械平坦化及びエッチングからなる群から選択される方法を含むことを特徴とする請求項１に記載の方法。
  5. 前記第１コンタクト形成ステップは、マスクを通してはんだ又は金属ペーストを堆積することを含むことを特徴とする請求項１に記載の方法。
  6. 前記第１コンタクト形成ステップは、はんだバンプ結合（ＳＢＢ）プロセス、又は、はんだジェットプロセスを含むことを特徴とする請求項１に記載の方法。
  7. 第１コンタクト形成ステップは、２ステップのプロセスを含み、前記ビアが前記流動性金属の堆積によって充填され、バンプ又はボール形成ステップがこれに続くことを特徴とする請求項１に記載の方法。
  8. 前記第１コンタクト形成ステップは、リフローオーブンを使用して前記流動性金属を前記ビア内にリフローさせることを含むことを特徴とする請求項１に記載の方法。
  9. 前記ビアは底面を含み、前記薄層化ステップは、前記底面の導電層の少なくとも一部を除去するように実行されることを特徴とする請求項１に記載の方法。
  10. 前記ビアは底面を含み、前記薄層化ステップは、前記底面の導電層の少なくとも一部を残すように実行されることを特徴とする請求項１に記載の方法。
  11. 半導体基板のスルーインターコネクトを製造する方法であって、
    前記半導体基板に第１側部及び第２側部を提供するステップと、
    前記基板において側壁及び底面を有するビアを前記第１側部に形成するステップと、
    前記第１側部で、前記ビアの前記側壁及び前記底面上に電気絶縁層を形成するステップと、
    前記絶縁層上に導電層を形成するステップと、
    前記導電層と電気接触状態にある第１コンタクトを前記ビアに形成するステップと、
    前記第２側部から少なくとも前記ビアの底面上の前記絶縁層まで薄層化するステップと、を含むことを特徴とする方法。
  12. 第１金属バンプと電気接触する第２側部に第２コンタクトを形成するステップをさらに含むことを特徴とする請求項１１に記載の方法。
  13. 前記第１コンタクト及び前記第２コンタクトは金属バンプを備えることを特徴とする請求項１２に記載の方法。
  14. 前記第１コンタクト及び前記第２コンタクトはパッドを備えることを特徴とする請求項１２に記載の方法。
  15. 前記第１コンタクト形成ステップは、マスクを通した堆積、スタッドバンプ、ボール結合及びはんだジェットからなる群から選択される方法を含むことを特徴とする請求項１１に記載の方法。
  16. 前記ビア形成ステップが結晶性エッチングを含み、且つ、前記ビアが傾斜した側壁を有することを特徴とする請求項１１に記載の方法。
  17. 前記薄層化ステップは、グラインディング、化学機械平坦化及びエッチングからなる群から選択される方法を含むことを特徴とする請求項１１に記載の方法。
  18. 半導体基板の複数のスルーインターコネクトを製造する方法であって、
    第１側部及び第２側部を有する半導体ウエハを提供するステップと、
    前記第１側部上に、複数の開部を有するハードマスクを形成するステップと、
    前記基板を部分的に通る、前記開部と整列する複数のビアをエッチングするステップと、
    前記第１側部上及び前記ビア内に電気絶縁層を形成するステップと、
    前記絶縁層上に、前記ビアを少なくとも部分的にライニングするメタライゼーション層を形成するステップと、
    前記第１側部に、前記ビアをライニングする前記メタライゼーション層と電気接触する、前記ビアを充填する複数の第１コンタクトを形成するステップと、
    前記ビアの前記メタライゼーション層又は前記第１コンタクトを露出させるように、前記第２側部から前記ウエハを薄層化するステップと、を含むことを特徴とする方法。
  19. 前記第２側部に前記第１コンタクトと電気接触状態にある複数の第２コンタクトを形成するステップをさらに含むことを特徴とする請求項１８に記載の方法。
  20. 前記第１コンタクトは、前記ビア内に堆積した、はんだ又は金属ペーストを備えることを特徴とする請求項１８に記載の方法。
  21. 前記第１コンタクト形成ステップは、リフローオーブンを使用して、前記ビア内に前記第１コンタクトの金属をリフローさせることを含むことを特徴とする請求項１８に記載の方法。
  22. 前記第１コンタクト形成ステップは、はんだバンプ結合（ＳＢＢ）プロセス、又は、はんだジェットプロセスを含むことを特徴とする請求項１８に記載の方法。
  23. 前記第１コンタクト形成ステップは、２ステップのプロセスを含み、前記ビアが前記流動性金属の堆積によって充填され、バンプ又はボール形成ステップがこれに続くことを特徴とする請求項１８に記載の方法。
  24. インターコネクト要素であって、
    第１側部及び第２側部を有する薄層化半導体基板と、
    前記第１側部から前記第２側部まで前記薄層化半導体基板を通るビアと、
    前記第１側部上及び前記ビア内の第１電気絶縁層と、
    前記ビアを少なくとも部分的にライニングする、前記第１電気絶縁層上のメタライゼーション層と、
    前記メタライゼーション層と電気接触する、前記第１側部上及び前記ビア内の第１金属バンプを備える第１コンタクトと、
    前記第２側部上の第２電気絶縁層と、
    前記ビア内で前記第１コンタクトと電気接触する、前記第２電気絶縁層上の第２金属バンプを備える第２コンタクトと、を備えることを特徴とするインターコネクト要素。
  25. 前記第１金属バンプ及び前記第２金属バンプは、はんだを含むことを特徴とする請求項２４に記載のインターコネクト要素。
  26. 前記ビアが側壁及び底面を含み、且つ、アンダーバンプメタライゼーション層が前記側壁上及び前記底面上に存在することを特徴とする請求項２４に記載のインターコネクト要素。
  27. 前記ビアが側壁及び底面を含み、且つ、アンダーバンプメタライゼーション層が前記側壁上に存在するが、前記底面上には存在しないことを特徴とする請求項２４に記載のインターコネクト要素。
JP2012526136A 2009-08-24 2010-08-18 半導体基板上のスルーインターコネクトを製造する方法 Pending JP2013502738A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/545,949 US20110042803A1 (en) 2009-08-24 2009-08-24 Method For Fabricating A Through Interconnect On A Semiconductor Substrate
US12/545,949 2009-08-24
PCT/IB2010/002042 WO2011024045A1 (en) 2009-08-24 2010-08-18 Method for fabricating a through interconnect on a semiconductor substrate

Publications (1)

Publication Number Publication Date
JP2013502738A true JP2013502738A (ja) 2013-01-24

Family

ID=43604662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012526136A Pending JP2013502738A (ja) 2009-08-24 2010-08-18 半導体基板上のスルーインターコネクトを製造する方法

Country Status (5)

Country Link
US (1) US20110042803A1 (ja)
JP (1) JP2013502738A (ja)
CN (1) CN102165587B (ja)
TW (1) TW201108381A (ja)
WO (1) WO2011024045A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015153978A (ja) * 2014-02-18 2015-08-24 キヤノン株式会社 貫通配線の作製方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5596919B2 (ja) * 2008-11-26 2014-09-24 キヤノン株式会社 半導体装置の製造方法
TWM391185U (en) * 2009-12-03 2010-10-21 Mao Bang Electronic Co Ltd Via hole with insulation layer
US8415805B2 (en) 2010-12-17 2013-04-09 Skyworks Solutions, Inc. Etched wafers and methods of forming the same
US20120153477A1 (en) * 2010-12-17 2012-06-21 Skyworks Solutions, Inc. Methods for metal plating and related devices
CN102683309B (zh) * 2011-03-15 2017-09-29 上海国增知识产权服务有限公司 晶圆级植球印刷填充通孔的转接板结构及其制作方法
CH705228A1 (fr) * 2011-07-06 2013-01-15 Suisse Electronique Microtech Pièce mécanique en composite silicium-métal et son procéde de fabrication.
US8994182B2 (en) * 2012-12-21 2015-03-31 Cree, Inc. Dielectric solder barrier for semiconductor devices
US8970010B2 (en) 2013-03-15 2015-03-03 Cree, Inc. Wafer-level die attach metallization
US10515884B2 (en) * 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
RU2708677C1 (ru) * 2019-02-08 2019-12-11 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский Томский государственный университет" (ТГУ, НИ ТГУ) Способ металлизации сквозных отверстий в полуизолирующих полупроводниковых подложках

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345933A (ja) * 1998-06-01 1999-12-14 Toshiba Corp マルチチップ半導体装置およびその製造方法
JP2004057507A (ja) * 2002-07-29 2004-02-26 Toshiba Corp Ｘ線検出装置、貫通電極の製造方法及びｘ線断層撮影装置
JP2004228135A (ja) * 2003-01-20 2004-08-12 Mitsubishi Electric Corp 微細孔への金属埋め込み方法
JP2005259845A (ja) * 2004-03-10 2005-09-22 Sharp Corp 導電性ペーストによるビア充填方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996036959A2 (en) * 1995-05-19 1996-11-21 Philips Electronics N.V. Display device
US5621225A (en) * 1996-01-18 1997-04-15 Motorola Light emitting diode display package
JP3500322B2 (ja) * 1999-04-09 2004-02-23 シャープ株式会社 定電流駆動装置および定電流駆動半導体集積回路
US6573537B1 (en) * 1999-12-22 2003-06-03 Lumileds Lighting, U.S., Llc Highly reflective ohmic contacts to III-nitride flip-chip LEDs
US6362578B1 (en) * 1999-12-23 2002-03-26 Stmicroelectronics, Inc. LED driver circuit and method
US6555405B2 (en) * 2001-03-22 2003-04-29 Uni Light Technology, Inc. Method for forming a semiconductor device having a metal substrate
US6531328B1 (en) * 2001-10-11 2003-03-11 Solidlite Corporation Packaging of light-emitting diode
US6818464B2 (en) * 2001-10-17 2004-11-16 Hymite A/S Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes
GB0209502D0 (en) * 2002-04-25 2002-06-05 Cambridge Display Tech Ltd Display driver circuits
US6716737B2 (en) * 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US6908856B2 (en) * 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
PT1505611E (pt) * 2003-07-22 2012-01-12 Starck H C Gmbh Método para a produção de condensadores
US7518158B2 (en) * 2003-12-09 2009-04-14 Cree, Inc. Semiconductor light emitting devices and submounts
JP4800585B2 (ja) * 2004-03-30 2011-10-26 ルネサスエレクトロニクス株式会社 貫通電極の製造方法、シリコンスペーサーの製造方法
US7413918B2 (en) * 2005-01-11 2008-08-19 Semileds Corporation Method of making a light emitting diode
US7563625B2 (en) * 2005-01-11 2009-07-21 SemiLEDs Optoelectronics Co., Ltd. Method of making light-emitting diodes (LEDs) with improved light extraction by roughening
US7378288B2 (en) * 2005-01-11 2008-05-27 Semileds Corporation Systems and methods for producing light emitting diode array
US7432119B2 (en) * 2005-01-11 2008-10-07 Semileds Corporation Light emitting diode with conducting metal substrate
US7524686B2 (en) * 2005-01-11 2009-04-28 Semileds Corporation Method of making light emitting diodes (LEDs) with improved light extraction by roughening
US7186580B2 (en) * 2005-01-11 2007-03-06 Semileds Corporation Light emitting diodes (LEDs) with improved light extraction by roughening
US7473936B2 (en) * 2005-01-11 2009-01-06 Semileds Corporation Light emitting diodes (LEDs) with improved light extraction by roughening
US7195944B2 (en) * 2005-01-11 2007-03-27 Semileds Corporation Systems and methods for producing white-light emitting diodes
JP3880602B2 (ja) * 2005-02-17 2007-02-14 シャープ株式会社 半導体装置の製造方法、半導体装置
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
USD568831S1 (en) * 2006-10-14 2008-05-13 Alti-Electronics Co., Ltd. Light emitting diode package
KR100883806B1 (ko) * 2007-01-02 2009-02-17 삼성전자주식회사 반도체 장치 및 그 형성방법
US7528551B2 (en) * 2007-02-26 2009-05-05 Semiconductor Components Industries, L.L.C. LED control system
JP5138248B2 (ja) * 2007-03-23 2013-02-06 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
TWI341554B (en) * 2007-08-02 2011-05-01 Enthone Copper metallization of through silicon via

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345933A (ja) * 1998-06-01 1999-12-14 Toshiba Corp マルチチップ半導体装置およびその製造方法
JP2004057507A (ja) * 2002-07-29 2004-02-26 Toshiba Corp Ｘ線検出装置、貫通電極の製造方法及びｘ線断層撮影装置
JP2004228135A (ja) * 2003-01-20 2004-08-12 Mitsubishi Electric Corp 微細孔への金属埋め込み方法
JP2005259845A (ja) * 2004-03-10 2005-09-22 Sharp Corp 導電性ペーストによるビア充填方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015153978A (ja) * 2014-02-18 2015-08-24 キヤノン株式会社 貫通配線の作製方法

Also Published As

Publication number Publication date
US20110042803A1 (en) 2011-02-24
TW201108381A (en) 2011-03-01
CN102165587A (zh) 2011-08-24
WO2011024045A1 (en) 2011-03-03
CN102165587B (zh) 2013-01-16

Similar Documents

Publication Publication Date Title
JP2013502738A (ja) 半導体基板上のスルーインターコネクトを製造する方法
US20230105341A1 (en) Nanowire bonding interconnect for fine-pitch microelectronics
KR101382237B1 (ko) 3차원 집적회로 장치 및 그의 제조 방법
US6939789B2 (en) Method of wafer level chip scale packaging
JP4758712B2 (ja) 半導体装置の製造方法
US8344493B2 (en) Warpage control features on the bottomside of TSV die lateral to protruding bottomside tips
US8039385B1 (en) IC devices having TSVS including protruding tips having IMC blocking tip ends
US6756671B2 (en) Microelectronic device with a redistribution layer having a step shaped portion and method of making the same
EP2201600B1 (en) Method for producing through-substrate vias
US7998860B2 (en) Method for fabricating semiconductor components using maskless back side alignment to conductive vias
US7833894B2 (en) Devices and systems having at least one dam structure
JP2007311584A (ja) 半導体装置の製造方法
US8859414B2 (en) Electronic assemblies including mechanically secured protruding bonding conductor joints
TW201248749A (en) Reliable solder bump coupling within a chip scale package
US8716041B2 (en) Method for fabricating side by side light emitting diode (LED) having separate electrical and heat transfer paths
US20100029074A1 (en) Maskless Process for Solder Bump Production
CN102386160B (zh) 半导体装置及半导体装置的制造方法
US20090298277A1 (en) Maskless Process for Solder Bumps Production
US20140238725A1 (en) Method of flattening surface of conductive structure and conductive structure with flattened surface
CN212625563U (zh) 半导体器件
JP2018523312A (ja) 平らでない表面に対するｃｍｐスクラッチ抵抗を改善するための方法
JP5313294B2 (ja) 半導体装置
JP2007027400A (ja) 半導体装置の製造方法及び半導体装置
TW202410298A (zh) 具有金屬平面層的基板穿孔以及製造其之方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130516

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140313

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140401

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140902