TW201640600A - 半導體結構及其製作方法 - Google Patents

半導體結構及其製作方法 Download PDF

Info

Publication number
TW201640600A
TW201640600A TW105112840A TW105112840A TW201640600A TW 201640600 A TW201640600 A TW 201640600A TW 105112840 A TW105112840 A TW 105112840A TW 105112840 A TW105112840 A TW 105112840A TW 201640600 A TW201640600 A TW 201640600A
Authority
TW
Taiwan
Prior art keywords
substrate
layer
hole
semiconductor structure
pad
Prior art date
Application number
TW105112840A
Other languages
English (en)
Other versions
TWI578420B (zh
Inventor
陳語同
林建名
許傳進
何志偉
何彥仕
Original Assignee
精材科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 精材科技股份有限公司 filed Critical 精材科技股份有限公司
Publication of TW201640600A publication Critical patent/TW201640600A/zh
Application granted granted Critical
Publication of TWI578420B publication Critical patent/TWI578420B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體結構包含第一基底、第二基底、間隔層、光阻層與導電層。第一基底具有焊墊。第二基底具有通孔、壁面與相對的第一表面與第二表面。通孔貫穿第一表面與第二表面。壁面圍繞通孔，且焊墊對齊通孔。間隔層位於第一基底與第二基底的第二表面之間。至少部分的間隔層往通孔的方向凸出。光阻層位於第二基底的第一表面與壁面上、凸出通孔的間隔層上、及焊墊與凸出通孔的間隔層之間。導電層位於光阻層上與焊墊上。

Description

半導體結構及其製作方法
本發明是有關一種半導體結構及一種半導體結構的製作方法。
習知在製作半導體結構時，可將兩晶圓透過間隔層接合，並於其中之一的晶圓形成矽通孔(Through Silicon Via；TSV)，使另一晶圓的焊墊裸露。
接著，可透過化學氣相沉積製程(Chemical Vapor Deposition；CVD)於圍繞矽通孔的晶圓表面、間隔層與焊墊上形成氧化層。之後，可施以蝕刻製程去除焊墊上的氧化層。如此一來，便可於晶圓表面與焊墊上的氧化層形成導電層。
然而，當兩晶圓透過間隔層接合時，間隔層容易因壓力與高溫而往矽通孔的方向凸出，使得凸出的間隔層會與焊墊之間形成空穴。空穴會造成間隔層與焊墊之間的導電層易懸空而斷裂，進而降低產品的良率。此外，化學氣相沉積製程與蝕刻製程的設備昂貴，使半導體結構的製作 成本難以降低。
本發明之一技術態樣為一種半導體結構。
根據本發明一實施方式，一種半導體結構包含第一基底、第二基底、間隔層、光阻層與導電層。第一基底具有焊墊。第二基底具有通孔、壁面與相對的第一表面與第二表面。通孔貫穿第一表面與第二表面。壁面圍繞通孔，且焊墊對齊通孔。間隔層位於第一基底與第二基底的第二表面之間。至少部分的間隔層往通孔的方向凸出。光阻層位於第二基底的第一表面與壁面上、凸出通孔的間隔層上、及焊墊與凸出通孔的間隔層之間。導電層位於光阻層上與焊墊上。
在本發明一實施方式中，上述凸出通孔的間隔層具有弧面。
在本發明一實施方式中，上述弧面與焊墊之間形成空穴。
在本發明一實施方式中，上述光阻層填滿於空穴中。
在本發明一實施方式中，上述第二基底之壁面與第二表面的連接處位於弧面的一端緣上，且弧面的另一端緣位於焊墊上。
在本發明一實施方式中，上述半導體結構更包含絕緣層。絕緣層位於第二基底的第二表面上。
在本發明一實施方式中，上述通孔的口徑從第二基底的第一表面往第二表面的方向逐漸減小。
本發明之另一技術態樣為一種半導體結構的製作方法。
根據本發明一實施方式，一種半導體結構的製作方法包含下列步驟。(a)提供相接合的第一基底與第二基底，其中間隔層位於第一基底與第二基底之間。(b)蝕刻該第二基底，以於第二基底形成通孔，其中第一基底的焊墊從通孔裸露，且間隔層至少部分往通孔的方向凸出。(c)形成光阻層於第二基底背對間隔層的表面上、第二基底圍繞通孔的壁面上、凸出通孔的間隔層上、及從通孔裸露的焊墊上。(d)圖案化光阻層，使至少部分焊墊從通孔裸露。(e)形成導電層於光阻層上與從通孔裸露的焊墊上。
在本發明一實施方式中，上述步驟(c)包含：以旋轉塗佈的方式形成光阻層。
在本發明一實施方式中，上述步驟(c)包含：以噴霧塗佈的方式形成光阻層。
在本發明一實施方式中，上述步驟(d)包含：施以曝光處理於光阻層。經曝光處理後，施以顯影處理於光阻層。
在本發明一實施方式中，上述步驟(e)包含：以濺鍍的方式形成導電層。
在本發明上述實施方式中，由於光阻層位於第二基底的第一表面與壁面上、凸出通孔的間隔層上、及焊墊與 凸出通孔的間隔層之間，因此當導電層形成於光阻層上與焊墊上後，導電層不易於間隔層與焊墊之間懸空，可避免斷裂，進而提升產品的良率。此外，本發明之半導體結構及其製作方法可省略習知的氧化層，因此可節省有關氧化層之化學氣相沉積製程及蝕刻製程的成本，使半導體結構的製作成本得以降低。
100‧‧‧半導體結構
110‧‧‧第一基底
112‧‧‧焊墊
120‧‧‧第二基底
121‧‧‧通孔
122‧‧‧壁面
124‧‧‧第一表面
126‧‧‧第二表面
130‧‧‧間隔層
132‧‧‧弧面
140‧‧‧光阻層
150‧‧‧導電層
160‧‧‧絕緣層
2-2‧‧‧線段
6-6‧‧‧線段
8-8‧‧‧線段
10-10‧‧‧線段
c‧‧‧空穴
D‧‧‧方向
e1‧‧‧端緣
e2‧‧‧端緣
P‧‧‧連接處
R1‧‧‧口徑
R2‧‧‧口徑
S1~S5‧‧‧步驟
第1圖繪示根據本發明一實施方式之半導體結構的俯視圖。
第2圖繪示第1圖之半導體結構沿線段2-2的剖面圖。
第3圖繪示第2圖之半導體結構的局部放大圖。
第4圖繪示根據本發明一實施方式之半導體結構的製作方法的流程圖。
第5圖繪示根據本發明一實施方式之第二基底形成通孔後的俯視圖。
第6圖繪示第5圖沿線段6-6的剖面圖。
第7圖繪示第6圖之第二基底、間隔層與焊墊上形成光阻層後的俯視圖。
第8圖繪示第7圖沿線段8-8的剖面圖。
第9圖繪示第8圖之光阻層圖案化後的俯視圖。
第10圖繪示第9圖沿線段10-10的剖面圖。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1圖繪示根據本發明一實施方式之半導體結構100的俯視圖。第2圖繪示第1圖之半導體結構100沿線段2-2的剖面圖。同時參閱第1圖與第2圖，半導體結構100包含第一基底110、第二基底120、間隔層130、光阻層140與導電層150。第一基底110具有焊墊112。第二基底120具有通孔121、壁面122與相對的第一表面124與第二表面126。通孔121貫穿第一表面124與第二表面126。壁面122圍繞通孔121。第一基底110的焊墊112對齊第二基底120的通孔121。在本實施方式中，第一基底110與第二基底120的材質可以包含矽，例如尚未經切割製程的矽晶圓(silicon wafer)或經切割製程後的矽晶片。通孔121可以為矽通孔(Through Silicon Via；TSV)。
間隔層130位於第一基底110與第二基底120的第二表面126之間。至少部分的間隔層130往通孔121的方向凸出。光阻層140位於第二基底120的第一表面124與壁面122上、凸出通孔121的間隔層130上、及焊墊112與凸出通孔121的間隔層130之間。導電層150位於光阻 層140上與焊墊112上。
由於光阻層140位於第二基底120的第一表面124與壁面122上、凸出通孔121的間隔層130上、及焊墊112與凸出通孔121的間隔層130之間，因此當導電層150形成於光阻層140上與焊墊112上後，導電層150不易於間隔層130與焊墊112之間懸空，可避免斷裂，進而提升產品的良率。
在本實施方式中，通孔121的口徑從第二基底120的第一表面124往第二表面126的方向D逐漸減小，也就是說，口徑R1大於口徑R2。此外，半導體結構100還可包含絕緣層160。絕緣層160位於第二基底120的第二表面126上。在其他實施方式中，半導體結構100也可不具有絕緣層160。
第3圖繪示第2圖之半導體結構100的局部放大圖。同時參閱第2圖與第3圖，當第一基底110與第二基底120透過間隔層130接合時，間隔層130會因壓力與高溫而往通孔121的方向凸出。在本實施方式中，凸出通孔121的間隔層130具有弧面132，且弧面132與焊墊112之間形成空穴c。此外，第二基底120之壁面122與第二表面126的連接處P位於弧面132的一端緣e1上，而弧面132的另一端緣e2位於焊墊112上。
由於光阻層140在烘烤前呈液態，因此能先塗佈光阻層140於第二基底120的第一表面124與壁面122上、凸出通孔121的間隔層130上、及焊墊112與凸出通孔121 的間隔層130之間，使光阻層140可填滿於空穴c中。待光阻層140烘烤後，便可由液態轉為固態。當導電層150形成於光阻層140上與焊墊112上後，導電層150便不易在空穴c的位置斷裂。
本發明之半導體結構100因具有光阻層140，可省略習知的氧化層，因此可節省有關氧化層之化學氣相沉積製程及蝕刻製程的成本，使半導體結構100的製作成本得以降低。
應瞭解到，在以下敘述中，已敘述過的元件連接關係與材料將不再重複贅述，將說明半導體結構100的製作方法，合先敘明。
第4圖繪示根據本發明一實施方式之半導體結構的製作方法的流程圖。半導體結構的製作方法包含下列步驟。首先在步驟S1中，提供相接合的第一基底與第二基底，其中間隔層位於第一基底與第二基底之間。接著在步驟S2中，蝕刻該第二基底，以於第二基底形成通孔，其中第一基底的焊墊從通孔裸露，且間隔層至少部分往通孔的方向凸出。之後在步驟S3中，形成光阻層於第二基底背對間隔層的表面上、第二基底圍繞通孔的壁面上、凸出通孔的間隔層上、及從通孔裸露的焊墊上。接著在步驟S4中，圖案化光阻層，使至少部分焊墊從通孔裸露。最後在步驟S5中，形成導電層於光阻層上與從通孔裸露的焊墊上。
在以下敘述中，將說明上述半導體結構之製造方法的各步驟。
第5圖繪示根據本發明一實施方式之第二基底120形成通孔121後的俯視圖。第6圖繪示第5圖沿線段6-6的剖面圖。同時參閱第5圖與第6圖，可先提供相接合的第一基底110與第二基底120，其中間隔層130位於第一基底110與第二基底120之間。第一基底110與第二基底120在接合前，間隔層130可位於第一基底110或第二基底120上，並不用以限制本發明。接著，可蝕刻(etching)第二基底120，以於第二基底120形成通孔121，使得第一基底110的焊墊112可從第二基底120的通孔121裸露。由於間隔層130在接合製程時會因壓力與高溫而凸出第二表面126與壁面122的連接處，因此在通孔121形成後，間隔層130至少部分會往通孔121的方向凸出。
第7圖繪示第6圖之第二基底120、間隔層130與焊墊112上形成光阻層140後的俯視圖。第8圖繪示第7圖沿線段8-8的剖面圖。同時參閱第7圖與第8圖，待通孔121形成後，可於第二基底120背對間隔層130的第一表面124上、第二基底120圍繞通孔121的壁面122上、凸出通孔121的間隔層130上、及從通孔121裸露的焊墊112上形成光阻層140。在本實施方式中，可採用旋轉塗佈(spin coating)的方式形成光阻層140。又或者，可採用噴霧塗佈(spray coating)的方式形成光阻層140，依設計者需求而定。
第9圖繪示第8圖之光阻層140圖案化後的俯視圖。第10圖繪示第9圖沿線段10-10的剖面圖。同時參閱 第9圖與第10圖，待光阻層140形成後，可圖案化光阻層140，使至少部分焊墊112從通孔121裸露。當圖案化光阻層140時，可先施以曝光(exposure)處理於光阻層140。經曝光處理後，施以顯影(develop)處理於光阻層140，使光阻層140形成連通通孔121的開口。
同時參閱第10圖與第2圖，待焊墊112從通孔121裸露後，便可於光阻層140上與從通孔121裸露的焊墊112上形成導電層150。在本實施方式中，可採用濺鍍(sputtering)的方式形成導電層150。導電層150的材質可以包含鋁。待導電層150形成於光阻層140與焊墊112上後，便可得到第2圖的半導體結構100。
本發明之半導體結構100的製作方法係以光阻層140取代習知的氧化層，因此可節省有關氧化層之化學氣相沉積製程及蝕刻製程的成本，使半導體結構100的製作成本得以降低。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體結構
110‧‧‧第一基底
112‧‧‧焊墊
120‧‧‧第二基底
121‧‧‧通孔
122‧‧‧壁面
124‧‧‧第一表面
126‧‧‧第二表面
130‧‧‧間隔層
140‧‧‧光阻層
150‧‧‧導電層
160‧‧‧絕緣層
D‧‧‧方向
R1‧‧‧口徑
R2‧‧‧口徑

Claims (12)

  1. 一種半導體結構，包含：一第一基底，具有一焊墊；一第二基底，具有一通孔、一壁面與相對的一第一表面與一第二表面，其中該通孔貫穿該第一表面與該第二表面，該壁面圍繞該通孔，且該焊墊對齊該通孔；一間隔層，位於該第一基底與該第二基底的該第二表面之間，至少部分的該間隔層往該通孔的方向凸出；一光阻層，位於該第二基底的該第一表面與該壁面上、凸出該通孔的該間隔層上、及該焊墊與凸出該通孔的該間隔層之間；以及一導電層，位於該光阻層上與該焊墊上。
  2. 如請求項1所述之半導體結構，其中凸出該通孔的該間隔層具有一弧面。
  3. 如請求項2所述之半導體結構，其中該弧面與該焊墊之間形成一空穴。
  4. 如請求項3所述之半導體結構，其中該光阻層填滿於該空穴中。
  5. 如請求項2所述之半導體結構，其中該第二基底之該壁面與該第二表面的連接處位於該弧面的一端緣上，且 該弧面的另一端緣位於該焊墊上。
  6. 如請求項1所述之半導體結構，更包含：一絕緣層，位於該第二基底的該第二表面上。
  7. 如請求項1所述之半導體結構，其中該通孔的口徑從該第二基底的該第一表面往該第二表面的方向逐漸減小。
  8. 一種半導體結構的製作方法，包含：(a)提供相接合的一第一基底與一第二基底，其中一間隔層位於該第一基底與該第二基底之間；(b)蝕刻該第二基底，以於該第二基底形成一通孔，其中該第一基底的一焊墊從該通孔裸露，且該間隔層至少部分往該通孔的方向凸出；(c)形成一光阻層於該第二基底背對該間隔層的一表面上，該第二基底圍繞該通孔的一壁面上、凸出該通孔的該間隔層上、及從該通孔裸露的該焊墊上；(d)圖案化該光阻層，使至少部分該焊墊從該通孔裸露；以及(e)形成一導電層於該光阻層上與從該通孔裸露的該焊墊上。
  9. 如請求項8所述之半導體結構的製作方法，其中該 步驟(c)包含：以旋轉塗佈的方式形成該光阻層。
  10. 如請求項8所述之半導體結構的製作方法，其中該步驟(c)包含：以噴霧塗佈的方式形成該光阻層。
  11. 如請求項8所述之半導體結構的製作方法，其中該步驟(d)包含：施以一曝光處理於該光阻層；以及經該曝光處理後，施以一顯影處理於該光阻層。
  12. 如請求項8所述之半導體結構的製作方法，其中該步驟(e)包含：以濺鍍的方式形成該導電層。
TW105112840A 2015-05-04 2016-04-25 半導體結構及其製作方法 TWI578420B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201562156810P 2015-05-04 2015-05-04

Publications (2)

Publication Number Publication Date
TW201640600A true TW201640600A (zh) 2016-11-16
TWI578420B TWI578420B (zh) 2017-04-11

Family

ID=57222837

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105112840A TWI578420B (zh) 2015-05-04 2016-04-25 半導體結構及其製作方法

Country Status (3)

Country Link
US (1) US9613904B2 (zh)
CN (1) CN106129026B (zh)
TW (1) TWI578420B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689057B (zh) * 2018-08-10 2020-03-21 南韓商三星電子股份有限公司 半導體封裝

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110400787B (zh) * 2019-06-26 2023-04-28 中国电子科技集团公司第三十八研究所 一种硅基垂直互联结构及制备方法
CN115985846B (zh) * 2023-02-10 2023-06-06 合肥晶合集成电路股份有限公司 半导体结构的制作方法以及半导体结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115913B2 (en) * 2002-03-27 2006-10-03 Tfpd Corporation Array substrate used for a display device and a method of making the same
US7880297B2 (en) * 2007-12-31 2011-02-01 Mediatek Inc. Semiconductor chip having conductive member for reducing localized voltage drop
US9559001B2 (en) * 2010-02-09 2017-01-31 Xintec Inc. Chip package and method for forming the same
CN103035604B (zh) * 2012-12-17 2014-07-16 矽力杰半导体技术(杭州)有限公司 一种倒装芯片封装结构及其制作工艺
TWI529891B (zh) * 2014-05-01 2016-04-11 精材科技股份有限公司 半導體結構及其製作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689057B (zh) * 2018-08-10 2020-03-21 南韓商三星電子股份有限公司 半導體封裝

Also Published As

Publication number Publication date
TWI578420B (zh) 2017-04-11
US9613904B2 (en) 2017-04-04
US20160329283A1 (en) 2016-11-10
CN106129026A (zh) 2016-11-16
CN106129026B (zh) 2018-11-16

Similar Documents

Publication Publication Date Title
US8513063B2 (en) Method for encapsulating microelectronic devices
JP5957840B2 (ja) 半導体装置の製造方法
TWI505413B (zh) 晶片封裝體及其製造方法
TWI578420B (zh) 半導體結構及其製作方法
WO2023071013A1 (zh) 晶圆级硅通孔封装结构制作方法及硅通孔封装结构
TWI484607B (zh) 封裝結構及其製作方法
JP2010232400A (ja) 半導体基板と半導体基板の製造方法および半導体パッケージ
JP5460069B2 (ja) 半導体基板と半導体パッケージおよび半導体基板の製造方法
TWI780216B (zh) 半導體裝置之製造方法及半導體裝置
KR20020073260A (ko) 반도체 장치 제조 방법
TWI631782B (zh) 半導體雷射及其製造方法
CN108878353A (zh) 一种晶圆上接触孔的制备方法
TWI581389B (zh) 半導體結構及其製造方法
JP2002324797A (ja) 半導体装置及びその製造方法
US10357768B2 (en) MEMS device and fabrication method thereof
KR100840498B1 (ko) 반도체소자의 패턴 붕괴 방지 방법
CN111137844A (zh) 共晶键合方法和半导体器件
TWI566297B (zh) 半導體裝置及其製造方法
JPH0479333A (ja) 半導体集積回路
WO2022202929A1 (ja) 半導体装置の製造方法、半導体装置、集積回路要素、及び、集積回路要素の製造方法
TWI604575B (zh) 封裝結構與基板接合方法
TWI775227B (zh) 電容式壓力感測器及其製造方法
TW201810465A (zh) 半導體晶片的封裝方法以及封裝結構
TWI575651B (zh) 半導體結構及其製造方法
KR20020053947A (ko) 반도체 소자의 금속 패드 형성방법