KR100840498B1 - 반도체소자의 패턴 붕괴 방지 방법 - Google Patents
반도체소자의 패턴 붕괴 방지 방법 Download PDFInfo
- Publication number
- KR100840498B1 KR100840498B1 KR1020070051853A KR20070051853A KR100840498B1 KR 100840498 B1 KR100840498 B1 KR 100840498B1 KR 1020070051853 A KR1020070051853 A KR 1020070051853A KR 20070051853 A KR20070051853 A KR 20070051853A KR 100840498 B1 KR100840498 B1 KR 100840498B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide
- semiconductor device
- pattern
- oxide film
- hmds
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- 238000001039 wet etching Methods 0.000 claims abstract description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 4
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 claims abstract 7
- 238000005530 etching Methods 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 235000011007 phosphoric acid Nutrition 0.000 abstract 1
- 230000018109 developmental process Effects 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/80—Etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3063—Electrolytic etching
- H01L21/30635—Electrolytic etching of AIIIBV compounds
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
본 발명은 반도체소자의 패턴 형성 과정에서 발생하는 패턴의 붕괴현상을 방지할 수 있도록 감광막 패턴과 패터닝 하고자 하는 산화막과의 접착력을 높임으로써 반도체소자의 전반적인 제조 수율을 향상시킬 수 있도록 한 반도체소자의 패턴 붕괴 방지 방법에 관한 것이다.
이를 실현하기 위한 본 발명은 반도체 웨이퍼 상에 패터닝하고자 하는 산화막을 적층하는 단계; 상기 산화막 상부표면에 HMDS 처리를 하기 전 인산(H3PO4)을 에천트로 사용하는 습식식각을 통해 서브나노(sub-nano) 스케일의 미세한 요철을 형성하는 단계; 상기 요철이 형성된 산화막 상부표면에 접착력을 높이기 위한 HMDS 처리를 하는 단계; 상기 HMDS 처리가 수행된 산화막 상부에 감광막을 도포하는 단계; 및 상기 감광막 패턴을 식각마스크로 산화막의 일부를 제거하여 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
패턴붕괴, 감광막, 포토레지스트, HMDS
Description
도 1은 종래의 패턴붕괴를 방지하기 위한 공정흐름도,
도 2는 본 발명에 따른 패턴 붕괴 방지를 위한 요철의 구조를 보여주는 단면도,
도 3은 본 발명에 따른 반도체소자의 패턴 붕괴 방지 방법을 보여주는 공정흐름도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 110 : 산화막 150 : 요철
본 발명은 반도체소자의 패턴 붕괴 방지 방법에 관한 것으로, 더욱 상세하게는 반도체소자의 패턴 형성 과정에서 발생하는 패턴의 붕괴현상을 방지할 수 있도록 감광막 패턴과 패터닝 하고자 하는 산화막과의 접착력을 높임으로써 반도체소자의 전반적인 제조 수율을 향상시킬 수 있도록 한 반도체소자의 패턴 붕괴 방지 방 법에 관한 것이다.
일반적으로 반도체소자의 패턴 형성을 위해서 반도체 웨이퍼 위에 패터닝하고자 하는 산화막을 증착하고, 감광액(PR, photoresist)을 도포한 다음 노광마스크를 이용한 노광 및 현상공정을 수행하여 산화막 위에 패턴이 형성될 영역을 정의하는 감광막 패턴을 형성한다. 그리고 이 감광막 패턴을 식각마스크로 한 식각공정을 수행하여 패터닝하고자 하는 산화막의 노출부분을 식각함으로써 원하는 크기와 모양의 패턴을 형성한다.
예컨대 게이트 패턴을 형성하기 위해서는 먼저 반도체 웨이퍼 위에 게이트산화막 및 게이트도전막을 순차 적층한 다음, 게이트도전막 위에 감광액을 도포하고 노광 및 현상공정을 수행하여 게이트 형성영역을 정의하는 감광막 패턴을 형성한다. 그리고 감광막 패턴을 이용한 식각공정을 수행하여 게이트도전막 및 게이트산화막이 순차적으로 적층된 게이트를 형성하게 된다.
도 1은 종래의 패턴붕괴를 방지하기 위한 공정도이다.
도 1을 참조하면, 반도체소자를 제조하는 과정에서 웨이퍼 상에 산화막을 증착시키고, 상기 산화막의 상부 표면에 감광액을 도포하기 전에 HMDS(Hexa Methyl Di Silazane) 처리를 통해 접착력을 향상시키게 된다. 그 후 감광액을 도포하고, 패터닝하고자 하는 산화막의 노출부분을 식각하여 원하는 크기와 모양의 패턴을 형성하게 된다.
그러나 최근 반도체 소자의 정밀화에 의해 막 두께에 대해 엄격한 가로 세로비가 요구되고 있다. 이 경우 상기 산화막의 표면에 HMDS 처리를 통하여 접착력을 향상시켰음에도 불구하고 노광(Expose) 및 현상(Develop) 공정을 거친 후에도 패턴이 붕괴되는 현상이 발생하게 되어, 결국 웨이퍼 수율(Yield)이 저하되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로, 반도체소자의 패턴 형성 과정에서 발생하는 패턴의 붕괴현상을 방지할 수 있도록 웨이퍼 상에 증착된 산화막 표면에 HMDS 처리를 하기 전 습식식각을 통해 미세한 요철을 형성시킴으로써, 감광막과 패터닝하고자 하는 산화막과의 접착력을 높일 수 있도록 한 반도체소자의 패턴 붕괴 방지 방법을 제공하는데 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체소자의 패턴 붕괴 방지 방법은,
반도체 웨이퍼 상에 패터닝하고자 하는 산화막을 적층하는 단계;
상기 산화막 상부표면에 HMDS 처리를 하기 전 인산(H3PO4)을 에천트로 사용하는 습식식각을 통해 서브나노(sub-nano) 스케일의 미세한 요철을 형성하는 단계;
상기 요철이 형성된 산화막 상부표면에 접착력을 높이기 위한 HMDS 처리를 하는 단계;
상기 HMDS 처리가 수행된 산화막 상부에 감광막을 도포하는 단계; 및
상기 감광막 패턴을 식각마스크로 산화막의 일부를 제거하여 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 요철은 복수의 산화막 중 티타늄 질화물(TiN)의 상부에 형성되는 것을 특징으로 한다.
삭제
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 패턴 붕괴 방지를 위한 요철의 구조를 보여주는 단면도이고, 도 3은 본 발명에 따른 반도체소자의 패턴 붕괴 방지 방법을 보여주는 공정흐름도이다.
도 2를 참조하면, 본 발명은 반도체소자의 패턴 형성을 위해서 반도체 웨이퍼 상에 패터닝하고자 하는 산화막(100)을 증착하는 과정에서 패턴이 붕괴하는 현상을 예방하기 위하여 감광막과 웨이퍼 표면 사이의 접착력을 향상시킬 수 있는 구조가 마련되어야 한다.
이를 구현하기 위한 일 실시예로 상기 웨이퍼 상에 증착되는 복수의 산화막(100) 상에 습식식각을 통해 미세한 요철(150)을 형성시킨다.
상기 요철(150)은 복수의 산화막(100) 중 티타늄 질화물(TiN) 재질의 산화막(110) 상에 형성된다. 이 경우 상기 요철(150)은 서브나노(sub-nano) 스케일로 형성된다.
그 후, 상기 요철(150)이 형성되어 있는 산화막(110)의 상부표면에 HMDS 처리를 한 다음 감광액을 도포함으로써 접착력을 높이게 된다.
이 경우 상기 습식식각의 에천트는 인산(H3PO4)이 사용된다.
도 3을 참조하여 본 발명에 따른 반도체소자의 패턴 붕괴 방지 방법을 설명하면 다음과 같다.
먼저, 반도체 웨이퍼 상에 알루미늄/구리(AlCu), 티타늄(Ti), 티타늄 질화물(TiN) 순으로 산화막(100)을 적층시킨다(S210).
상기 복수의 산화막(100) 중 티타늄 질화물(TiN) 재질의 산화막(110) 상부표면에 습식식각을 통해 미세한 요철을 형성시킨다(S230).
상기 요철이 형성된 산화막(110) 상부에 접착력을 높이기 위한 HMDS 처리를 하게 된다(S250).
상기 HMDS 처리가 된 산화막(100) 상부에 감광막을 도포한다(S270).
상기 감광막 패턴을 식각마스크로 산화막(100)의 일부를 제거하여 산화막 패턴을 형성하게 된다(S290).
이상에서는 본 발명을 특정의 바람직한 실시 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 않으며 본 발명의 기술사상을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능함은 물론이다.
이상에서 상세히 설명한 바와 같이 본 발명에 따른 반도체소자의 패턴 붕괴 방지 방법은, 반도체소자의 패턴 형성 과정에서 발생하는 패턴의 붕괴현상을 방지할 수 있도록 산화막 상부표면에 HMDS 처리를 하기 전 습식식각을 통해 미세한 요철을 형성시켜 감광막과 패터닝하고자 하는 산화막과의 접착력을 높임으로써 반도체소자의 패턴 붕괴현상을 예방할 수 있는 장점이 있다.
Claims (3)
- 반도체 웨이퍼 상에 패터닝하고자 하는 산화막을 적층하는 단계;상기 산화막 상부표면에 HMDS 처리를 하기 전 인산(H3PO4)을 에천트로 사용하는 습식식각을 통해 서브나노(sub-nano) 스케일의 미세한 요철을 형성하는 단계;상기 요철이 형성된 산화막 상부표면에 접착력을 높이기 위한 HMDS 처리를 하는 단계;상기 HMDS 처리가 수행된 산화막 상부에 감광막을 도포하는 단계; 및상기 감광막 패턴을 식각마스크로 산화막의 일부를 제거하여 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 패턴 붕괴 방지 방법.
- 제 1항에 있어서, 상기 요철은 복수의 산화막 중 티타늄 질화물(TiN)의 상부에 형성되는 것을 특징으로 하는 반도체소자의 패턴 붕괴 방지 방법.
- 삭제
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070051853A KR100840498B1 (ko) | 2007-05-29 | 2007-05-29 | 반도체소자의 패턴 붕괴 방지 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070051853A KR100840498B1 (ko) | 2007-05-29 | 2007-05-29 | 반도체소자의 패턴 붕괴 방지 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100840498B1 true KR100840498B1 (ko) | 2008-06-23 |
Family
ID=39772173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070051853A KR100840498B1 (ko) | 2007-05-29 | 2007-05-29 | 반도체소자의 패턴 붕괴 방지 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100840498B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101635258B (zh) * | 2009-06-09 | 2012-07-04 | 上海宏力半导体制造有限公司 | 一种防止新鲜高温氧化表面光致抗蚀剂翘曲的方法 |
CN110462525A (zh) * | 2017-03-24 | 2019-11-15 | 富士胶片电子材料美国有限公司 | 表面处理方法及用于所述方法的组合物 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000045461A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자의 비아콘택홀 형성방법 |
KR20050061191A (ko) * | 2003-12-18 | 2005-06-22 | 엘지.필립스 엘시디 주식회사 | 반사투과형 액정표시장치의 제조방법 |
-
2007
- 2007-05-29 KR KR1020070051853A patent/KR100840498B1/ko not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000045461A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자의 비아콘택홀 형성방법 |
KR20050061191A (ko) * | 2003-12-18 | 2005-06-22 | 엘지.필립스 엘시디 주식회사 | 반사투과형 액정표시장치의 제조방법 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101635258B (zh) * | 2009-06-09 | 2012-07-04 | 上海宏力半导体制造有限公司 | 一种防止新鲜高温氧化表面光致抗蚀剂翘曲的方法 |
CN110462525A (zh) * | 2017-03-24 | 2019-11-15 | 富士胶片电子材料美国有限公司 | 表面处理方法及用于所述方法的组合物 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106298500B (zh) | 降低微负载效应的蚀刻方法 | |
US20090170310A1 (en) | Method of forming a metal line of a semiconductor device | |
CN110379707B (zh) | 一种金属图形化的剥离结构及其制作方法 | |
KR100840498B1 (ko) | 반도체소자의 패턴 붕괴 방지 방법 | |
JP5743718B2 (ja) | 成形型の製造方法及び光学素子 | |
CN113257662B (zh) | 一种半导体器件及其制作方法 | |
KR100289660B1 (ko) | 반도체 소자의 트렌치 형성방법 | |
CN110161809B (zh) | 一种改进光刻胶粘结性的结构及其方法 | |
CN107785307B (zh) | 具有台阶型的氮化钛图形的制造方法 | |
KR100596431B1 (ko) | 시릴레이션에 의한 표면 묘사공정을 이용한 패터닝방법 | |
CN102856190A (zh) | 条形结构的刻蚀方法 | |
JP4534763B2 (ja) | 半導体素子の製造方法 | |
KR100574646B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100609222B1 (ko) | 반도체 제조 공정에서 미세 금속 배선 제작방법 | |
KR100866681B1 (ko) | 반도체 소자의 패턴 형성방법 | |
KR100674901B1 (ko) | 반도체 소자의 게이트 형성방법 | |
KR100905599B1 (ko) | 반도체 소자의 제조방법 | |
KR101010848B1 (ko) | 반도체 소자의 메탈 배선 제조 방법 및 메탈 배선 | |
KR100524686B1 (ko) | 반도체 장치의 막들림 방지 방법 | |
KR20040060310A (ko) | 반도체소자의 형성방법 | |
KR100875795B1 (ko) | 반도체 장치 형성 방법 | |
KR100382548B1 (ko) | 반도체 소자의 제조방법 | |
KR20010061546A (ko) | 강유전체 메모리 소자의 콘택식각 방법 | |
CN108198750A (zh) | 一种砷化镓晶圆的光刻工艺 | |
JP2006186275A5 (ko) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |