KR100875795B1 - 반도체 장치 형성 방법 - Google Patents

반도체 장치 형성 방법 Download PDF

Info

Publication number
KR100875795B1
KR100875795B1 KR1020060136511A KR20060136511A KR100875795B1 KR 100875795 B1 KR100875795 B1 KR 100875795B1 KR 1020060136511 A KR1020060136511 A KR 1020060136511A KR 20060136511 A KR20060136511 A KR 20060136511A KR 100875795 B1 KR100875795 B1 KR 100875795B1
Authority
KR
South Korea
Prior art keywords
titanium
layer
pad
sccm
titanium nitride
Prior art date
Application number
KR1020060136511A
Other languages
English (en)
Other versions
KR20080061596A (ko
Inventor
이기민
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060136511A priority Critical patent/KR100875795B1/ko
Publication of KR20080061596A publication Critical patent/KR20080061596A/ko
Application granted granted Critical
Publication of KR100875795B1 publication Critical patent/KR100875795B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76856After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 장치의 패드에 잔존하는 티타늄 제거방법에 관한 것으로, 보다 상세하게는 패드 상의 티타늄나이트라이드를 식각한 후, 잔존하는 티타늄을 제거하기 위해 N2를 처리하여 티타늄을 티타늄나이트라이드화시켜 다시 식각하여 반도체 장치의 패드에 잔존하는 티타늄을 제거하는 방법에 관한 것으로, 반사방지코팅층과 알루미늄층 간의 접착력을 향상시키기 위해 티타늄 추가 공정을 이용할 수 있어서 현상용액으로 인한 금속 어텍을 감소시킬 수 있고, N2 처리를 통해 티타늄 제거능을 향상시킴으로써 반사방지층과 알루미늄층의 결합방해(bonding fail)을 개선할 수 있는 효과가 있다.
반도체 장치, 패트, 티타늄, 티타늄나이트라이드

Description

반도체 장치 형성 방법{Method of making semiconductor devices}
도 1은 본 발명과 관련하는 종래기술에 따른 금속 패터닝 시에 현상(develop)용액이 티타늄나이트라이드 결정 사이로 침식한 금속층의 부식을 도시하는 사진.
도 2는 본 발명과 관련하는 종래기술에 따른 식각단계에서 잔존하는 티타늄을 원인으로 결합 방해(bonding fail)를 도시하는 사진.
도 3은 본 발명에 따른 반도체 장치의 패드 표면을 도시하는 사진이다.
본 발명은 반도체 장치 형성 방법에 관한 것으로 보다 상세하게는 반도체 장치의 패드 상의 티타늄나이트라이드를 식각한 후, 잔존하는 티타늄을 제거하기 위해 N2를 처리하여 티타늄을 티타늄나이트라이드화시켜 다시 식각하여 반도체 장치의 패드에 잔존하는 티타늄을 제거하는 방법에 관한 것이다.
현재 RF 장치 제조시 티타늄계 또는 탄탈륨계 물질을 사용하고 있는데, 식각공정시 이들 티타늄계 또는 탄탈륨계 물질로부터 발생되는 부산물은 높은 녹는점에 서도 제거가 잘 안되는 것으로 평가되고 있다. 또한 상기 부산물에 의해 생성되는 폴리머는 장치의 누설(leakage)전류를 유발시킬 가능성이 있다.
또한 티타늄 또는 탄탈륨계 물질로 구성되는 엠.아이.엠(Metal-Insulator-Metal)이나 얇은 필름 레지스터에서는 패턴 밀도가 상당히 낮아 식각되는 양이 많기 때문에 식각시 발생되는 티타늄 또는 탄탈륨계 물질이 폴리머를 형성하여 포토레지스트 주위에 상당한 양이 쌓이는 것으로 밝혀졌다. 특히, 패턴 크기가 작아지고, 원하는 MIM의 캐패시턴스 값이나 TFR의 레지턴스 값을 얻기 위해서는 티타늄 또는 탄탈늄 물질의 두께를 높여야 하는데, 이에 따라 식각해야 할 양이 많아져 폴리머 발생문제는 더욱 심각하게 작용하기 때문에 전기적 값에 영향을 미칠 수 있으므로 이러한 폴리머를 제거하기 위한 공정은 반드시 수행되어야 한다.
또한 상부금속층의 기본구조가 알루미늄 상부에 티타늄나이트라이드를 증착한 구조를 이루고 있으나, 이러한 구조의 경우 도 1에 도시된 바와 같이 금속 패터닝 시에 현상용액이 티타늄나이트라이드의 결정 사이로 침식해 금소층의 부식을 초래하는 경우가 있다.
종래에는 이러한 문제를 해결하기 위해 반사방지층과 알루미늄층과의 접착력을 좋게 하기 위해 티타늄나이트라이드를 증착하기 전에 티타늄을 추가로 더 증착하는데, 이러한 추가 공정으로 인하여 도 2에 도시된 바와 같이 패드의 식각공정에서 잔존하는 티타늄으로 인해 결합방해(bonding fail)를 발생시키는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 장치의 패드 표면에 티타늄층이 사용된 경우, 잔존하는 티타늄 제거할 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 형성 방법은,
소정의 하부 구조를 구비하는 반도체 기판 상부에 주된 패드 금속층과, 티타늄층/티타늄 나이트라이드층으로 구성된 코팅층을 가지는 패드를 형성하는 단계;
상기 패드가 형성된 기판에 보호막을 형성하는 단계,
상기 보호막 위로 상기 패드를 노출시키기 위한 식각 마스크를 형성하는 단계;
상기 식각 마스크를 이용하여 상기 보호막 및 상기 코팅층의 티타늄 나이트라이드층을 식각하고 상기 패드의 상기 티타늄층을 노출시키는 단계;
상기 티타늄층이 노출된 기판에서 상기 티타늄을 티타늄나이트라이드층으로 변화시키는 단계;
상기 패드에서 상기 티타늄층이 변화된 티타늄나이트라이드층을 제거하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
본 발명에서 반사방지코팅층으로 볼 수 있는 티타늄 티타늄 나이트라이드막 구조의 코팅층으로 덮인 패드를 보호막 식각을 통해 노출시키고, 코팅층의 티타늄 나이트라이드막을 식각하는 단계와 티타늄층이 변화된 티타늄 나이트라이드층을 식각하는 단계는 압력 50 ~ 150 mT, 소스전압 1000 ~ 2000 W, CHF3 50 ~ 150 sccm, CF4 50 ~ 100 sccm, N2 50 ~ 100 sccm에서 수행되고, 티타늄층을 티타늄나이트라이드화시키는 단계는 압력 10 ~ 150 mT, 소스전압 1000 ~ 2000 W, N2 100 ~ 500 sccm에서 수행될 수 있다.
또한, 본 발명에서, 티타늄층이 노출된 기판에서 상기 티타늄을 티타늄나이트라이드층으로 변화시키는 단계와 패드에서 상기 티타늄층이 변화된 티타늄나이트라이드층을 제거하는 단계는 동시에 기압 50 ~ 150 mT, 소스전압 1000 ~ 2000 W, CHF3 50 ~ 150 sccm, CF4 50 ~ 100 sccm, N2 150 ~ 200 sccm 조건으로 수행될 수 있다.
도 1은 본 발명과 관련하는 종래기술에 따른 금속 패터닝 시에 현상(develop)용액이 티타늄나이트라이드 결정 사이로 침식한 금속층의 부식을 도시하고, 도 2는 본 발명과 관련하는 종래기술에 따른 식각단계에서 잔존하는 티타늄을 원인으로 결합 방해(bonding fail)를 도시하고, 도 3은 본 발명에 따른 반도체 장치의 패드 표면을 도시한다.
이하 도면을 참조하면서 일 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
실시예 1
소정의 하부 구조를 구비하는 반도체 기판 상부에 알루미늄으로 주된 금속층을 마련하고 그 위에 티타늄/티타늄 나이트라이드로 구성된 반사방지코팅층을 적층하여 패드 금속층을 형성하고, 패드 금속층 상부에 보호막과 포토레지스트 패턴을 차례대로 형성하였다. 포토레지스트 패턴을 식각 마스크로 하부의 보호막과 티타늄나이트라이드를 압력 100 mT, 소스전압 1500 W, CHF3 100 sccm, CF4 70 sccm, N2 70 sccm에서 식각하였다. 반사방지코팅층의 티타늄나이트라이드를 식각한 후, 압력 70 mT, 소스전압 1500 W 에서 N2 170 sccm을 처리하여 식각 후 잔존하는 티타늄을 티타늄나이트라이드화시켰다. 상기 포토레지스트 패턴을 식각 마스크로 하부의 티타늄나이트라이드를 압력 100 mT, 소스전압 1500 W, CHF3 100 sccm, CF4 70 sccm, N2 70 sccm에서 다시 식각하였다.
실시예 2
소정의 하부 구조를 구비하는 반도체 기판 상부에 주된 금속층으로 알루미늄층을 적층하고 그 위에 티타늄/티타늄 나이트라이드로 구성된 반사방지코팅층을 적층하여 패드 금속층을 형성한다. 패드 금속층 상부에 보호막과 포토레지스트 패턴을 차례대로 형성하였다. 상기 포토레지스트 패턴을 식각 마스크로 하부의 보호막과 반사방지코팅층의 티타늄나이트라이드를 압력 100 mT, 소스전압 1500 W, CHF3 100 sccm, CF4 70 sccm, N2 70 sccm에서 식각하였다. 포토레지스트 패턴을 유지하는 상태로, 노출된 티타늄층에 대해 압력 100 mT, 소스전압 1500 W, CHF3 100 sccm, CF4 70 sccm, N2 170 sccm에서 다시 식각하였다.
실시예 1에서는 티타늄나이트라이드를 식각한 후, N2를 처리하여 잔존하는 티타늄을 티타늄나이트라이드화시키고, 그 후에 변화되어 얻어진 티타늄나이트라이드를 식각하는 반면, 실시예 2에서는 티타늄나이트라이드를 식각한 후, 과량의 N2를 함께 투입하면서 처리하여 잔존하는 티타늄을 티타늄 나이트라이드로 변화시킴과 동시에 변화되어 생긴 티타늄나이트라이드를 식각하였다.
본 발명의 상기 실시예 1 및 2에 의한 결과는 도 3에 도시한 바와 같은 패도 표면을 나타내었다. 종래기술에 따른 도 2에 도시된 패드 표면과 비교하여 볼 때 도 3에 도시된 패드 표면은 N2 처리를 통하여 패드 표면에 잔존하는 티타늄이 티타늄나이트라이드가 되고, 이를 다시 식각하여 패드 표면에 잔존하는 티타늄이 제거되었다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.
상기에서 상세히 설명한 바와 같이, 본 발명에 따르면 패드 상부의 보호막과 반사방지코팅층의 티타늄나이트라이드를 식각한 후 N2를 처리하여 패드 표면에 잔존하는 티타늄을 티타늄나이트라이드화시켜서 다시 식각하여 패드 표면에 잔존하는 티타늄을 제거할 수 있으므로, 반사방지코팅층과 알루미늄층 간의 접착력을 향상시키기 위해 티타늄 추가 공정을 이용할 수 있어서 현상용액으로 인한 금속 어텍을 감소시킬 수 있는 효과가 있다.
또한 본 발명은 N2 처리를 통해 티타늄 제거능을 향상시킴으로써 반사방지층과 알루미늄층의 결합방해(bonding fail)을 개선할 수 있는 효과가 있다.

Claims (5)

  1. 소정의 하부 구조를 구비하는 반도체 기판 상부에 패드 금속층과, 티타늄층/티타늄 나이트라이드층으로 구성된 코팅층을 가지는 패드를 형성하는 단계;
    상기 패드가 형성된 기판에 보호막을 형성하는 단계,
    상기 보호막 위로 상기 패드를 노출시키기 위한 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 이용하여 상기 보호막 및 상기 코팅층의 티타늄 나이트라이드층을 식각하고 상기 패드의 상기 티타늄층을 노출시키는 단계;
    상기 티타늄층이 노출된 기판에서 상기 티타늄층을 티타늄나이트라이드층으로 변화시키는 단계;
    상기 패드에서 상기 티타늄층이 변화된 티타늄나이트라이드층을 제거하는 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
  2. 삭제
  3. 제 1항에 있어서
    상기 보호막 및 상기 코팅층의 티타늄 나이트라이드층 식각하는 공정과 상기 티타늄층이 변화된 티타늄 나이트라이트등을 제거하는 공정은 기압 50 ~ 150 mT, 소스전력 1000 ~ 2000 W, CHF3 50 ~ 150 sccm, CF4 50 ~ 100 sccm, N2 50 ~ 100 sccm 조건에서 수행되고,
    상기 티타늄층을 티타늄나이트라이드층으로 변화시키는 단계는 기압 10 ~ 150 mT, 소스전력 1000 ~ 2000 W, N2 100 ~ 500 sccm에서 수행되는 것을 특징으로 하는 반도체 장치 형성 방법.
  4. 제 1항에 있어서,
    상기 티타늄층이 노출된 기판에서 상기 티타늄층을 티타늄나이트라이드층으로 변화시키는 단계와
    상기 패드에서 상기 티타늄층이 변화된 티타늄나이트라이드층을 제거하는 단계는 동시에 기압 50 ~ 150 mT, 소스전압 1000 ~ 2000 W, CHF3 50 ~ 150 sccm, CF4 50 ~ 100 sccm, N2 150 ~ 200 sccm 조건으로 수행되는 것을 특징으로 하는 반도체 장치 형성 방법.
  5. 삭제
KR1020060136511A 2006-12-28 2006-12-28 반도체 장치 형성 방법 KR100875795B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060136511A KR100875795B1 (ko) 2006-12-28 2006-12-28 반도체 장치 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060136511A KR100875795B1 (ko) 2006-12-28 2006-12-28 반도체 장치 형성 방법

Publications (2)

Publication Number Publication Date
KR20080061596A KR20080061596A (ko) 2008-07-03
KR100875795B1 true KR100875795B1 (ko) 2008-12-26

Family

ID=39813834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060136511A KR100875795B1 (ko) 2006-12-28 2006-12-28 반도체 장치 형성 방법

Country Status (1)

Country Link
KR (1) KR100875795B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303452A (ja) 2005-03-25 2006-11-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303452A (ja) 2005-03-25 2006-11-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20080061596A (ko) 2008-07-03

Similar Documents

Publication Publication Date Title
KR100447263B1 (ko) 식각 폴리머를 이용한 반도체 소자의 제조방법
CN107742607B (zh) 一种用icp干法刻蚀制作薄膜电阻的方法
KR100875795B1 (ko) 반도체 장치 형성 방법
KR20090044810A (ko) 이온주입 마스크 및 그 마스크 형성방법
KR100862315B1 (ko) 마스크 리워크 방법
KR100840498B1 (ko) 반도체소자의 패턴 붕괴 방지 방법
US6375859B1 (en) Process for resist clean up of metal structures on polyimide
KR100382312B1 (ko) 반도체장치의 도전체 패턴 제조 방법
KR100519314B1 (ko) 반도체 웨이퍼 식각방법
KR100499410B1 (ko) 반도체소자의 소자분리막 형성방법
KR100217904B1 (ko) 레지스트 제거 방법
JPH05175159A (ja) 半導体素子の製造方法
KR100377163B1 (ko) 반도체소자의 폴리실리콘 플러그 형성 방법
KR100532748B1 (ko) 반도체 소자의 금속 배선층 제조 방법
US20080124914A1 (en) Method of fabricating flash memory device
KR100465638B1 (ko) 반도체장치의 식각방법
CN114203546A (zh) 半导体器件及其制造方法
KR100781445B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20020052012A (ko) 반도체 소자의 제조방법
CN115799048A (zh) 图形化刻蚀工艺中降低光刻胶损耗的方法
KR20040055466A (ko) 반도체소자의 식각공정시의 감광막 부식 감소방법
KR20030091452A (ko) 피팅 현상을 방지하는 패턴 형성 방법
CN113460954A (zh) 含钽膜的微纳米结构元件及其制备方法
KR100563819B1 (ko) 반도체소자의 반사방지막 제조방법
KR100364809B1 (ko) 반도체 소자의 포스트 메탈 식각/애싱 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee