CN102637607B - 三维封装方法 - Google Patents
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Abstract
本发明提供了一种三维封装方法，包括如下步骤：提供半导体衬底和支撑衬底，所述半导体衬底依次包括重掺杂层和重掺杂层表面的轻掺杂层，所述轻掺杂层中包含至少一半导体器件；在半导体衬底和/或支撑衬底的表面形成绝缘层；以所述绝缘层为中间层，将所述半导体衬底和支撑衬底贴合在一起；采用自停止腐蚀工艺去除所述半导体衬底中的重掺杂层至露出轻掺杂层；在轻掺杂层中形成多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘；采用导电填充物填平所述贯孔。本发明的优点在于，通过采用具有轻掺杂层和重掺杂层的半导体衬底，可以在降低被减薄的衬底的厚度的同时保证衬底表面的平整度。
Description
技术领域
本发明涉及半导体封装领域，尤其涉及一种三维封装方法。
背景技术
未来电子系统将需要满足如下几个方面日益提出的要求：体积小、重量轻、高频和高速运行、低功耗、灵敏、多功能以及低成本。而三维封装正是满足这几个方面要求的一个极具吸引力的途径，其具有减小体积和增加衬底材料利用率的优点。
先进的三维封装技术要求芯片的厚度不断减薄，已制作器件的半导体衬底背面减薄是封装制造过程中的极为重要的工序，超精密磨削、研磨、抛光、腐蚀在半导体衬底背面减薄工艺中获得广泛应用，减薄后的芯片可提高热发散效率、机械性能、电性能、减小芯片封装体积，减轻划片加工量。以硅衬底为例，目前，直径200mm的已制作器件的硅衬底可以被减薄至0.12-0.15mm，直径300mm硅衬底要达到这一水平还需要采用化学机械抛光、等离子腐蚀、先划片后研磨等技术。该项技术今后的发展趋势是减薄至0.05mm以下的厚度。硅衬底上电路层的有效厚度一般为5-10μm，为保证其功能，并有一定的支撑厚度，硅衬底减薄的极限厚度为20-30μm。目前市场上直径300mm的硅衬底的平均厚度为775μm，直径200mm的硅衬底的平均厚度为725μm，如此厚的衬底是为保证在芯片制造、测试、运送过程中有足够的强度，因此，在电路层制作完成后，需要对其进行背面减薄，衬底越薄，其柔韧性越好，受外力冲击引起的应力也越小。
但是目前的三维封装工艺中，现有的减薄技术很难在将被减薄的衬底减薄到50μm的同时也能够满足光刻对平整度要求。
因此，目前的集成电路制造领域需要一种可以降低被减薄的衬底的厚度，而且可以提高表面的平整度的三维封装技术。
发明内容
本发明所要解决的技术问题是，提供一种三维封装方法，可以降低被减薄的衬底的厚度的同时保证衬底表面的平整度。
为了解决上述问题，本发明提供了一种三维封装方法，包括如下步骤：提供半导体衬底和支撑衬底，所述半导体衬底依次包括重掺杂层和重掺杂层表面的轻掺杂层，所述轻掺杂层中包含至少一半导体器件；在半导体衬底和/或支撑衬底的表面形成绝缘层；以所述绝缘层为中间层，将所述半导体衬底和支撑衬底贴合在一起；采用自停止腐蚀工艺去除所述半导体衬底中的重掺杂层至露出轻掺杂层；在轻掺杂层中形成多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘；采用导电填充物填平所述贯孔。
可选的，所述半导体衬底采用如下步骤形成：提供初始衬底；在初始衬底表面采用外延工艺形成掺杂浓度低于初始衬底的轻掺杂层，初始衬底相对于轻掺杂层而言成为重掺杂层；在轻掺杂层中制作至少一半导体器件。
可选的，所述半导体衬底的材料为单晶硅，所述重掺杂层和轻掺杂层中的掺杂元素选自于硼、磷、砷、锑中的一种或者多种。
可选的，所述绝缘层的材料选自于氧化硅、氮化硅和氮氧化硅中的任意一种。
可选的，所述导电填充物为金属。
可选的，所述支撑衬底的材料选自于单晶硅、蓝宝石、碳化硅以及玻璃中的任意一种。
可选的，所述支撑衬底中预先制备有完整的集成电路结构或者单管。
本发明的优点在于，通过采用具有轻掺杂层和重掺杂层的半导体衬底，并在贴合后采用自停止腐蚀工艺去除重掺杂层，可以在降低被减薄的衬底的厚度的同时保证衬底表面的平整度。
附图说明
附图1所示是本具体实施方式所述方法的步骤流程图。
附图2A至附图2H所示是本具体实施方式所述方法的工艺示意图。
具体实施方式
下面结合附图对本发明提供的三维封装方法的具体实施方式做详细说明。
附图1所示是本具体实施方式所述方法的步骤流程图，包括：步骤S101，提供初始衬底；步骤S102，在初始衬底表面采用外延工艺形成掺杂浓度低于初始衬底的轻掺杂层，初始衬底相对于轻掺杂层而言成为重掺杂层；步骤S103，在轻掺杂层中制作至少一半导体器件；步骤S110，提供支撑衬底；步骤S111，在支撑衬底的表面形成绝缘层；步骤S120，以所述绝缘层为中间层，将所述半导体衬底和支撑衬底贴合在一起；步骤S130，采用自停止腐蚀工艺去除所述半导体衬底中的重掺杂层至露出轻掺杂层；步骤S140，在器件层中形成多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘；步骤S150，采用导电填充物填平所述贯孔。
附图2A所示，参考步骤S101，提供初始衬底200。本具体实施方式中，所述初始衬底200的材料为单晶硅，电阻率小于0.1Ω.cm，优化为0.004Ω.cm。在其他的具体实施方式中，初始衬底200的材料可以是任意一种常见的半导体材料，例如锗、碳化硅、氮化镓、砷化镓、氮化铝等。
附图2B所示，参考步骤S102，在初始衬底200表面采用外延工艺形成掺杂浓度低于初始衬底200的轻掺杂层201，初始衬底200相对于轻掺杂层201而言成为重掺杂层202。本步骤中，外延工艺的外延炉可以为RP-CVD，型号为ASMe2000；外延可以是减压也可以是常压，外延温度为500℃至1300℃，优化为减压外延，且为低温外延，该低温外延有利于阻止B的扩散；温度优化为700℃，反应物为二氯氢硅(DCS)。轻掺杂层201的电阻率应大于1Ω.cm，优化电阻率为10至20Ω.cm，外延层厚度1-40μm。轻掺杂层201的厚度应大于最终的器件所需要的最低厚度，这样为CMP留出足够的厚度余量。
参考步骤S103，在轻掺杂层201中制作至少一半导体器件（未图示）。基于步骤S102所获得的衬底进行流片，制备出完整的集成电路结构或者单管。集成电路可以是由若干个金属-氧化物-半导体场效应晶体管（MOSFETs）以及电容、电阻等其他器件通过合金层互联形成。单管例如可以是双极晶体管或者功率晶体管等。
以上步骤的目的在于形成一个由重掺杂层202和重掺杂层202表面的轻掺杂层201构成的半导体衬底。掺杂元素例如可以是选自于硼、磷、砷、锑中的一种或者多种。
附图2C所示，参考步骤S110，提供支撑衬底220。本具体实施方式中，支撑衬底220是单晶硅衬底。在其他的实施方式中，还可以是SOI衬底或者Ge衬底，甚至是蓝宝石、碳化硅以及玻璃衬底等。由于支撑衬底220主要起到支撑封装体的作用，因此选择的范围很宽泛。在其他的具体实施方式中，所述支撑衬底中预先制备有完整的集成电路结构或者单管，在此具体实施方式中，支撑衬底和轻掺杂层中的器件可以互相对准形成电学互联。
附图2D所示，参考步骤S111，在支撑衬底220的表面形成绝缘层240。该绝缘层可以是二氧化硅也可以是氮化硅、氮化铝或者氧化铝等。在其他的实施方式中，也可以是在轻掺杂层201的表面形成绝缘层，或者在轻掺杂层201和支撑衬底220的表面都形成绝缘层。
附图2E所示，参考步骤S120，以所述绝缘层240为中间层，将所述轻掺杂层201和支撑衬底220贴合在一起。所述贴合选自于键合和粘贴中的任意一种，优选为粘贴。所述键合例如可以是等离子增强型键合，使用等离子体如，Ar，N2或者O2处理晶片表面，随后采用去离子水清洗，并将两个晶片键合在一起，随后加固，加固温度为100至800℃，优化为300℃，加固时间为0.5小时至10小时，优化为3小时。所述粘贴是采用绝缘胶将轻掺杂层201和支撑衬底220连接在一起，如果使用绝缘胶，则轻掺杂层201和支撑衬底220表面不需要进行绝缘化处理，即不需要在表面形成绝缘层240，仅需在表面涂胶即可。
附图2F所示，参考步骤S130，采用自停止腐蚀工艺去除所述半导体衬底中的重掺杂层202。本步骤例如可以是首先研磨减薄重掺杂层202，至残余重掺杂层202的厚度为1μm至10μm，优化为10μm。随后，采用旋转腐蚀的方法，使腐蚀溶液流过重掺杂层202表面以除去残余的重掺杂层202至露出轻掺杂层201，旋转腐蚀的角速度为每分钟100至5000周是优选的技术参数。小于每分钟100周的速度不足以使反应后的残余物质迅速地脱离表面，大于5000周的转速使得腐蚀液迅速地流经衬底的表面，在表面的停留时间太短，从而与表面发生化学反应不够充分，因此造成了腐蚀液的浪费。优化的腐蚀单晶硅衬底的腐蚀溶液为氢氟酸、硝酸和醋酸的混合溶液，混合液中HF、HNO3以及CH3COOH的体积比为1：3：8。腐蚀后采用CMP抛光轻掺杂层201的表面。
步骤S130实施完毕后，还可以优选对暴露出的轻掺杂层201的表面进行绝缘化处理，生成二氧化硅层，随后可以对该层进行CMP抛光处理，以降低其粗糙度。
附图2G所示，参考步骤S140，在轻掺杂层201中形成多个贯孔，本具体实施方式以贯孔251与252表示，所述贯孔251与252的位置与半导体器件的焊盘（未图示）的位置对应，并暴露出半导体器件的焊盘。形成贯孔251与252的工艺可以采用干法或者湿法刻蚀，由于焊盘的材料通常是金属，故可以在焊盘处实现自停止。
附图2H所示，参考步骤S150，采用导电填充物填平所述贯孔251与252。所述导电填充物为金属，优选为铜，形成工艺例如可以是电镀。电镀后可以四是CMP抛光平坦化。
上述步骤完毕后形成了附图2H的封装体，依次包括支撑衬底220、支撑衬底220表面的绝缘层240、以及绝缘层240表面的轻掺杂层201，所述轻掺杂层201中包含至少一半导体器件。所述轻掺杂层201中具有多个贯孔，本具体实施方式以贯孔251与252表示，所述贯孔251与252的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘，所述贯孔251与252中填充有导电填充物。
上述步是单层封装的步骤，可用于CMOS传感器等器件的封装。将附图2H中的衬底依次往上叠加，重复以上工艺步骤，可实现多层的叠层封装。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (6)
1.一种三维封装方法，其特征在于，包括如下步骤：提供半导体衬底和支撑衬底，所述半导体衬底依次包括重掺杂层和重掺杂层表面的轻掺杂层，所述轻掺杂层中包含至少一半导体器件，其中，所述重掺杂层的电阻率小于0.1Ω.cm，所述轻掺杂层的电阻率大于1Ω.cm，所述轻掺杂层的厚度为1~40微米；在半导体衬底和/或支撑衬底的表面形成绝缘层；以所述绝缘层为中间层，将所述半导体衬底和支撑衬底贴合在一起，所述贴合方法为使用等离子体处理半导体衬底及支撑衬底表面，并将半导体衬底及支撑衬底键合在一起，加固，加固温度为100至800℃，加固时间为0.5小时至10小时；采用自停止腐蚀工艺去除所述半导体衬底中的重掺杂层至露出轻掺杂层，所述自停止腐蚀采用旋转腐蚀工艺，所述旋转腐蚀的角速度为每分钟100至5000周，在旋转腐蚀工艺之前首先研磨减薄重掺杂层至重掺杂层厚度为1微米~10微米；在轻掺杂层中形成多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘；采用导电填充物填平所述贯孔；所述半导体衬底采用如下步骤形成：提供初始衬底；在初始衬底表面采用外延工艺形成掺杂浓度低于初始衬底的轻掺杂层，初始衬底相对于轻掺杂层而言成为重掺杂层；在轻掺杂层中制作至少一半导体器件；所述形成轻掺杂层的外延工艺为低温外延，所述外延生长温度为500-1300℃。
2.根据权利要求1所述的三维封装方法，其特征在于，所述半导体衬底的材料为单晶硅，所述重掺杂层和轻掺杂层中的掺杂元素选自于硼、磷、砷、锑中的一种或者多种。
3.根据权利要求1所述的三维封装方法，其特征在于，所述绝缘层的材料选自于氧化硅、氮化硅和氮氧化硅中的任意一种。
4.根据权利要求1所述的三维封装方法，其特征在于，所述导电填充物为金属。
5.根据权利要求1所述的三维封装方法，其特征在于，所述支撑衬底的材料选自于单晶硅、蓝宝石、碳化硅以及玻璃中的任意一种。
6.根据权利要求1所述的三维封装方法，其特征在于，所述支撑衬底中预先制备有完整的集成电路结构或者单管。
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