CN1531751A - 采用回蚀工艺的低缺陷SiGe的层移植 - Google Patents

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Abstract

描述了一种在无应力绝缘层上SiGe (SGOI)上形成应变Si或SiGe，或者形成Si异质结构上SiGe的方法，该方法包括在半导体基底上引入外延生长的Si1－yGey层，通过化学抛光使表面平滑，通过热处理使两个基底键合在一起，通过将SiGe本身用作阻蚀层的高选择性蚀刻将SiGe层从一个基底移植到另一个基底。移植的SiGe层可以使其上表面经过CMP的平滑化处理，以便外延沉积无应力Si1－yGey，和取决于成分：应变Si、应变SiC、应变Ge、应变GeC和应变Si1－yGeyC或高浓度掺杂层的应变Si1－yGey，从而得到的应变SiGe/Si异质结二极管的电性接触。

Description

采用回蚀工艺的低缺陷SiGe的层移植
技术领域
本发明涉及将SiGe层移植到第二基底上，并且形成应用于微电子学和光电子学领域的新型材料结构。具体地说，在绝缘材料结构上形成的应变(strained)Si/SiGe层可用于制造高速器件，如互补金属氧化物半导体(CMOS)晶体管、调制掺杂场效应晶体管(MODFET)、高电子迁移率晶体管(HEMT)和双极型晶体管(BT)；在硅异质结构上形成的SiGe层可用于制造光检测器，为通信、监视和医学应用提供硅基远红外检测技术。
背景技术
微电子学应用需要高载流子迁移率。研究发现，应变Si/SiGe沟道中的电子迁移率比体(bulk)Si中的高得多。例如，室温条件下，应变Si中电子迁移率的测量值约为3000cm2/Vs，而体Si中约为400cm2/Vs。类似地，体Si中空穴迁移率为150cm2/Vs，高Ge浓度(60％～80％)的应变SiGe中空穴迁移率达800cm2/Vs，约为体Si的5倍。在目前工艺水平的硅器件中采用这种材料，可以获得更高的性能，尤其是更高的运行速度。然而，MODFET和HBT的底层导电基底以及CMOS中的底层基底与有源器件区的相互作用限制了高速器件性能的完全实现。采用绝缘层将SiGe器件层与基底隔离开来，可解决这个问题。因此，需要能在绝缘材料上制备应变Si/SiGe的技术。
目前，有两种制备绝缘层上SiGe(SGOI)的可用技术。一种是通过SIMOX的技术，在T.Mizuno等人的标题为“High PerformanceStrained-Si p-MOSFETs on SiGe-on-Insulator Substrates Fabricatedby SIMOX Technology”，IEDM，99-934的文章中对此做过阐述。然而，这种方法存在几方面的局限，因为除了由晶格失配导致的现有缺陷之外，注氧在无应力(relaxed)SiGe层中引入进一步损伤。而且由于Ge在600℃以上温度下易于扩散和凝聚，注氧后形成氧化层所需的高温退火(＞1100℃)对应变Si/SiGe层有害，当Ge含量超过10％时这种影响会更加显著。
第二种制造绝缘层上SiGe的技术是通过借助于阻蚀层的选择性蚀刻。在1999年5月授权、J.O.Chu和K.E.Ismail的美国专利5906951中，描述了通过在具有P++掺杂SiGe阻蚀层的KOH中使用圆片键合和背面圆片蚀刻将应变Si/SiGe层移植到SOI基底上的方法。然而，当阻蚀层掺杂度低于1019/cm3时，在KOH中SiGe对P++掺杂SiGe阻蚀层的蚀刻选择性急剧降低，因此，如果由于P++阻蚀层中掺杂物的差异而导致蚀刻不能在P++SiGe阻蚀层均匀停止，应变Si/SiGe层也可能受到KOH蚀刻。而且，由于SiGe阻蚀层高浓度掺杂范围约为5×1019/cm3～5×1020/cm3的硼，这会导致应变Si/SiGe在热处理期间出现自掺杂现象。
在光纤应用中，SiGe/Si异质结二极管是在300K温度下解调1.3μm～1.6μm光的好选择。推荐使用含量为30％～50％的Ge，来实现所需1.3μm～1.6μm波长的吸收，并且在SiGe层中需要低缺陷(如低位错)来增强光检测器的灵敏度。从目前工艺水平来看，获得灵敏度高、噪声低、反应快的SiGe/Si异质结二极管所采用的技术是形成100周期(period)SiGe/Si应变层超晶格。但是，量子体积效应使合金的特性不同类似于体材料。量子体积效应的净结果是导致比预期波长更短的波长(1.1μm～1.3μm)的吸收。因此，需要具有期望Ge含量和低缺陷的体SiGe合金来制造可吸收波长范围为1.3μm～1.6μm的光的光检测器。
本发明提供一种将低缺陷SiGe层移植到期望基底上的方法，该方法采用回蚀技术，但不需要另外的浓掺杂阻蚀层。本发明的关键特征在于，SiGe层在某些特定蚀刻溶液中既可以充当在其上生长外延应变Si/SiGe的层，也可以充当阻蚀层本身。也就是说，这种情况下SiGe层是自阻蚀的。因此，大大简化了制备绝缘层上应变Si/SiGe或SiGe/Si异质结构的工艺，并且显著提高了应变Si/SiGe或SiGe/Si异质结构的质量。
发明内容
根据本发明，描述了一种可将低缺陷SiGe体层移植到第二基底上，并且形成绝缘层上应变Si/SiGe(SGOI)或SiGe/Si异质结构的方法。该方法包括如下步骤：选择半导体基底；在半导体基底上形成第一外延梯度(graded)Sil-xGex层；在第一梯度Sil-xGex层上形成第二无应力Sil-yGey层；选择第二基底；将第一基底与所述第二基底键合以形成接合基底；从其背面对第一基底进行研磨、抛光以除去大部分所述第一基底；采用SiGe高选择性湿法蚀刻工艺对余下的第一基底进行蚀刻，并且蚀刻止于Sil-xGex层；利用化学机械平面化(CMP)技术除去梯度Sil-xGex层的缺陷部分；利用CMP工艺步骤使Sil-xGex层表面平滑；在经过平滑处理的Sil-xGex层表面生长应变Si/SiGe层以用于微电子应用的MOSFET、MODFET、HEMT或BT，或生长用于光电子应用的SiGe光检测器。
本发明提供一种将低缺陷SiGe层移植到期望基底上的方法，该方法采用回蚀技术，但不需要另外的浓掺杂阻蚀层。本发明的关键特征在于，SiGe层在某些蚀刻溶液中既可以充当在其上生长外延应变Si/SiGe的层，也可以充当阻蚀层本身。也就是说，这种情况下SiGe层是自阻蚀的。因此，大大简化了制备绝缘层上应变Si/SiGe或SiGe/Si异质结构的工艺，并且显著提高了应变Si/SiGe或SiGe/Si异质结构的质量。
附图说明
下面将参照附图和非限制性实施例详细说明本发明，其中：
图1是具有外延生长的梯度Sil-xGex层和无应力Sil-yGey层的第一基底的横截面视图；
图2是图1所示的、与带有或不带有绝缘层的第二基底键合的第一半导体基底的横截面视图；
图3是经对背面进行研磨和抛光处理而变薄的图2所示的第一基底的横截面视图；
图4是图3所示的第一基底经蚀刻处理后的剩余部分的横截面视图，该处理步骤采用高选择性湿法蚀刻工艺，并在梯度Sil-xGex层停止；
图5是关于图4中经过抛光的剩余Sil-xGex层和经过采用化学机械平面化(CMP)技术的平滑处理的Sil-yGey层的横截面视图；
图6是外延生长的应变Si/SiGe层或在图5经平滑处理的Sil-yGey层上外延生长的p-i-n光检测器的横截面视图。
具体实施方式
结合附图说明的实施例涉及通过表面平化、圆片键合和将SiGe用作阻蚀层的选择性湿法蚀刻工艺形成绝缘材料上单晶应变Si/SiGe层(SGOI)或Si层上SiGe层的过程。
参照图1，图1示出本发明的部分实施例的横截面视图，其中包括基底10，以及多个层20、30和40。基底10可以是适合于在其上形成外延层的单晶材料，如Si、SiGe、SiGeC、SiC等。外延梯度Sil-xGex层20在基底10的上表面12上形成。梯度层20的上表面22是基本无应力或完全无应力的。无应力的依据是1997年8月19日授权、LeGoues等人的美国专利5659187中说明的改进Frank-Read机制，这里参考引用了该专利。在LeGoues等人的美国专利5659187中说明了一种形成梯度SiGe层20的方法。层20和层30(下面将说明)可采用1994年3月29日授权、B.S.Meyerson的美国专利5298452中说明的UHVCVD工艺形成，这里参考引用了该专利。在层20中，Ge浓度x的范围为0到一个介于0.2～0.5之间的数值。层20的厚度的范围为大约3000(300nm)～1000nm。
外延层30基本或完全由无应力Sil-yGey构成，并且在层20的上表面22上形成。层30的厚度范围为200nm～1000nm。选择层30的Ge含量y以便与层20的上表面22的晶格常数相匹配，使得层30无应力或基本上无应力。层30的Ge含量y可以等于或大约等于上表面22的x值。y值的范围为大约0.2～大约0.5。可以在无应力层30上形成封装层40。封装层40可通过PECVD、LPCVD、UHV CVD或旋涂(spin-on)技术在层30的上表面32上形成。封装层40可以具有上表面42。封装材料可以是例如Si，SiO2，多晶Si，Si3N4，例如类金刚石碳(DLC)、氟化类金刚石碳(FDLC)、以及Si、C、O和H的聚合物的低K值电介质材料，或者任意两种或两种以上的上述物质的组合。Si、C、O和H的聚合物的一个例子是SiCOH，Grill等人1998年6月29日提交的、标题为“Hydrogenated Oxidized Silicon CarbonMaterial”的美国专利6147009中描述了SiCOH，这里参考引用了该专利。形成层40的沉积温度可低于900℃。封装层的厚度范围为大约5nm～大约500nm。封装层40可保护层30的上表面32或提供隔离层。
在图2中，第二基底80与层30的上表面32或层40的上表面42键合。在圆片键合之前，采用化学机械平面化或抛光(CMP)工艺对层30的表面32或层40的表面42进行抛光处理，使得表面42被平滑为均方根(RMS)表面粗糙度范围为大约0.3nm～大约1nm的平表面。基底80可以是例如Si、SiGe、SiGeC、SiC的半导体材料，蓝宝石，玻璃，陶瓷或金属，而且可具有上表面90，其中可以对上表面90进行如上所述的抛光处理，以便提供RMS范围为大约0.3nm～大约1nm的平滑上表面90。
有关降低表面粗糙度的抛光工艺的详细说明，可参考D.F.Canaperi等人于2000年9月29日提出的标题为“A Method of WaferSmoothing for Bonding Using Chemo-Mechanical Polishing(CMP)”的专利申请09/675841(Docket No.YOR 920000683US1)，这里参考引用了该专利申请。
有关提供键合结构的键合圆片技术的详细说明，可参考D.F.Canaperi等人于2000年9月29日提出的标题为“Preparation ofStrained Si/SiGe on Insulator by Hydrogen Induced Layer TransferTechnique”的专利申请09/675840(Docket No.YOR 920000345US1)，这里参考引用了该专利申请。专利申请09/675840描述了采用圆片键合技术和注H引发层移植技术来制备SGOI的方法。与现有技术相比，该方法能够在绝缘层上产生Ge含量更高的SiGe。而且，与现有技术相比，由于消除了不匹配位错，该方法能够减少SiGe层的缺陷数量。然而，对于该方法，移植的SiGe层比较薄(＜1μm)，而且由于在500℃～600℃温度下进行H注入和退火处理以引发层移植，移植高Ge含量的层仍然难以实现。
将图1所示的层40的上表面42倒转过来，并与基底80的表面90接触。两个表面42和90通过圆片键合技术接合起来。键合表面或42和90在约20℃～500℃范围内的温度上接受退火处理，处理时限在约2小时～50小时范围内。另一个实施例利用中间层在100℃～800℃范围内的退火温度上实现高键合强度，中间层采用Ge或金属材料，这种金属材料或者具有低熔点或者可与硅反应形成硅酸盐，这种材料可以是钨(W)、钴(Co)、钛(Ti)等。退火可为炉内退火或快速热退火(RTA)。
图3中，通过研磨工艺或研磨与抛光工艺的组合，将厚度在约600μm～750μm范围内的第一基底10的大部分除去。第一基底10的剩余层70的厚度在约50μm～100μm范围内。
图4中，采用湿法蚀刻工艺除去层70，蚀刻可在温度大约为90℃～120℃的乙二胺、邻苯二酚、对二氮杂苯和水(EPPW或EDP)的溶液中进行，或在温度大约为70℃～85℃的20％KOH溶液中进行，或在另一种有机硅蚀刻溶液TMAH(四甲基氢氧化铵，(CH3)NOH)中进行。根据经验，在EPPW中Si(100)对Sil-xGex(y＝0.15～0.3)的蚀刻选择性在50～1800范围内，在KOH中Si(100)对Sil-xGex(y＝0.2～0.3)的蚀刻选择性在350～1280范围内，在TMAH中Si(100)对Sil-xGex(y＝0.2～0.3)的蚀刻选择性在50～115范围内。在1995年12月19日授权给H.Naruse的美国专利5476813中描述了采用KOH、K2Cr2O7和丙醇混合溶液对硅进行选择性蚀刻，并且蚀刻止于SiGe层。该专利于。然而，此技术只能实现较低的选择性，约为17～20。本发明中，EPPW、KOH或TMAH都有较高的Si对比Sil-yGey(y＞0.1)的蚀刻率，结果，蚀刻恰好止于无应力Sil-yGey层，并且没有任何附加的阻蚀层，如1999年5月25日授权给J.O.Chu等人的美国专利5906951中描述的p++SiGe阻蚀。
图5示出经CMP工艺步骤除去分级梯度(step-graded)Sil-xGex层20之后形成的绝缘层上SiGe层或SiGe/Si异质结构的横截面视图。该结构顶部为无应力Sil-yGey层30。化学机械平面化(CMP)工艺用于除去梯度Sil-xGex层20和调整移植的无应力Sil-yGey层30的厚度。对用于外延生长应变Si/SiGe的表面，或对用于沉积为形成p-i-n光探测器所需的n+Si层的表面，通过最终的接触式抛光和清洗使该表面平滑和清洁。
图6中，应变Si/SiGe层60或n+Si层60外延生长或形成于SiGe层30之上。对于应变Si/SiGe层的外延生长，在应变Si/SiGe层60生长之前可能需要在层30之上形成可选的外延SiGe缓冲层72。
应该注意，图中相同的单元或部分由类似和对应的附图标记表示。
虽然本文已说明并图解了采用圆片键合技术和湿法蚀刻工艺形成绝缘层上SiGe(SGOI)上的应变Si/SiGe，或应变SiGe/Si异质结构的方法，然而本领域技术人员理解，在不脱离本发明范围的情况下可对其作多种修改和改变，本发明仅由所附权利要求说明的范围来限定。

Claims (42)

1.制备绝缘层上无应力SiGe层(30)和SiGe/Si异质结构的方法，所述方法包括如下步骤：
在第一单晶半导体基底(10)上形成梯度Si1-xGex外延层(20)；
在所述梯度Si1-xGex层上形成无应力Si1-yGey外延层(30)；
使所述无应力Si1-yGey外延层的表面平滑，以提供在约0.3nm～1nm均方根(RMS)范围内的表面粗糙度；
选择第二基底(80)，所述第二层基底带有或不带有绝缘层，该绝缘层的大部分表面的表面粗糙度在约0.3nm～1nm RMS的范围内；
将所述第一基底上的所述无应力Si1-yGey外延层的所述上表面(32)与所述第二基底的上表面(90)键合，所述键合步骤包含进行退火以在键合界面上达到足够强的键合，从而形成单机械结构的步骤。
2.根据权利要求1的方法，进一步包含使所述第二基底(80)上的所述无应力Si1-yGey层(30)的上表面平滑，以便生长附加外延层的步骤。
3.根据权利要求2的方法，进一步包含生长外延层(60)的步骤，生长外延层(60)所用的材料从Si1-yGey、Si、SiC、Ge、GeC和Si1-yGeyC中选择。
4.根据权利要求3的方法，其中选择所述Si1-yGey材料的y值，以提供应变层(60)或减少SiGe带隙，从而允许吸收红外范围内的光(波长大于1μm)。
5.根据权利要求1的方法，进一步包含除去所述第一基底(10)的步骤。
6.根据权利要求1的方法，其中所述第二基底上的所述低缺陷无应力Si1-yGey层(30)的厚度在由所述第一基底上形成的层结构确定的约50nm～1000nm范围内。
7.根据权利要求1的方法，其中在所述第一基底(10)的所述无应力SiGe层(30)的表面形成封装层(40)，其中从Si、SiO2、多晶Si和Si3N4中选择封装层(40)所用材料。
8.根据权利要求7的方法，其中在约400℃～900℃范围内的温度上形成和退火所述封装层(40)。
9.根据权利要求1的方法，其中从Si、SiGe、SiGeC、SiC、GaAs或InP中选择所述第一基底(10)。
10.根据权利要求1的方法，其中所述平滑步骤进一步包含化学机械平面化(CMP)步骤，该步骤使所述无应力Si1-yGey层(30)的所述表面平滑，从而提供在约0.3nm～1nm RMS范围内的表面粗糙度。
11.根据权利要求1的方法，其中形成无应力Si1-yGey外延层的所述步骤之后进一步包含形成封装层的步骤。
12.根据权利要求11的方法，其中所述平滑步骤进一步包含化学机械平面化步骤，该步骤使所述封装层的表面平滑，从而提供在约0.3nm～1nm RMS范围内的表面粗糙度。
13.根据权利要求1的方法，其中在所述第二基底上形成绝缘层，以便形成绝缘层上应变Si/SiGe，并且在所述第二基底上形成导电层，以便形成p-i-n SiGe/Si异质二极管。
14.根据权利要求13的方法，其中所述绝缘层包含从SiO2、Si3N4、Al2O3、LiNbO3、低k值材料、或两种或两种以上所述材料的组合中选择的材料，其中k小于3.2。
15.根据权利要求13的方法，其中所述导电层包含高浓度掺杂p+Si或p+多晶Si。
16.根据权利要求13的方法，其中通过从PECVD、LPCVD、UHV CVD和旋涂技术中选择的工艺形成所述绝缘层。
17.根据权利要求13的方法，其中在约400℃～900℃范围内的温度上形成所述绝缘层。
18.根据权利要求1的方法，其中所述第二基底从Si、SiGe、SiGeC、SiC、GaAs、InP、蓝宝石、玻璃、石英、LiNbO3和PLZT中选择。
19.根据权利要求1的方法，其中使所述第一基底上的所述第一Si1-yGey无应力层的所述平滑化上表面与所述第二基底上的绝缘层的所述上表面紧密接触。
20.根据权利要求18的方法，其中从Ge、Al、W、Co和Ti中选择的中间媒质层可用来增强键合界面。
21.根据权利要求1的方法，其中所述退火步骤包含热处理循环，用来在所述键合界面形成强键合，所述热处理从炉内退火和/或快速热退火(RTA)中选择。
22.根据权利要求21的方法，其中所述退火步骤包含从空气、N2和Ar中选择的退火环境。
23.根据权利要求21的方法，其中所述退火步骤包含加热到约100℃～800℃范围的温度的步骤。
24.根据权利要求5的方法，其中高选择性湿法蚀刻工艺被用来除去所述第一基底(10)的Si基底。
25.根据权利要求24的方法，其中EPPW、KOH或TMAH被用作湿法蚀刻剂。
26.根据权利要求24的方法，其中在EPPW、KOH或TMAH中进行的湿法蚀刻在约70℃～120℃范围内的温度上进行。
27.根据权利要求24的方法，其中所述化学机械抛光(CMP)步骤包含除去所述分级梯度Si1-xGex层(20)，且对暴露出来的Si1-yGey层(30)抛光成无应力，使其平滑度在约0.3nm～1nm RMS范围内。
28.根据权利要求24的方法，其中无应力Si1-yGey层(30)可在所述平滑化无应力Si1-yGey层的所述上表面上外延生长。
29.根据权利要求26的方法，其中外延生长所述无应力Si1-yGey层(30)的所述步骤包含生长到约50nm～500nm范围内的厚度。
30.根据权利要求24的方法，进一步包含在所述平滑化无应力Si1-yGey层(30)上生长应变Si或应变SiGe中的一个或者沉积n+多晶Si层的步骤。
31.用于形成集成电路的多层基底，包括：
含有硅的基底(10)；
所述含有硅的基底上的氧化硅层，和
所述氧化硅层上的无应力Si1-yGey层(30)。
32.根据权利要求31的多层基底，其中所述氧化硅层具有约0.3nm～1nm RMS范围内的埋植上表面粗糙度。
33.根据权利要求31的多层基底，其中所述无应力Si1-yGey层(30)具有约0.3nm～1nm RMS范围内的埋植下表面粗糙度。
34.根据权利要求31的多层基底，其中所述氧化硅层与所述无应力Si1-yGey层(30)被化学键合在一起。
35.根据权利要求34的多层基底，其中与所述无应力Si1-yGey层(30)键合的所述氧化硅层具有约0.3nm～1nm RMS范围内的埋植表面粗糙度。
36.根据权利要求31的多层基底，其中所述无应力Si1-yGey层(30)具有约0.2～0.5范围内的y值。
37.根据权利要求31的多层基底，进一步包含所述无应力Si1-yGey层(30)上的应变外延含硅层。
38.用于形成集成电路的多层基底，包括：
硅基底(10)；和
所述硅基底上的无应力Si1-yGey层(30)，其中所述无应力Si1-yGey层与所述硅基底化学键合。
39.根据权利要求38的多层基底，其中所述无应力Si1-yGey层(30)具有约0.3nm～1nm RMS范围内的埋植下表面粗糙度。
40.根据权利要求38的多层基底，其中与所述无应力Si1-yGey层(30)键合的所述硅基底具有约0.3nm～1nm RMS范围内的埋植表面粗糙度。
41.根据权利要求38的多层基底，其中所述无应力Si1-yGey层(30)具有约0.2～0.5范围内的y值。
42.根据权利要求38的多层基底，进一步包含所述无应力Si1-yGey层(30)上的应变外延含硅层。
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WO (1) WO2002033746A1 (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232044B (zh) * 2007-01-24 2011-05-11 旺宏电子股份有限公司 动态随机存取存储器的存储单元及其制造方法
CN102299093A (zh) * 2011-06-30 2011-12-28 上海新傲科技股份有限公司 制备带有绝缘埋层的半导体衬底的方法以及半导体衬底
CN102376876A (zh) * 2010-08-05 2012-03-14 中芯国际集成电路制造(上海)有限公司 相变非易失性存储器及其加工方法
CN102511074A (zh) * 2010-06-04 2012-06-20 住友电气工业株式会社 碳化硅衬底的制造方法、半导体器件的制造方法、碳化硅衬底及半导体器件
CN102637607A (zh) * 2011-12-29 2012-08-15 上海新傲科技股份有限公司 三维封装方法
CN103165511A (zh) * 2011-12-14 2013-06-19 中国科学院上海微系统与信息技术研究所 一种制备goi的方法
CN103165512A (zh) * 2011-12-14 2013-06-19 中国科学院上海微系统与信息技术研究所 一种超薄绝缘体上半导体材料及其制备方法
CN105990472A (zh) * 2015-02-04 2016-10-05 深圳市立洋光电子有限公司 一种硅衬底led发光芯片的表面处理方法
CN106796965A (zh) * 2014-06-26 2017-05-31 索泰克公司 包括接合层的半导体结构、多结光伏电池和相关方法
CN107302037A (zh) * 2017-06-12 2017-10-27 北京工业大学 基区Ge组分分段分布的SiGe/Si异质结光敏晶体管探测器
CN108878263A (zh) * 2018-06-25 2018-11-23 中国科学院微电子研究所 半导体结构与其制作方法
CN109196622A (zh) * 2016-05-31 2019-01-11 欧洲激光系统和解决方案公司 深结电子器件及其制造方法

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227176B2 (en) * 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
JP3883784B2 (ja) * 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
JP2003249641A (ja) * 2002-02-22 2003-09-05 Sharp Corp 半導体基板、その製造方法及び半導体装置
JP2004014856A (ja) * 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7157119B2 (en) * 2002-06-25 2007-01-02 Ppg Industries Ohio, Inc. Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates
US7018910B2 (en) 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
US6936869B2 (en) * 2002-07-09 2005-08-30 International Rectifier Corporation Heterojunction field effect transistors using silicon-germanium and silicon-carbon alloys
US6841457B2 (en) * 2002-07-16 2005-01-11 International Business Machines Corporation Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion
US6707106B1 (en) * 2002-10-18 2004-03-16 Advanced Micro Devices, Inc. Semiconductor device with tensile strain silicon introduced by compressive material in a buried oxide layer
EP1588415B1 (en) * 2003-01-07 2012-11-28 Soitec Recycling by mechanical means of a wafer comprising a taking-off structure after taking-off a thin layer thereof
US20090325362A1 (en) * 2003-01-07 2009-12-31 Nabil Chhaimi Method of recycling an epitaxied donor wafer
EP1588406B1 (en) * 2003-01-27 2019-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures with structural homogeneity
US7049660B2 (en) * 2003-05-30 2006-05-23 International Business Machines Corporation High-quality SGOI by oxidation near the alloy melting temperature
US6855963B1 (en) * 2003-08-29 2005-02-15 International Business Machines Corporation Ultra high-speed Si/SiGe modulation-doped field effect transistors on ultra thin SOI/SGOI substrate
US7029980B2 (en) 2003-09-25 2006-04-18 Freescale Semiconductor Inc. Method of manufacturing SOI template layer
FR2860340B1 (fr) * 2003-09-30 2006-01-27 Soitec Silicon On Insulator Collage indirect avec disparition de la couche de collage
JP2005109346A (ja) 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP4700324B2 (ja) * 2003-12-25 2011-06-15 シルトロニック・ジャパン株式会社 半導体基板の製造方法
JP2005210062A (ja) * 2003-12-26 2005-08-04 Canon Inc 半導体部材とその製造方法、及び半導体装置
US20060124961A1 (en) * 2003-12-26 2006-06-15 Canon Kabushiki Kaisha Semiconductor substrate, manufacturing method thereof, and semiconductor device
KR100925310B1 (ko) * 2004-01-16 2009-11-04 인터내셔널 비지네스 머신즈 코포레이션 고 완화율 및 저 적층 결함 밀도를 갖는 박막 ｓｇｏｉ웨이퍼를 형성하는 방법
US7064396B2 (en) 2004-03-01 2006-06-20 Freescale Semiconductor, Inc. Integrated circuit with multiple spacer insulating region widths
US7495266B2 (en) * 2004-06-16 2009-02-24 Massachusetts Institute Of Technology Strained silicon-on-silicon by wafer bonding and layer transfer
US7241647B2 (en) 2004-08-17 2007-07-10 Freescale Semiconductor, Inc. Graded semiconductor layer
US7235812B2 (en) * 2004-09-13 2007-06-26 International Business Machines Corporation Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques
KR100612892B1 (ko) * 2004-11-12 2006-08-14 삼성전자주식회사 반도체 기판 및 그 제조방법
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
FR2880189B1 (fr) 2004-12-24 2007-03-30 Tracit Technologies Sa Procede de report d'un circuit sur un plan de masse
US7282402B2 (en) 2005-03-30 2007-10-16 Freescale Semiconductor, Inc. Method of making a dual strained channel semiconductor device
US8007675B1 (en) * 2005-07-11 2011-08-30 National Semiconductor Corporation System and method for controlling an etch process for a single crystal having a buried layer
US20070117350A1 (en) * 2005-08-03 2007-05-24 Memc Electronic Materials, Inc. Strained silicon on insulator (ssoi) with layer transfer from oxidized donor
DE102006007293B4 (de) * 2006-01-31 2023-04-06 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Quasi-Substratwafers und ein unter Verwendung eines solchen Quasi-Substratwafers hergestellter Halbleiterkörper
US7923353B2 (en) * 2006-03-27 2011-04-12 Okmetic Oyj Gettering method and a wafer using the same
EP2016618A1 (en) * 2006-04-24 2009-01-21 Sören Berg Hybrid wafers
TW200802544A (en) * 2006-04-25 2008-01-01 Osram Opto Semiconductors Gmbh Composite substrate and method for making the same
DE102006020825A1 (de) * 2006-05-04 2007-11-08 Siltronic Ag Verfahren zur Herstellung einer Schichtenstruktur
KR100765024B1 (ko) * 2006-06-21 2007-10-09 닛산 지도우샤 가부시키가이샤 반도체 장치의 제조 방법
EP1928020B1 (en) * 2006-11-30 2020-04-22 Soitec Method of manufacturing a semiconductor heterostructure
JP5465830B2 (ja) * 2007-11-27 2014-04-09 信越化学工業株式会社 貼り合わせ基板の製造方法
WO2009084284A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 半導体装置用の絶縁基板、半導体装置、及び、半導体装置の製造方法
FR2929758B1 (fr) * 2008-04-07 2011-02-11 Commissariat Energie Atomique Procede de transfert a l'aide d'un substrat ferroelectrique
US8058143B2 (en) * 2009-01-21 2011-11-15 Freescale Semiconductor, Inc. Substrate bonding with metal germanium silicon material
GB2467934B (en) * 2009-02-19 2013-10-30 Iqe Silicon Compounds Ltd Photovoltaic cell
GB2501432B (en) * 2009-02-19 2013-12-04 Iqe Silicon Compounds Ltd Photovoltaic cell
GB2467935B (en) 2009-02-19 2013-10-30 Iqe Silicon Compounds Ltd Formation of thin layers of GaAs and germanium materials
JP5397079B2 (ja) * 2009-08-11 2014-01-22 ソニー株式会社 映像信号処理装置、エンハンスゲイン生成方法およびプログラム
US20110086444A1 (en) * 2009-10-14 2011-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Process for producing substrates free of patterns using an alpha stepper to ensure results
US8486744B2 (en) * 2010-09-28 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bonding in wafer level packaging
FR2977073B1 (fr) * 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de transfert d'une couche de semi-conducteur, et substrat comprenant une structure de confinement
CN103717351A (zh) * 2011-08-01 2014-04-09 巴斯夫欧洲公司 一种制造半导体装置的方法，其包括在具有3.0至5.5的pH值的CMP组合物的存在下化学机械抛光元素锗及/或Si1-xGex 材料
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
CN105845546B (zh) 2015-01-15 2019-11-05 联华电子股份有限公司 照光的外延制作工艺
US10304722B2 (en) * 2015-06-01 2019-05-28 Globalwafers Co., Ltd. Method of manufacturing semiconductor-on-insulator
WO2017065692A1 (en) * 2015-10-13 2017-04-20 Nanyang Technological University Method of manufacturing a germanium-on-insulator substrate
FR3049761B1 (fr) 2016-03-31 2018-10-05 Soitec Procede de fabrication d'une structure pour former un circuit integre monolithique tridimensionnel
KR101889352B1 (ko) 2016-09-13 2018-08-20 한국과학기술연구원 변형된 저마늄을 포함하는 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
US11056382B2 (en) 2018-03-19 2021-07-06 Globalfoundries U.S. Inc. Cavity formation within and under semiconductor devices
TWI788869B (zh) * 2021-06-04 2023-01-01 合晶科技股份有限公司 高電子遷移率電晶體及其複合基板
US11923237B2 (en) * 2021-08-30 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacturing method of semiconductor device

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2559700B2 (ja) * 1986-03-18 1996-12-04 富士通株式会社 半導体装置の製造方法
US5298452A (en) 1986-09-12 1994-03-29 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5387555A (en) * 1992-09-03 1995-02-07 Harris Corporation Bonded wafer processing with metal silicidation
US5230768A (en) * 1990-03-26 1993-07-27 Sharp Kabushiki Kaisha Method for the production of SiC single crystals by using a specific substrate crystal orientation
US5240876A (en) 1991-02-22 1993-08-31 Harris Corporation Method of fabricating SOI wafer with SiGe as an etchback film in a BESOI process
CA2062134C (en) 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
JPH07187892A (ja) 1991-06-28 1995-07-25 Internatl Business Mach Corp <Ibm> シリコン及びその形成方法
JPH0515453A (ja) 1991-07-09 1993-01-26 Matsushita Electric Ind Co Ltd 給湯装置
JPH0515453U (ja) * 1991-08-05 1993-02-26 横河電機株式会社 Ｓｏｉ基板
JPH06112451A (ja) 1992-09-29 1994-04-22 Nagano Denshi Kogyo Kk Ｓｏｉ基板の製造方法
JP2959352B2 (ja) * 1993-08-10 1999-10-06 信越半導体株式会社 半導体ウエーハの製造方法及びｓｉｍｓによる分析方法
JP2980497B2 (ja) 1993-11-15 1999-11-22 株式会社東芝 誘電体分離型バイポーラトランジスタの製造方法
JPH08148659A (ja) * 1994-11-24 1996-06-07 Mitsubishi Materials Corp Ｓｏｉ基板の製造方法
JP3265493B2 (ja) * 1994-11-24 2002-03-11 ソニー株式会社 Ｓｏｉ基板の製造方法
JP3441277B2 (ja) * 1995-12-26 2003-08-25 株式会社東芝 半導体装置およびその製造方法
FR2747506B1 (fr) * 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
US5906951A (en) 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
US6255731B1 (en) * 1997-07-30 2001-07-03 Canon Kabushiki Kaisha SOI bonding structure
JP3443343B2 (ja) * 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
EP0991126B1 (en) * 1997-12-09 2006-10-18 Seiko Epson Corporation Method of manufacturing an electrooptic device
US6153495A (en) * 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
US6689211B1 (en) * 1999-04-09 2004-02-10 Massachusetts Institute Of Technology Etch stop layer system
CA2327421A1 (en) 1998-04-10 1999-10-21 Jeffrey T. Borenstein Silicon-germanium etch stop layer system
JP2000031491A (ja) * 1998-07-14 2000-01-28 Hitachi Ltd 半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法
US6118181A (en) * 1998-07-29 2000-09-12 Agilent Technologies, Inc. System and method for bonding wafers
WO2000028598A1 (en) * 1998-11-10 2000-05-18 Biocrystal Limited Methods for identification and verification
CN1168147C (zh) * 1999-01-14 2004-09-22 松下电器产业株式会社 半导体结晶的制造方法
US6328796B1 (en) * 1999-02-01 2001-12-11 The United States Of America As Represented By The Secretary Of The Navy Single-crystal material on non-single-crystalline substrate
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
JP3607194B2 (ja) * 1999-11-26 2005-01-05 株式会社東芝 半導体装置、半導体装置の製造方法、及び半導体基板
US6550353B2 (en) * 2000-06-07 2003-04-22 The Gates Corporation Geared drive ring coupler
WO2002015244A2 (en) * 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
US6656313B2 (en) * 2001-06-11 2003-12-02 International Business Machines Corporation Structure and method for improved adhesion between two polymer films
US6891209B2 (en) * 2001-08-13 2005-05-10 Amberwave Systems Corporation Dynamic random access memory trench capacitors

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232044B (zh) * 2007-01-24 2011-05-11 旺宏电子股份有限公司 动态随机存取存储器的存储单元及其制造方法
CN102511074A (zh) * 2010-06-04 2012-06-20 住友电气工业株式会社 碳化硅衬底的制造方法、半导体器件的制造方法、碳化硅衬底及半导体器件
CN102376876B (zh) * 2010-08-05 2013-09-18 中芯国际集成电路制造(上海)有限公司 相变非易失性存储器及其加工方法
CN102376876A (zh) * 2010-08-05 2012-03-14 中芯国际集成电路制造(上海)有限公司 相变非易失性存储器及其加工方法
CN102299093A (zh) * 2011-06-30 2011-12-28 上海新傲科技股份有限公司 制备带有绝缘埋层的半导体衬底的方法以及半导体衬底
CN103165512A (zh) * 2011-12-14 2013-06-19 中国科学院上海微系统与信息技术研究所 一种超薄绝缘体上半导体材料及其制备方法
CN103165511A (zh) * 2011-12-14 2013-06-19 中国科学院上海微系统与信息技术研究所 一种制备goi的方法
CN103165511B (zh) * 2011-12-14 2015-07-22 中国科学院上海微系统与信息技术研究所 一种制备goi的方法
CN102637607B (zh) * 2011-12-29 2016-02-24 上海新傲科技股份有限公司 三维封装方法
CN102637607A (zh) * 2011-12-29 2012-08-15 上海新傲科技股份有限公司 三维封装方法
US10014429B2 (en) 2014-06-26 2018-07-03 Soitec Semiconductor structures including bonding layers, multi-junction photovoltaic cells and related methods
CN106796965A (zh) * 2014-06-26 2017-05-31 索泰克公司 包括接合层的半导体结构、多结光伏电池和相关方法
CN106796965B (zh) * 2014-06-26 2019-07-23 索泰克公司 半导体结构及其制造方法
CN105990472A (zh) * 2015-02-04 2016-10-05 深圳市立洋光电子有限公司 一种硅衬底led发光芯片的表面处理方法
CN109196622A (zh) * 2016-05-31 2019-01-11 欧洲激光系统和解决方案公司 深结电子器件及其制造方法
CN109196622B (zh) * 2016-05-31 2024-04-02 欧洲激光系统和解决方案公司 深结电子器件及其制造方法
CN107302037B (zh) * 2017-06-12 2019-05-17 北京工业大学 基区Ge组分分段分布的SiGe/Si异质结光敏晶体管探测器
CN107302037A (zh) * 2017-06-12 2017-10-27 北京工业大学 基区Ge组分分段分布的SiGe/Si异质结光敏晶体管探测器
CN108878263A (zh) * 2018-06-25 2018-11-23 中国科学院微电子研究所 半导体结构与其制作方法
CN108878263B (zh) * 2018-06-25 2022-03-18 中国科学院微电子研究所 半导体结构与其制作方法

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