JP3441277B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、基板に歪み状態の
シリコン層を利用した半導体装置に関する。
シリコン層を利用した半導体装置に関する。
【０００２】
【従来の技術】従来のＵＬＳＩ等の電子素子の材料の一
つとしてｎ型にドープされた無歪みＳｉが知られてい
る。図７（ａ）に無歪みＳｉの結晶構造を示す。この無
歪みＳｉのフェルミ面近傍の電子状態は、６重に縮退し
ている。このため、図７（ｂ）に示すように、ある谷
（波数空間においてフェルミエネルギーＥF にある電子
が溜まっている領域：図７の斜線で示された楕円体状の
領域）に存在する電子は、フォノンによって他の５つの
谷へと散乱される。このような谷間の散乱は電子の移動
度を低下させる要因となる。
つとしてｎ型にドープされた無歪みＳｉが知られてい
る。図７（ａ）に無歪みＳｉの結晶構造を示す。この無
歪みＳｉのフェルミ面近傍の電子状態は、６重に縮退し
ている。このため、図７（ｂ）に示すように、ある谷
（波数空間においてフェルミエネルギーＥF にある電子
が溜まっている領域：図７の斜線で示された楕円体状の
領域）に存在する電子は、フォノンによって他の５つの
谷へと散乱される。このような谷間の散乱は電子の移動
度を低下させる要因となる。
【０００３】一方、図７（ｃ）に示すように、（１０
０）面に平行な引っ張り歪みを加えた歪みＳｉは、フェ
ルミエネルギーＥF 近傍のエネルギーを有する電子の状
態は、２重に縮退した基底状態と４重に縮退した励起状
態に分離する。
０）面に平行な引っ張り歪みを加えた歪みＳｉは、フェ
ルミエネルギーＥF 近傍のエネルギーを有する電子の状
態は、２重に縮退した基底状態と４重に縮退した励起状
態に分離する。
【０００４】この場合、電子の分布がフェルミ分布から
極端にはずれない状態（例えば高電界が印加されていな
い場合の状態）では、ほとんどの電子は、図７（ｄ）に
示す２重縮退した基底状態にとどまるので、電子の谷間
の散乱は、もう一方の谷との間の散乱に制限される。さ
らに、この基底状態の電子の面内運動に関する有効質量
は、無歪みＳｉのそれよりも小さい値となるので、電子
の面内運動に関する移動度は上昇する。
極端にはずれない状態（例えば高電界が印加されていな
い場合の状態）では、ほとんどの電子は、図７（ｄ）に
示す２重縮退した基底状態にとどまるので、電子の谷間
の散乱は、もう一方の谷との間の散乱に制限される。さ
らに、この基底状態の電子の面内運動に関する有効質量
は、無歪みＳｉのそれよりも小さい値となるので、電子
の面内運動に関する移動度は上昇する。
【０００５】したがって、例えば、引っ張り歪みＳｉ層
をｎ型ＭＯＳトランジスタの能動層に用いると、従来よ
りも高速動作が可能になるなどの素子特性の向上が図れ
るようになる。
をｎ型ＭＯＳトランジスタの能動層に用いると、従来よ
りも高速動作が可能になるなどの素子特性の向上が図れ
るようになる。
【０００６】引っ張り歪みＳｉ層は、Ｓｉよりも格子定
数の大きな結晶上にＳｉをエピタキシャル成長すること
によって得られる。通常、Ｓｉ基板上に格子緩和したＳ
ｉＧｅバッファ層を成長させ、このＳｉＧｅバッファ層
上にＳｉを成長させることにより、引っ張り歪みＳｉ層
を形成する。
数の大きな結晶上にＳｉをエピタキシャル成長すること
によって得られる。通常、Ｓｉ基板上に格子緩和したＳ
ｉＧｅバッファ層を成長させ、このＳｉＧｅバッファ層
上にＳｉを成長させることにより、引っ張り歪みＳｉ層
を形成する。
【０００７】従来、格子緩和し、表面の転位密度が低い
ＳｉＧｅバッファ層を得るには、数μｍにおよぶ厚いＳ
ｉＧｅバッファ層が必要であった。ＳｉＧｅバッファ層
が薄いと、ＳｉＧｅバッファ層の表面に圧縮歪みが残留
するため、このような薄いＳｉＧｅバッファ層の表面上
にＳｉを成長させても、十分な引っ張り歪みを有する引
っ張り歪みＳｉ層を形成することはできない。
ＳｉＧｅバッファ層を得るには、数μｍにおよぶ厚いＳ
ｉＧｅバッファ層が必要であった。ＳｉＧｅバッファ層
が薄いと、ＳｉＧｅバッファ層の表面に圧縮歪みが残留
するため、このような薄いＳｉＧｅバッファ層の表面上
にＳｉを成長させても、十分な引っ張り歪みを有する引
っ張り歪みＳｉ層を形成することはできない。
【０００８】また、近年、寄生容量を低減して高速化を
図るために、ＳＯＩ基板が用いられているが、ＳＯＩ基
板は厚いＳｉＧｅバッファ層との整合性が悪い。すなわ
ち、厚いＳｉＧｅバッファ層によってｐｎ接合面積が増
大し、寄生容量が増大するため、ＳＯＩ基板を用いる意
味が失われる。
図るために、ＳＯＩ基板が用いられているが、ＳＯＩ基
板は厚いＳｉＧｅバッファ層との整合性が悪い。すなわ
ち、厚いＳｉＧｅバッファ層によってｐｎ接合面積が増
大し、寄生容量が増大するため、ＳＯＩ基板を用いる意
味が失われる。
【０００９】このような問題を解決するために、十分に
格子緩和した薄いＳｉＧｅバッファ層を形成する技術が
１９９４年に報告されてる（Ａ．Ｒ．Ｐｏｗｅｌｌ他、
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ６
４，ｐ．１８５６，１９９４）。
格子緩和した薄いＳｉＧｅバッファ層を形成する技術が
１９９４年に報告されてる（Ａ．Ｒ．Ｐｏｗｅｌｌ他、
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ６
４，ｐ．１８５６，１９９４）。
【００１０】図８は、この技術を用いたＳＯＩ基板の構
造を示す断面図である。これを製造工程に従い説明する
と、まず、Ｓｉ基板８１、ＳｉＯ2 膜８２からなるＳＯ
Ｉ基板上に厚さ５０ｎｍ程度の薄い第１のＳｉ層を形成
した後、このＳｉ層上にＳｉをエピタキシャル成長させ
て、厚さ１０ｎｍの第２のＳｉ層を形成する。なお、図
では、第１、第２のＳｉ層をまとめてＳｉ層８３として
示してある。
造を示す断面図である。これを製造工程に従い説明する
と、まず、Ｓｉ基板８１、ＳｉＯ2 膜８２からなるＳＯ
Ｉ基板上に厚さ５０ｎｍ程度の薄い第１のＳｉ層を形成
した後、このＳｉ層上にＳｉをエピタキシャル成長させ
て、厚さ１０ｎｍの第２のＳｉ層を形成する。なお、図
では、第１、第２のＳｉ層をまとめてＳｉ層８３として
示してある。
【００１１】次にＳｉ層８３上に厚さ７０〜１８０ｎｍ
程度のＳｉ0.85Ｇｅ0.15バッファ層８４をエピタキシャ
ル成長法により形成する。最後に、このようにして得ら
れた積層構造に７００〜１０５０℃、１時間の熱処理を
施す。
程度のＳｉ0.85Ｇｅ0.15バッファ層８４をエピタキシャ
ル成長法により形成する。最後に、このようにして得ら
れた積層構造に７００〜１０５０℃、１時間の熱処理を
施す。
【００１２】この熱処理により、ＳｉＯ2 膜８２とＳｉ
層８３との界面にすべり転位が生じ、さらにＳｉ層８３
中に貫通転位８５が生じて歪みが解放され、その上のＳ
ｉ0.85Ｇｅ0.15バッファ層８４は薄くても格子緩和す
る。
層８３との界面にすべり転位が生じ、さらにＳｉ層８３
中に貫通転位８５が生じて歪みが解放され、その上のＳ
ｉ0.85Ｇｅ0.15バッファ層８４は薄くても格子緩和す
る。
【００１３】したがって、この技術によれば、ＳｉＧｅ
バッファ層が厚くなることによる寄生容量の増大を防止
でき、ＳＯＩ基板の特徴である浮遊容量の低減効果を享
受できるようになる。
バッファ層が厚くなることによる寄生容量の増大を防止
でき、ＳＯＩ基板の特徴である浮遊容量の低減効果を享
受できるようになる。
【００１４】しかしながら、Ｓｉ0.85Ｇｅ0.15バッファ
層８４の表面の転位密度は、１×１０4 〜１０7 ｃｍ-2
程度の高値であるため、特性の良い素子を高歩留まりで
作成することは困難である。また、このような素子を用
いた高集積度の半導体装置を高歩留まりで作成すること
は、素子の特性の均一性の点からさらに困難なものとな
る。
層８４の表面の転位密度は、１×１０4 〜１０7 ｃｍ-2
程度の高値であるため、特性の良い素子を高歩留まりで
作成することは困難である。また、このような素子を用
いた高集積度の半導体装置を高歩留まりで作成すること
は、素子の特性の均一性の点からさらに困難なものとな
る。
【００１５】
【発明が解決しようとする課題】上述の如く、引っ張り
歪みＳｉ層を用いたＳＯＩ基板は、ｎ型ＭＯＳトランジ
スタの高速化を図れるなど素子性能の向上に有効な基板
であるが、良質な引っ張り歪みＳｉ層を形成するために
必要な低転位密度のＳｉＧｅバッファ層を薄く形成する
ことはできないという問題があった。
歪みＳｉ層を用いたＳＯＩ基板は、ｎ型ＭＯＳトランジ
スタの高速化を図れるなど素子性能の向上に有効な基板
であるが、良質な引っ張り歪みＳｉ層を形成するために
必要な低転位密度のＳｉＧｅバッファ層を薄く形成する
ことはできないという問題があった。
【００１６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、良質な歪みシリコン層
を有し、その下地のシリコンゲルマニウム層が薄いＳＯ
Ｉ基板を有する半導体装置およびその製造方法を提供す
ることにある。
ので、その目的とするところは、良質な歪みシリコン層
を有し、その下地のシリコンゲルマニウム層が薄いＳＯ
Ｉ基板を有する半導体装置およびその製造方法を提供す
ることにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置（請求項１）は、シリコン
支持板上に、シリコン酸化層、第１のシリコン層、シリ
コンゲルマニウム層、歪み状態の第２のシリコン層が順
次積層されてなり、前記第１のシリコン層と前記シリコ
ンゲルマニウム層との間に、無歪み状態での格子定数
が、無歪みのシリコンの格子定数および前記シリコンゲ
ルマニウム層と同組成におけるシリコンゲルマニウムの
格子定数と異なる格子定数を有する、臨界膜厚以下の転
移変換層が挿設されていることを特徴とする。
に、本発明に係る半導体装置（請求項１）は、シリコン
支持板上に、シリコン酸化層、第１のシリコン層、シリ
コンゲルマニウム層、歪み状態の第２のシリコン層が順
次積層されてなり、前記第１のシリコン層と前記シリコ
ンゲルマニウム層との間に、無歪み状態での格子定数
が、無歪みのシリコンの格子定数および前記シリコンゲ
ルマニウム層と同組成におけるシリコンゲルマニウムの
格子定数と異なる格子定数を有する、臨界膜厚以下の転
移変換層が挿設されていることを特徴とする。
【００１８】本発明に係る半導体装置の製造方法（請求
項２）は、シリコン支持板上に、シリコン酸化層、第１
のシリコン層が順次設けられてなる基板を用意し、エピ
タキシャル成長法により、前記第１のシリコン層上に、
無歪み状態での格子定数が、無歪みのシリコンの格子定
数および次に成長されるシリコンゲルマニウム層と同組
成におけるシリコンゲルマニウムの格子定数と異なる格
子定数を有する、臨界膜厚以下の転移変動層を形成する
工程と、エピタキシャル成長法により、前記転移変換層
上にシリコンゲルマニウム層を形成する工程と、熱処理
により、前記シリコンゲルマニウム層を格子緩和させる
工程と、エピタキシャル成長法により、前記シリコンゲ
ルマニウム層上に歪み状態の第２のシリコン層を形成す
る工程とを有することを特徴とする。
項２）は、シリコン支持板上に、シリコン酸化層、第１
のシリコン層が順次設けられてなる基板を用意し、エピ
タキシャル成長法により、前記第１のシリコン層上に、
無歪み状態での格子定数が、無歪みのシリコンの格子定
数および次に成長されるシリコンゲルマニウム層と同組
成におけるシリコンゲルマニウムの格子定数と異なる格
子定数を有する、臨界膜厚以下の転移変動層を形成する
工程と、エピタキシャル成長法により、前記転移変換層
上にシリコンゲルマニウム層を形成する工程と、熱処理
により、前記シリコンゲルマニウム層を格子緩和させる
工程と、エピタキシャル成長法により、前記シリコンゲ
ルマニウム層上に歪み状態の第２のシリコン層を形成す
る工程とを有することを特徴とする。
【００１９】ここで、各層の形成は同一チャンバ内で連
続的に行うことが好ましい。本発明において、臨界膜厚
とは、無歪み状態のシリコン層上に、ある結晶材料をエ
ピタキシャル成長させた場合に、転移が生じることなく
成長が可能な最大の膜厚を意味している。
続的に行うことが好ましい。本発明において、臨界膜厚
とは、無歪み状態のシリコン層上に、ある結晶材料をエ
ピタキシャル成長させた場合に、転移が生じることなく
成長が可能な最大の膜厚を意味している。
【００２０】［作用］本発明の如きの転位変換層を用い
れば、熱処理により第１のシリコン層と転位変換層との
界面に該界面に平行に局所的な歪みが誘起される。一
方、上記熱処理により薄いシリコンゲルマニウム層が格
子緩和する際には、第１のシリコン層に貫通転位が生じ
る。このとき、この貫通転位は、上記局所的な歪みによ
り、上記界面ですべり転位に変換されるので、上記貫通
転位がシリコンゲルマニウム層に達することはない。
れば、熱処理により第１のシリコン層と転位変換層との
界面に該界面に平行に局所的な歪みが誘起される。一
方、上記熱処理により薄いシリコンゲルマニウム層が格
子緩和する際には、第１のシリコン層に貫通転位が生じ
る。このとき、この貫通転位は、上記局所的な歪みによ
り、上記界面ですべり転位に変換されるので、上記貫通
転位がシリコンゲルマニウム層に達することはない。
【００２１】したがって、本発明によれば、貫通転位の
密度が十分に小さいシリコンゲルマニウム層を得ること
ができるので、その上に形成される歪み状態の第２のシ
リコン層の貫通転位の密度を十分に小さくできるように
なる。また、熱処理により格子緩和した十分に薄いシリ
コンゲルマニウム層を用いているため、従来のように数
μｍの厚さのシリコンゲルマニウム層を用いた場合に比
べて、寄生容量が小さくなり、その結果、素子の動作速
度を向上させることができる。
密度が十分に小さいシリコンゲルマニウム層を得ること
ができるので、その上に形成される歪み状態の第２のシ
リコン層の貫通転位の密度を十分に小さくできるように
なる。また、熱処理により格子緩和した十分に薄いシリ
コンゲルマニウム層を用いているため、従来のように数
μｍの厚さのシリコンゲルマニウム層を用いた場合に比
べて、寄生容量が小さくなり、その結果、素子の動作速
度を向上させることができる。
【００２２】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（実施形態）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る歪みＳｉを用いた基板（以下、単に歪みＳｉ基板と
いう）の構造を示す断面図である。
の実施の形態（実施形態）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る歪みＳｉを用いた基板（以下、単に歪みＳｉ基板と
いう）の構造を示す断面図である。
【００２３】図中、１はＳｉ支持板を示しており、この
Ｓｉ支持板１上にはＳｉＯ2 膜２が設けられている。こ
のＳｉＯ2 膜２上には厚さ５０ｎｍのＳｉ層３（第１の
シリコン層）が設けられている。Ｓｉ支持板１、ＳｉＯ
2 膜２、Ｓｉ層３はＳＯＩ基板を形成している。
Ｓｉ支持板１上にはＳｉＯ2 膜２が設けられている。こ
のＳｉＯ2 膜２上には厚さ５０ｎｍのＳｉ層３（第１の
シリコン層）が設けられている。Ｓｉ支持板１、ＳｉＯ
2 膜２、Ｓｉ層３はＳＯＩ基板を形成している。
【００２４】このＳｉ層３上には厚さ１ｎｍの転位変換
層としてのＧｅ層４を介して厚さ１００ｎｍの格子緩和
したＳｉ0.7 Ｇｅ0.3 バッファ層５が設けられている。
このＳｉ0.7 Ｇｅ0.3 バッファ層５上には厚さ２０ｎｍ
の歪みＳｉ層６（第２のシリコン層）が設けられてい
る。
層としてのＧｅ層４を介して厚さ１００ｎｍの格子緩和
したＳｉ0.7 Ｇｅ0.3 バッファ層５が設けられている。
このＳｉ0.7 Ｇｅ0.3 バッファ層５上には厚さ２０ｎｍ
の歪みＳｉ層６（第２のシリコン層）が設けられてい
る。
【００２５】このような歪みＳｉ基板を形成する際に
は、Ｓｉ0.7 Ｇｅ0.3 バッファ層５を熱処理により格子
緩和させる。このとき、Ｓｉ0.7 Ｇｅ0.3 バッファ層５
の緩和に伴いＳｉ層３に貫通転位７が生じるが、この貫
通転位７はＳｉ層３とＧｅ層４との界面ですべり転位８
に転じ、Ｓｉ0.7 Ｇｅ0.3 バッファ層５の表面に達成す
ることはなく、Ｓｉ0.7 Ｇｅ0.3 バッファ層５の表面の
転位密度は１×１０3 ｃｍ-2程度以下の小さい値とな
る。
は、Ｓｉ0.7 Ｇｅ0.3 バッファ層５を熱処理により格子
緩和させる。このとき、Ｓｉ0.7 Ｇｅ0.3 バッファ層５
の緩和に伴いＳｉ層３に貫通転位７が生じるが、この貫
通転位７はＳｉ層３とＧｅ層４との界面ですべり転位８
に転じ、Ｓｉ0.7 Ｇｅ0.3 バッファ層５の表面に達成す
ることはなく、Ｓｉ0.7 Ｇｅ0.3 バッファ層５の表面の
転位密度は１×１０3 ｃｍ-2程度以下の小さい値とな
る。
【００２６】すなわち、本実施形態によれば、転位変換
層としてのＧｅ層４の導入により、Ｓｉ0.7 Ｇｅ0.3 バ
ッファ層５の表面の転位密度を十分に小さくできる。し
たがって、本実施形態によれば、Ｓｉ0.7 Ｇｅ0.3 バッ
ファ層５の表面の転位密度を十分に小さくできるので、
その上に形成された歪みＳｉ層６の転位密度も同様に十
分に小さくなり、歪みＳｉ層６は良質なものとなる。
層としてのＧｅ層４の導入により、Ｓｉ0.7 Ｇｅ0.3 バ
ッファ層５の表面の転位密度を十分に小さくできる。し
たがって、本実施形態によれば、Ｓｉ0.7 Ｇｅ0.3 バッ
ファ層５の表面の転位密度を十分に小さくできるので、
その上に形成された歪みＳｉ層６の転位密度も同様に十
分に小さくなり、歪みＳｉ層６は良質なものとなる。
【００２７】また、本実施形態によれば、Ｓｉ0.7 Ｇｅ
0.3 バッファ層５の厚さは薄いので、寄生容量の増大を
防止でき、ＳＯＩ基板の特徴である浮遊容量の低減効果
を享受できるようになる。さらに、上述したＣＭＯＳに
おけるプロセス上の問題も解決できるようになる。
0.3 バッファ層５の厚さは薄いので、寄生容量の増大を
防止でき、ＳＯＩ基板の特徴である浮遊容量の低減効果
を享受できるようになる。さらに、上述したＣＭＯＳに
おけるプロセス上の問題も解決できるようになる。
【００２８】図２は、図１の歪みＳｉ基板の製造方法を
示す工程断面図である。まず、図２（ａ）に示すよう
に、ＳＩＭＯＸ法により形成されたＳｉ支持板１とＳｉ
Ｏ2 膜２とＳｉ層３とからなる基板を用意し、次いでＳ
ｉ層３の表面を酸化して酸化膜を形成し、この酸化膜を
弗酸で除去するという酸化・除去のプロセスを繰り返し
て、Ｓｉ層３を４０ｎｍまで薄くする。
示す工程断面図である。まず、図２（ａ）に示すよう
に、ＳＩＭＯＸ法により形成されたＳｉ支持板１とＳｉ
Ｏ2 膜２とＳｉ層３とからなる基板を用意し、次いでＳ
ｉ層３の表面を酸化して酸化膜を形成し、この酸化膜を
弗酸で除去するという酸化・除去のプロセスを繰り返し
て、Ｓｉ層３を４０ｎｍまで薄くする。
【００２９】次に上記基板をＵＨＶ−ＣＶＤ装置などの
エピタキシャル成長装置内に導入して、図２（ｂ）に示
すように、厚さ１０ｎｍのバッファ層としてのＳｉ層３
をエピタキシャル成長法により形成する。
エピタキシャル成長装置内に導入して、図２（ｂ）に示
すように、厚さ１０ｎｍのバッファ層としてのＳｉ層３
をエピタキシャル成長法により形成する。
【００３０】なお、図では、ＳＯＩ基板のＳｉ層とバッ
ファ層としてのＳｉ層をまとめてＳｉ層３として示して
ある。次に同図（ｂ）に示すように、Ｓｉ層３上に厚さ
１ｎｍのＧｅ層４、厚さ１００ｎｍのＳｉ0.7 Ｇｅ0.3
バッファ層５を順次成長させる。この段階では、まだ、
Ｓｉ0.7 Ｇｅ0.3 バッファ層５は完全には格子緩和して
いない。
ファ層としてのＳｉ層をまとめてＳｉ層３として示して
ある。次に同図（ｂ）に示すように、Ｓｉ層３上に厚さ
１ｎｍのＧｅ層４、厚さ１００ｎｍのＳｉ0.7 Ｇｅ0.3
バッファ層５を順次成長させる。この段階では、まだ、
Ｓｉ0.7 Ｇｅ0.3 バッファ層５は完全には格子緩和して
いない。
【００３１】次に同成長装置内で８００℃、１時間の熱
処理を行なう。この熱処理により、図２（ｃ）に示すよ
うに、Ｓｉ0.7 Ｇｅ0.3 バッファ層５は格子緩和し、Ｓ
ｉ層３内に貫通転位７が生じるが、この貫通転位７は前
述したようにＳｉ層３とＧｅ層４との界面ですべり転位
８に変化され、Ｓｉ0.7 Ｇｅ0.3 バッファ層５には達し
ない。なお、ＳｉＯ2 膜２とＳｉ層３との界面でも貫通
転位７からすべり転位８の変換が生じる。
処理を行なう。この熱処理により、図２（ｃ）に示すよ
うに、Ｓｉ0.7 Ｇｅ0.3 バッファ層５は格子緩和し、Ｓ
ｉ層３内に貫通転位７が生じるが、この貫通転位７は前
述したようにＳｉ層３とＧｅ層４との界面ですべり転位
８に変化され、Ｓｉ0.7 Ｇｅ0.3 バッファ層５には達し
ない。なお、ＳｉＯ2 膜２とＳｉ層３との界面でも貫通
転位７からすべり転位８の変換が生じる。
【００３２】最後に、同成長装置内で、図２（ｄ）に示
すように、Ｓｉ0.7 Ｇｅ0.3 バッファ層５上に厚さ２０
ｎｍの歪みＳｉ層６を形成して歪みＳｉ基板が完成す
る。なお、本実施形態では詳細には述べないが、歪みＳ
ｉ層６等を島状にパターニングして素子分離を行なっ
て、歪みＳｉ層６にＭＯＳトランジスタ等の所望の素子
を形成することにより、歪みＳｉ層およびＳＯＩ基板の
効果を享受した半導体装置が得られるようになる。 （第２の実施形態）図３は、本発明の第２の実施形態に
係る歪みＳｉを用いたＳＯＩ基板の構造を示す断面図で
ある。なお、図１の実施形態の歪みＳｉ基板と対応する
部分には図１と同一符号を付してあり、詳細な説明は省
略する。
すように、Ｓｉ0.7 Ｇｅ0.3 バッファ層５上に厚さ２０
ｎｍの歪みＳｉ層６を形成して歪みＳｉ基板が完成す
る。なお、本実施形態では詳細には述べないが、歪みＳ
ｉ層６等を島状にパターニングして素子分離を行なっ
て、歪みＳｉ層６にＭＯＳトランジスタ等の所望の素子
を形成することにより、歪みＳｉ層およびＳＯＩ基板の
効果を享受した半導体装置が得られるようになる。 （第２の実施形態）図３は、本発明の第２の実施形態に
係る歪みＳｉを用いたＳＯＩ基板の構造を示す断面図で
ある。なお、図１の実施形態の歪みＳｉ基板と対応する
部分には図１と同一符号を付してあり、詳細な説明は省
略する。
【００３３】本実施形態が第１の実施形態と異なる点
は、２枚のＧｅ層４を挿設したことにある。各Ｇｅ層４
の厚さはともに１ｎｍで、２枚のＧｅ層４間の距離は１
０ｎｍである。
は、２枚のＧｅ層４を挿設したことにある。各Ｇｅ層４
の厚さはともに１ｎｍで、２枚のＧｅ層４間の距離は１
０ｎｍである。
【００３４】本実施形態によれば、２枚のＧｅ層４を用
いているので、貫通転位７が２カ所でブロックされるた
め、より効果的にＳｉ0.7 Ｇｅ0.3 バッファ層５の表面
の転位密度の低減化を図れるようになる。
いているので、貫通転位７が２カ所でブロックされるた
め、より効果的にＳｉ0.7 Ｇｅ0.3 バッファ層５の表面
の転位密度の低減化を図れるようになる。
【００３５】本実施形態のＳＯＩ基板の製造方法は、下
層のＧｅ層４を形成した後にＳｉ層３、上層のＧｅ層４
を形成する点を除いては、第１の実施形態のそれに準じ
る。 （第３の実施形態）図４は、本発明の第３の実施形態に
係る歪みＳｉ基板の構造を示す断面図である。なお、図
１の実施形態の歪みＳｉ基板と対応する部分には図１と
同一符号を付してあり、詳細な説明は省略する。
層のＧｅ層４を形成した後にＳｉ層３、上層のＧｅ層４
を形成する点を除いては、第１の実施形態のそれに準じ
る。 （第３の実施形態）図４は、本発明の第３の実施形態に
係る歪みＳｉ基板の構造を示す断面図である。なお、図
１の実施形態の歪みＳｉ基板と対応する部分には図１と
同一符号を付してあり、詳細な説明は省略する。
【００３６】本実施形態が第１の実施形態と異なる点
は、ＳＩＭＯＸ法の代わりに貼り合わせ法によりＳＯＩ
基板を用いて形成し、さらに、貼り合わせ面９側がＧｅ
層３に近くなるようにしたことにある。
は、ＳＩＭＯＸ法の代わりに貼り合わせ法によりＳＯＩ
基板を用いて形成し、さらに、貼り合わせ面９側がＧｅ
層３に近くなるようにしたことにある。
【００３７】貼り合わせ面９側がＧｅ層３に近くなるよ
うにすると、熱処理の際に、Ｓｉ層３およびＳｉ0.7 Ｇ
ｅ0.3 バッファ層５の緩和が容易に起こる。これは貼り
合わせ面９つまりＳｉＯ2 膜２とＳｉ層３との界面にす
べり転位が生じ易くなるからである。その結果、Ｓｉ層
３側からＳｉ0.7 Ｇｅ0.3 バッファ層５に伝達される歪
み応力が減少し、転位密度が小さくなる。 （第４の実施形態）図５は、本発明の第４の実施形態に
係る歪みＳｉ基板の構造を示す断面図である。なお、図
１の実施形態の歪みＳｉ基板と対応する部分には図１と
同一符号を付してあり、詳細な説明は省略する。
うにすると、熱処理の際に、Ｓｉ層３およびＳｉ0.7 Ｇ
ｅ0.3 バッファ層５の緩和が容易に起こる。これは貼り
合わせ面９つまりＳｉＯ2 膜２とＳｉ層３との界面にす
べり転位が生じ易くなるからである。その結果、Ｓｉ層
３側からＳｉ0.7 Ｇｅ0.3 バッファ層５に伝達される歪
み応力が減少し、転位密度が小さくなる。 （第４の実施形態）図５は、本発明の第４の実施形態に
係る歪みＳｉ基板の構造を示す断面図である。なお、図
１の実施形態の歪みＳｉ基板と対応する部分には図１と
同一符号を付してあり、詳細な説明は省略する。
【００３８】本実施形態が第１の実施形態と異なる点
は、ＳｉＯ2 膜２とＳｉ層３との間に多結晶シリコン層
１０が挿設されていることにある。多結晶シリコン層１
０中の粒界の結合は単結晶シリコン層のそれよりも緩い
ので、結晶シリコン層１０は単結晶シリコン層よりも変
形しやすい。
は、ＳｉＯ2 膜２とＳｉ層３との間に多結晶シリコン層
１０が挿設されていることにある。多結晶シリコン層１
０中の粒界の結合は単結晶シリコン層のそれよりも緩い
ので、結晶シリコン層１０は単結晶シリコン層よりも変
形しやすい。
【００３９】この結果、第３の実施形態の場合と同様
に、熱処理の際に、Ｓｉ層３およびＳｉ0.7 Ｇｅ0.3 バ
ッファ層５の緩和が容易に起こるようになる。 （第５の実施形態）図６は、本発明の第５の実施形態に
係る歪みＳｉ基板の構造を示す断面図である。なお、図
１の実施形態の歪みＳｉ基板と対応する部分には図１と
同一符号を付してあり、詳細な説明は省略する。
に、熱処理の際に、Ｓｉ層３およびＳｉ0.7 Ｇｅ0.3 バ
ッファ層５の緩和が容易に起こるようになる。 （第５の実施形態）図６は、本発明の第５の実施形態に
係る歪みＳｉ基板の構造を示す断面図である。なお、図
１の実施形態の歪みＳｉ基板と対応する部分には図１と
同一符号を付してあり、詳細な説明は省略する。
【００４０】本実施形態が第１の実施形態と異なる点
は、Ｓｉ支持板１の裏面にＳｉＯ2 膜１１を設けたこと
にある。本実施形態によれば、ＳＯＩ基板本体に生じる
そりをＳｉＯ2 膜１１により相殺できるようになる。な
お、このようなそり防止用のＳｉＯ2 膜１１は他の実施
形態のＳＯＩ基板にも有効である。さらに、ＳｉＯ2 膜
以外の絶縁膜でも同様な効果を得ることは可能である。
は、Ｓｉ支持板１の裏面にＳｉＯ2 膜１１を設けたこと
にある。本実施形態によれば、ＳＯＩ基板本体に生じる
そりをＳｉＯ2 膜１１により相殺できるようになる。な
お、このようなそり防止用のＳｉＯ2 膜１１は他の実施
形態のＳＯＩ基板にも有効である。さらに、ＳｉＯ2 膜
以外の絶縁膜でも同様な効果を得ることは可能である。
【００４１】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、Ｓｉ層
３とＳｉ0.7 Ｇｅ0.3 バッファ層５との間にＧｅ層４を
挿設したが、一般にはＳｉ1-X-Y ＧｅX ＣY 層であれば
良い。また、その厚さは臨界膜厚以内であれば特に制限
はない。さらに、Ｓｉ1-X-Y ＧｅXＣY 層以外のもので
も本発明の格子定数に係る条件を満たせば同様な効果が
得られる。
れるものではない。例えば、上記実施形態では、Ｓｉ層
３とＳｉ0.7 Ｇｅ0.3 バッファ層５との間にＧｅ層４を
挿設したが、一般にはＳｉ1-X-Y ＧｅX ＣY 層であれば
良い。また、その厚さは臨界膜厚以内であれば特に制限
はない。さらに、Ｓｉ1-X-Y ＧｅXＣY 層以外のもので
も本発明の格子定数に係る条件を満たせば同様な効果が
得られる。
【００４２】ただし、ここでの臨界膜厚とは、無歪みＳ
ｉ層上に結晶材料をエピタキシャル成長させる場合に、
転位が生じることなく成長が可能な最大の厚さを意味し
ている。例えば、Ｇｅ層やＳｉ0.9 Ｃ0.1 層の場合であ
れば、臨界膜厚は３ｎｍとなる。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施できる。
ｉ層上に結晶材料をエピタキシャル成長させる場合に、
転位が生じることなく成長が可能な最大の厚さを意味し
ている。例えば、Ｇｅ層やＳｉ0.9 Ｃ0.1 層の場合であ
れば、臨界膜厚は３ｎｍとなる。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施できる。
【００４３】
【発明の効果】以上詳述したように本発明によれば、良
質な歪みシリコン層を有し、その下地のシリコンゲルマ
ニウム層が薄いＳＯＩ基板を有する半導体装置を実現で
きるようになる。
質な歪みシリコン層を有し、その下地のシリコンゲルマ
ニウム層が薄いＳＯＩ基板を有する半導体装置を実現で
きるようになる。
【図１】本発明の第１の実施形態に係る歪みＳｉ基板の
構造を示す断面図
構造を示す断面図
【図２】図１の歪みＳｉ基板の製造方法を示す工程断面
図
図
【図３】本発明の第２の実施形態に係る歪みＳｉ基板の
構造を示す断面図
構造を示す断面図
【図４】本発明の第３の実施形態に係る歪みＳｉ基板の
構造を示す断面図
構造を示す断面図
【図５】本発明の第４の実施形態に係る歪みＳｉ基板の
構造を示す断面図
構造を示す断面図
【図６】本発明の第５の実施形態に係る歪みＳｉ基板の
構造を示す断面図
構造を示す断面図
【図７】引っ張り歪みＳｉを説明するための図
【図８】従来の表面にＳｉＧｅバッファ層を形成したＳ
ＯＩ基板の構造を示す断面図
ＯＩ基板の構造を示す断面図
１…Ｓｉ支持板
２…ＳｉＯ2 膜
３…Ｓｉ層（第１のシリコン層）
４…Ｇｅ層（転位変換層）
５…Ｓｉ0.7 Ｇｅ0.3 バッファ層
６…歪みＳｉ層（第２のシリコン層）
７…貫通転位
８…すべり転位
９…貼り合わせ面
１０…多結晶シリコン層
１１…ＳｉＯ2 膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 臼田 宏治
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(72)発明者 今井 聖支
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(72)発明者 平岡 佳子
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(56)参考文献 特開 平７−169926（ＪＰ，Ａ)
特開 平７−153928（ＪＰ，Ａ)
特開 平７−201732（ＪＰ，Ａ)
特開 平６−77129（ＪＰ，Ａ)
Ｆ．Ｋ．ＬｅＧｏｕｅｓ，Ａ．Ｐｏｗ
ｅｌｌ，Ｓ．Ｓ．Ｉｙｅｒ，”Ｒｅｌａ
ｘａｔｉｏｎ ｏｆ ＳｉＧｅ ｔｈｉ
ｎ ｆｉｌｍｓ ｇｒｏｗｎ ｏｎ Ｓ
ｉ／ＳｉＯ２ ｓｕｂｓｔｒａｔｅ
ｓ”，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ
ｉｅｄ Ｐｈｙｓｉｃｓ，1994年 ６月
１日，Ｖｏｌ．75，Ｎｏ．11，ｐｐ.
7240−7246
Ａ．Ｒ．Ｐｏｗｅｌｌ，Ｓ．Ｓ．Ｉｙ
ｅｒ，Ｆ．Ｋ．ＬｅＧｏｕｅｓ，”Ｎｅ
ｗ ａｐｐｒｏａｃｈ ｔｏ ｔｈｅ
ｇｒｏｗｔｈ ｏｆ ｌｏｗ ｄｉｓｌ
ｏｃａｔｉｏｎ ｒｅｌａｘｅｄ Ｓｉ
Ｇｅ ｍａｔｅｒｉａｌ”，Ａｐｐｌｉ
ｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ
ｓ，1994年 ４月 ４日，Ｖｏｌ．64,
Ｎｏ．11，ｐｐ．1856−1858
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/20 - 21/205
H01L 27/12
H01L 21/02
Ｗｅｂ ｏｆ Ｓｃｉｅｎｃｅ
Claims (2)
- 【請求項１】シリコン支持板上に、シリコン酸化層、第
１のシリコン層、シリコンゲルマニウム層、歪み状態の
第２のシリコン層が順次積層されてなり、前記第１のシ
リコン層と前記シリコンゲルマニウム層との間に、無歪
み状態での格子定数が、無歪みのシリコンの格子定数お
よび前記シリコンゲルマニウム層と同組成におけるシリ
コンゲルマニウムの格子定数と異なる格子定数を有す
る、臨界膜厚以下の転移変換層が挿設されていることを
特徴とする半導体装置。 - 【請求項２】シリコン支持板上に、シリコン酸化層、第
１のシリコン層が順次設けられてなる基板を用意し、エ
ピタキシャル成長法により、前記第１のシリコン層上
に、無歪み状態での格子定数が、無歪みのシリコンの格
子定数および次に成長されるシリコンゲルマニウム層と
同組成におけるシリコンゲルマニウムの格子定数と異な
る格子定数を有する、臨界膜厚以下の転移変動層を形成
する工程と、 エピタキシャル成長法により、前記転移変換層上にシリ
コンゲルマニウム層を形成する工程と、 熱処理により、前記シリコンゲルマニウム層を格子緩和
させる工程と、 エピタキシャル成長法により、前記シリコンゲルマニウ
ム層上に歪み状態の第２のシリコン層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33887695A JP3441277B2 (ja) | 1995-12-26 | 1995-12-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33887695A JP3441277B2 (ja) | 1995-12-26 | 1995-12-26 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180999A JPH09180999A (ja) | 1997-07-11 |
| JP3441277B2 true JP3441277B2 (ja) | 2003-08-25 |
Family
ID=18322228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33887695A Expired - Fee Related JP3441277B2 (ja) | 1995-12-26 | 1995-12-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3441277B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2766620B1 (fr) * | 1997-07-22 | 2000-12-01 | Commissariat Energie Atomique | Realisation de microstructures ou de nanostructures sur un support |
| JP3403076B2 (ja) | 1998-06-30 | 2003-05-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| DE60039875D1 (de) * | 1999-06-25 | 2008-09-25 | Massachusetts Inst Technology | Zyklisches thermisches ausheilverfahren zur reduktion von kristallversetzungen |
| US6890835B1 (en) | 2000-10-19 | 2005-05-10 | International Business Machines Corporation | Layer transfer of low defect SiGe using an etch-back process |
| JP2002164520A (ja) * | 2000-11-27 | 2002-06-07 | Shin Etsu Handotai Co Ltd | 半導体ウェーハの製造方法 |
| WO2003015140A1 (fr) * | 2001-08-06 | 2003-02-20 | Sumitomo Mitsubishi Silicon Corporation | Substrat semiconducteur, transistor a effet de champ et procedes de fabrication de ces elements |
| KR100714822B1 (ko) * | 2005-07-29 | 2007-05-04 | 한양대학교 산학협력단 | 에스오아이 웨이퍼의 제조 방법 |
| US7767548B2 (en) | 2007-08-17 | 2010-08-03 | Sumco Corporation | Method for manufacturing semiconductor wafer including a strained silicon layer |
| JP6686419B2 (ja) * | 2015-12-18 | 2020-04-22 | 株式会社Sumco | シリコンゲルマニウムエピタキシャルウェーハの製造方法およびシリコンゲルマニウムエピタキシャルウェーハ |
-
1995
- 1995-12-26 JP JP33887695A patent/JP3441277B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| Ａ．Ｒ．Ｐｏｗｅｌｌ，Ｓ．Ｓ．Ｉｙｅｒ，Ｆ．Ｋ．ＬｅＧｏｕｅｓ，"Ｎｅｗ ａｐｐｒｏａｃｈ ｔｏ ｔｈｅ ｇｒｏｗｔｈ ｏｆ ｌｏｗ ｄｉｓｌｏｃａｔｉｏｎ ｒｅｌａｘｅｄ ＳｉＧｅ ｍａｔｅｒｉａｌ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，１９９４年 ４月 ４日，Ｖｏｌ．６４，Ｎｏ．１１，ｐｐ．１８５６−１８５８ |
| Ｆ．Ｋ．ＬｅＧｏｕｅｓ，Ａ．Ｐｏｗｅｌｌ，Ｓ．Ｓ．Ｉｙｅｒ，"Ｒｅｌａｘａｔｉｏｎ ｏｆ ＳｉＧｅ ｔｈｉｎ ｆｉｌｍｓ ｇｒｏｗｎ ｏｎ Ｓｉ／ＳｉＯ２ ｓｕｂｓｔｒａｔｅｓ"，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，１９９４年 ６月 １日，Ｖｏｌ．７５，Ｎｏ．１１，ｐｐ．７２４０−７２４６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09180999A (ja) | 1997-07-11 |
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