KR100371815B1 - 에스오아이(soi)기판의제조방법 - Google Patents

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미쓰비시 마테리알 가부시키가이샤
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Abstract

본 발명의 SOI기판의 제조방법은, 실리콘기판상에 제1의 에칭스톱층을 형성하는 공정과, 제1의 에칭스톱층의 표면을 연마하는 공정과, 표면이 연마된 제1의 에칭스톱층상에 실리콘버퍼층을 형성하는 공정과, 실리콘버퍼층상에 실리콘층을 형성하는 공정과, 실리콘층상에 절연층을 형성하는 공정과, 절연층상에 지지기판의 한 주면을 맞붙이는 공정과, 실리콘기판, 제1의 에칭스톱층 및 실리콘버퍼층을 제거하고, 지지기판의 한 주면상에 절연층 및 실리콘층을 남기는 공정으로 이루어진다. 본 발명의 SOI 기판의 다른 제조방법은, 실리콘기판상에 제1의 에칭스톱층을 형성하는 공정과, 제1의 에칭스톱층의 표면을 연마하는 공정과, 표면이 연마된 제1의 에칭스톱층상에 실리콘버퍼층을 형성하는 공정과, 실리콘버퍼층상에 실리콘과, 게르마늄 및 탄소중 최소한 1종의 원소로 이루어지는 화합물반도체층을 형성하는 공정과, 화합물반도체층상에 절연층을 형성하는 공정과, 절연층상에 지지기판의 한 주면을 맞붙이는 공정과, 실리콘기판 제1의 에칭스톱층 및 실리콘버퍼층을 제거하고, 지지기판의 한 주면상에 절연층 및 화합물반도체층을 남기는 공정으로 이루어진다.

Description

에스오아이(SOI)기판의 제조방법
본 발명은 SOI(Silicon-on-Insulator)기판의 제조방법에 관한 것이고, 예를 들면 고집적의 반도체집적회로의 제조에 사용하여 적합한 것이다.
실리콘(Si)을 사용한 VLSI(Very-Large-Scale Integrated circuits)의 한계를 타파하기 위하여, 절연기체(基體)상에 단결정 Si층을 형성하는 SOI기술이 세계적으로 널리 연구되고 있다. 이 SOI기술로서는, 현재 SIMOX(Separation by Implanted Oxygen)법 및 맞붙임 웨이퍼법이 주목되고 있다.
이 중 SIMOX법은 Si기판중에 산소를 고농도로 이온주입하여 SOI를 형성하는 방법이지만, 이와 같이 산소를 고농도로 이온주입함으로써, Si활성층에 발생하는 전위(轉位)등의 결정결함이 이 Si활성층을 사용하여 형성되는 소자 (예를 들면, CMOS)의 성능을 제한하여 버린다. 한편, 맞붙임 웨이퍼법에서는, 2매의 웨이퍼끼리를 접착한 후, 한쪽의 웨이퍼를 박막화함으로써 SOI를 형성한다. 이 웨이퍼의 박막화를 위한 기술로서는, 연삭이나 연마 등의 기술이 이용되지만, 현상황의 기계연마법으로는 연마정밀도에 한계가 있고, 1㎛ 정도의 막두께의 SOI 밖에 얻을 수 없었다.
또한, VlSI -CMOS에 있어서는, Si활성층으로서 0.1㎛ 이하의 두께의 것이 필요하므로, 본딩 및 에치백 SOI(BESOI)법이라고 하는 방법이 연구되고 있다. 이 BESOI법에는, Si기판상에 에칭스톱층을 배설하고, 에치백을 선택적으로 행함으로써 SOI의 막두께를 제어하는 방법과, Si활성층의 두께를 계측하고, 그 데이터를 기초로 하여 국부적으로 플라즈마에칭을 행함으로써 SOI의 막두께를 제어하는 방법이 있다.
여기서, 일반적 BESOI기판의 제조방법을 제1도∼제3도를 참조하여 설명하면, 다음과 같다.
즉, 제1도에 나타낸 바와 같이, 먼저 시드웨이퍼(seed wafer)로 될 Si기판(51)상에 에칭스톱층으로 될 고농도 붕소(B)도프 p+형 Si층(52)을 형성하고, 이 p+형 Si층(52)상에 Si활성층(53)을 형성한 후, 이 Si활성층(53)상에 2산화실리콘 (SiO2)막(54)을 형성한다.
다음에, 제2도에 나타낸 바와 같이, 이 SiO2막(54)에 지지기판(핸들웨이퍼라고도함)으로 될 다른 실리콘기판(55)을 맞붙인다.
다음에, 시드웨이퍼인 Si기판(51)을 그 배면측으로부터 연삭 및 연마함으로써 두께 1∼2㎛까지 박막화한 후, 이 박막화된 나머지의 Si기판(51)을 저널 (Journal of Electrochemical Society, Vol. 137, 3626 (1990))에 기재되어 있는 바와 같이, 에틸렌 디아민 - 순수(純水) - 피로카테콜피라진의 혼합액을 사용한 화학에칭에 의하여 제거한다. 이 에칭시에는, Si중의 B의 농도차에 따라서 p+형 Si층 (53)에 대한 Si기판(51)의 신택에칭비를 크게 취할 수 있으므로, 나머지의 Si기판 (51)을 완전히 에칭제거한 후에도 p+형 Si층(52)은 거의 에칭되지 않는다.
그 후, p+형 Si층(52)을 불산 - 질산 - 아세트산의 혼합액을 사용한 화학에칭에 의하여 완전히 제거한다. 이로써, 제3도에 나타낸 바와 같이, Si활성층(53)의 표면이 노출되고, 목적으로 하는 SOI기판이 제조된다.
그러나, 전술한 종래의 SOI기판의 제조방법으로는, 장래의 VLSI -CMOS를 제조할 경우에 요구되는 막두께 50㎛ 이하, 막두께의 TTV(Total Thickness Variation)가 막두께의 10% 이하, 표면조도(粗度) 0.3nm 이하의 SOI를 실현하기는곤란하였다.
예를 들면, 플라즈마에칭을 이용한 국부적 에치백으로는, 막두께의 TTV로서 박두께외 10% 이하를 달성하는 것은 곤란하다. 또, 에칭스톱층으로서 B도프 p+형 Si층(51)을 배설하여 선택적으로 에치백하는 방법에 있어서 선택에칭비를 높이기 위해서는 B를 보다 고농도로 도프하지만, 그렇게 하면 이 p+형 Si층(52)내에 전위 등의 결정결함이 생기거나, 이 p+형 Si층(52)상에 에피택셜성장되는 Si활성층(53)에도 결정결함이 발생하거나, 또는 웨이퍼를 맞붙일 때의 고온열처리에 의하여 p+형 Si층(52)중의 B가 Si활성층(53)중에 확산하여, CMOS의 제조에 지장이 생겨버린다.
한편, PCT공개공보 WO 91/05366에는, Si와 기타의 IV족 원소와의 화합물로 이루어지는 에칭스톱층을 사용하는 SOI기판의 제조방법이 개시(開示)되어 있다. 그러나, 이와 같은 에칭스톱층을 사용할 경우에는, 선택에칭비를 높이기 위하여 기타의 IV족 원소의 함유량을 중가시키거나 하면, 그 에칭스톱층내에 왜곡이 생기고, 그 왜곡을 완화하기 위하여 전위가 발생하거나, 또는 그 에칭스톱층을 배설함으로써 Si활성층(53)의 TTV 및 표면조도가 증대된다. 이것은 웨이퍼 맞붙임면에 버블이 발생하여 맞붙임강도의 저하 등을 가져오는 동시에, 예를 들면 두께가 5nm의 극박 (極薄)게이트산화막을 이 Si활성층(53)의 표면에 형성할 경우에 그 절연내압(絶綜耐壓)의 열화를 초래하고, 장래의 VLSI의 제조에 적용하는 것은 곤란하다.
이상과 같이, 전술한 종래의 SOI기판의 제조방법은 모두 VLSI -CMOS를 제조할 경우에 요구되는 정도의 작은 TTV의 균일한 막두께 및 작은 표면조도를 가지는 SOI기판을 제조하는 것은 곤란하였다.
따라서, 본 발명의 목적은 TTV가 작고 균일한 막두께 및 표면조도가 작은 실리콘층이 절연기체상에 배설된 SOI기판의 제조방법을 제공하는 것에 있다.
본 발명자는 종래의 SOI기판의 제조방법의 상기 과제를 해결하고자 예의연구를 행한 결과, 다음과 같은 지견(知見)을 얻었다.
즉, Si기판의 표면에 B를 열확산시킴으로써 고농도 B도프 p+형 Si층을 형성한 시료를 제작하고, 이 p+형 Si층의 표면조도를 원자간력현미경(AFM)에 의하여 측정하였다. 이 결과, p+형 Si층의 표면조도는 B농도에 따라서도 상이하지만, 0.2∼ 0.4nm 정도로 크고, 또 열확산의 조건에 따라서는 이 p+형 Si층의 표면에 깊이 1∼3nm의 깊은 요부(凹部)가 발생하는 일이 있는 것을 알았다. 또한, 이 깊은 요부는 시료의 세정을 행하거나 하는 것에 의해서도 발생하는 것을 알았다.
p+형 Si층의 표면에 이와 같은 깊은 요부가 발생하는 원인에 대해서는 아직 해명되어 있지 않지만, 생각할 수 있는 하나의 원인으로서, Si기판 표면에 B를 열확산시켜서 p+형 Si층을 형성했을 때에 그 표면에 경도가 큰 실리콘의 붕화물이 미립자형태로 형성되고, 그것이 어떤 원인에 의하여 없어지는 수가 있다.
이와 같이, B도프 p+형 Si층의 표면조도는 크고, 또 그 표면에 깊은 요부가존재하는 수가 있으므로, 그대로는, SOl기판을 제조할 때의 에칭스톱층으로서 사용하는데에는 기판을 맞붙일 때 등에 지장이 생긴다. 그래서, 이것을 방지하기 위해서는, 이 B도프 P+형 Si층을 형성한 후에, 그 표면을 연마하여 표면조도를 작게 하고 또한 깊은 요부를 제거하여 두는 것이 유효하다.
또한, 이와 같은 연마는 제1의 에칭스톱으로서 B도프 p+형 Si층 이외의 층을 사용할 경우에도, 그 층을 형성한 그대로의 상태에서는 표면조도가 크거나, 표면에 깊은 요부가 존재하거나 할 때 등에는, 마찬가지로 유효하다.
다음에, Si기판상에 형성한 Sil-xGex층에 대해서는, 본 발명자가 이제까지 행한 AFM에 의한 표면관찰의 결과, 표면조도는 비교적 크지만 Ge조성비 x가 작을수록 표면조도가 작아지는 것, Si기판과 Sil-xGex층과의 사이에 Si버퍼층을 배설함으로써 표면이 평탄화되는 것, 및 Sil-xGex층의 두께가 임계막두께를 넘었을 때에 계면에서 발생하는 전위에 기인한다고 생각되는 요철이 표면에 존재하는 것 등이 명백한 것으로 되어 있다. 또한, Si기판상에 B도프 p+형 Si층을 형성하고, 그 위에 Si버퍼층, Sil-xGex층 및 Si층을 순차 형성한 구조의 시료를 제작하고, 그 후에 맞붙일 때의 열처리조건과 동일한 조건으로 열처리를 행한 것과 열처리를 행하지 않은 것에 대하여 최상층의 Si층의 표면을 AFM에 의하여 관찰한 결과, Sil-xGex층의 막두께가 중대함에 따라서 Si층의 표면조도가 중대하는 것, 열처리에 의하여 Si층의 표면의 형상및 표면조도는 변화하지 않는 것 등을 알았다.
이상과 같이, Sil-xGex층의 표면조도는 비교적 크지만, 이 Sil-xGex층상에 형성되는 Si층의 표면조도는 바탕의 Sil-xGex층의 표면조도를 그대로 승계하여, 열처리의 유무 등에도 따르지만, 예를 들면 0.3∼0.6nm 정도로 크다. 이것은 기판을 맞붙일 때에 지장이 생기므로, 이것을 방지하기 위하여, Si층의 표면을 연마하여 맞붙일 때에 지장이 생기지 않을 정도로 표면조도를 작게 하여 두는 것이 유효하다.
이 연마는 Sil-xGex층 이외의 층을 제2의 에칭스톱층으로서 사용하는 경우에도, 그 층을 형성한 그대로의 상태에서는 표면조도가 크거나, 표면에 깊은 요부가 존재할 때등에는, 마찬가지로 유효하다.
또한, Si기판의 맞붙임을 행한 후의 Sil-xGex층의 제거는 연마나 에칭에 의하여 행할 수 있지만, 이 제거를 에칭에 의하여 행할 때에는, 그것에 의하여 노출되는 Si층의 표면의 조도가 크므로, 이 에칭에 의하여 노출되는 Si층의 표면을 연마하여 표면조도를 작게 하여 두는 것이 이 Si층을 사용하여 소자를 형성하는 관점으로부터는 바람직하다.
또한, 이상의 것은 Si층의 대신에 Si와 Ge 및 C중 최소한 한쪽의 원소로 이루어지는 화합물반도체층 (예를 들면, SiC층)을 사용하는 경우에도, 마찬가지로 성립한다.
본 발명은 본 발명자가 얻은 상기 지견에 따라서 안출된 것이다.
즉, 상기 목적을 달성하기 위하여, 본 발명의 제1의 발명에 의한 SOI기판의제조방법은,
실리콘기판상에 제1의 에칭스톱층을 형성하는 공정과,
제1의 에칭스톱층의 표면을 연마하는 공정과,
표면이 연마된 제1의 에칭스톱층상에 실리콘버퍼층을 형성하는 공정과,
실리콘버퍼층상에 실리콘층을 형성하는 공정과,
실리콘층상에 절연층을 형성하는 공정과,
전연층상에 지지기판의 한 주면을 맞붙이는 공정과,
실리콘기판, 제1의 에칭스톱층 및 실리콘버퍼층을 제거하고, 지지기판의 한 주면상에 절연층 및 실리콘층을 남기는 공정과
를 가지는 것을 특징으로 하는 것이다.
본 발명의 제2의 발명에 의한 SOI기판의 제조방법은,
실리콘기판상에 제1의 에칭스톱층을 형성하는 공정과,
제1의 에칭스톱층의 표면을 연마하는 공정과,
표면이 연마된 제1의 에칭스톱층상에 실리콘버퍼층을 형성하는 공정과,
실리콘버퍼층상에 실리콘과, 게르마늄 및 탄소중 최소한 1종의 원소로 이루어지는 화합물반도체층을 형성하는 공정과,
화합물반도체층상에 절연층을 형성하는 공정과,
절연층상에 지지기판의 한 주면을 맞붙이는 공정과,
실리콘기판, 제1의 에칭스톱층 및 실리콘버퍼층을 제거하고, 지지기판의 한 주연상에 절연층 및 화합물반도체층을 남기는 공정과
를 가지는 것을 특징으로 하는 것이다.
전술한 바와 같이 구성된 본 발명의 제1의 발명에 의한 SOI기판의 제조방법에 의하면, 제1의 에칭스톱층의 표면을 연마하는 공정을 가지고 있으므로, 이 제1의 에칭스톱층으로서 큰 선택비를 취할 수 있는 붕소도프 p+형 실리콘층을 사용한 경우에 있어서도, 그 연마두께를 층분히 크게 취하여 붕소도프 p+형 실리콘층의 표면의 요부 등을 제기하여 둠으로써, 이 제1의 에칭스톱층의 표면조도를 층분히 작게 할 수 있다. 그러므로, 이 제1의 에칭스톱층의 표면조도를 승계하여, 이 제1의 에칭스톱층상에 형성되는 실리콘버퍼층, 실리콘층 및 절연층의 표면조도도 층분히 작아진다. 따라서, 이 실리콘 기판을 지지기판과 맞붙였을 때에 맞붙임면에 버블이 발생하는 등의 지장이 생기는 일이 없어서, 맞붙임을 양호하게 행할 수 있다. 이로써, TTV가 작아서 균일한 막두께 및 작은 표면조도를 가지는 실리콘층이 절연기체상에 배설된 SOI기판을 제조할 수 있다.
또, 제1의 에칭스톱층에 가하여, 실리콘버퍼층과 실리콘층과의 사이에 제2의 에칭스톱층을 형성함으로써, 실리콘기판 및 실리콘버퍼층의 제거를 고정밀도로 행할 수 있다.
또한, 실리콘층을 형성한 후, 절연층을 형성하기 전에 실리콘층의 표면을 연마하는 공정과, 지지기판의 주면상에 절연층 및 실리콘층을 남긴 후, 실리콘층의 표면을 연마하는 공정을 더 가짐으로써, 제2의 에칭스톱층을 제거한 후에 노출되는 실리콘층의 표면의 조도를 예를 들면 0.2nm 정도 이하로 층분히 작게 할 수 있다.
이상의 것은 실리콘층의 대신에 실리콘과, 게르마늄 및 탄소중 최소한 1종의 원소로 이루어지는 화합물반도체층을 사용하는 본 발명의 제2의 발명에 의한 SOI기판의 제조방법에 대해서도 마찬가지이다.
다음에, 본 발명의 일실시예에 대하여 도면을 참조하면서 설명한다.
제4도∼제13도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 나타낸다.
이 일실시예에 있어서는, 제4도에 나타낸 바와 같이, 먼저 시드웨이퍼로 될 예를들면 (100)면방위의 단결정의 Si기판(1)상에 B도프 p+형 Si층(2)을 형성한다. 여기서, 이 Si기판(1)은 n형이라도 p형이라도 된다. 이 p+형 Si층(2)은 제1의 에칭스톱층으로서 기능한다. 이 p+형 Si층(2)은 Si기판(1)의 표면에 B를 기상(氣相)으로부터의 열확산이나 고체확산원으로부터의 확산이나 이온주입에 의하여 도프함으로써 형성해도되고, Si기판(1)상에 에피택셜성장에 의하여 형성해도 된다. 이 p+형 Si층(2)의 B농도는, 적합하게는 5×1019cm-3이상으로 설정되고, 더욱 적합하게는 1020cm-3정도로 설정된다. 또, 이 p+형 Si층(2)의 두께는, 적합하게는 100nm∼1㎛로 설정된다.
여기서, p+형 Si층(2)의 표면조도(粗度)는 0.2∼0.4nm로 크고, 또 제4도에 나타낸 바와 같이, 이 p+형 Si층(2)의 표면에는 여기저기에 깊이 1∼3nm의 요부(凹部)(2a)가 발생하는 일이 있으므로, 제14도에 나타낸 바와 같이, 이 p+형 Si층(2)상에 그대로 Si버퍼층(3), Sil-xGex층(4), Si활성층(5) 및 SiO2막(6)을 형성하면, 이들 층에 요부(3a,4a,4b,5a,5b,6a,6b)가 그대로 남아 버린다.
그래서, 다음에 p+형 Si층(2)의 표면의 요부(2a)의 제거 및 표면조도의 개선을 위하여, 제5도에 나타낸 바와 같이, 이 p+형 Si층(2)의 표면을 적합하게는 3∼ 200nm의 두께만큼 연마한다. 여기서, 이 연마두께의 상한을 200nm로 한 것은 연마에 요하는 시간이 너무 길어지는 것을 방지하기 위해서이다. 이로써, p+형 Si층(2)의 표면조도를 0.1∼0.2nm로 작게 할 수 있다.
다음에, 수소가스분위기중에 있어서 700∼1100℃의 온도, 적합하게는 750∼ 950℃의 온도로 가열함으로써, p+형 Si층(2)의 표면에 형성된 자연산화막(도시하지 않음)을 제거한다. 이 후, 제6도에 나타낸 바와 같이, p+형 Si층(2)상에, 예를 들면 화학기상성장(CVD)법에 의하여, Si버퍼층(3), 제2의 에칭스톱층으로서 기능하는 Sil-xGex층(4) 및 Si활성층(5)을 순차 에피택셜성장시킨다.
여기서, Si버퍼층(3)을 에피택셜성장시킬 때에는 반응가스로서 SiH4가스 또는 Si2H6가스를 사용하여, 600∼800℃의 온도로 성장을 행한다. 또, 이 Si버퍼층(3)의 두께는 Si활성층(5)상에 후술의 SiO2막(6)을 형성할 때의 열처리 및 웨이퍼를 맞붙일 때의 열처리시에 p+형 Si층(2)으로부터 B가 확산하여 Sil-xGex층(4)에 도달하지 않는 두께로 하는 것이 필요하고, 적합하게는 10nm∼1㎛의 두께로 설정된다.
Sil-xGex층(4)을 에피택셜성장시킬 때에는, 반응가스로서 SiH4가스와 GeH4의 혼합가스를 사용하거나, 또는 Si2H6가스와 GeH4가스의 혼합가스를 사용하여, 500∼ 800℃의 온도로 성장을 행한다. 이 경우, 성장온도가 높을 수록, Ge조성비 x가 클수록, 두께가 클수록, 이 Sil-xGex층(4)의 표면의 요철이 커지므로, 적합하게는 성장온도는 550∼750℃, Ge조성비 x는 0.03∼0.3, 두께는 10∼150nm로 설정된다.
Si활성층(5)을 에피택셜성장시킬 때에는, 반응가스로서 SiH4가스 또는 Si2H4가스를 사용하여, 600∼800℃의 온도로 성장을 행한다.
이 Si활성층(5)의 표면조도는 제14도에 나타낸 바와 같이, Sil-xGex층(4)의 표면조도를 그대로 승계하여 버린다. 그래서, 다음에 제7도에 나타낸 바와같이, 이 Si활성층(5)의 표면조도를 0,1∼0.2nm로 하기 위하여, 이 Si활성층(5)의 표면을 연마한다.
다음에, 제8도에 나타낸 바와 같이, Si활성층(5)상에 열산화법 또는 CVD법에 의하여 SiO2막(6)을 형성한다.
다음에, 제9도에 나타낸 바와 같이, 이 SiO2막(6)을 핸들웨이퍼로 될 다른 Si기판(7)의 한 주면과 접촉시키고, 500∼1000℃ 정도의 온도로 열처리를 행함으로써, 맞붙임을 행한다. 여기서, 이 열처리시에는, Sil-xGex층(4)의 왜곡이 완화되어 전위(轉位)가 발생하지 않도록 하기 위하여, 이 열처리의 온도는 950℃ 이하로 하는 것이 바람직하다. 그리고, Si기판(7)의 맞붙임면에는, Si 그대로도 되고, SiO2막을 형성해도 된다.
다음에, 제10도에 나타낸 바와 같이, Si기판(1)을 그 배면측으로부터 연삭 및 연마함으로써 박막화하여, 약 1∼2㎛의 두께만큼 남긴다.
다음에, 제11도에 나타낸 바와 같이, 나머지의 Si기판(1)을 예를 들면 에틸렌디아민-순수(純水) -피로카테콜피라진의 혼합액을 사용한 화학에칭에 의하여 제거한다. 이 에칭시에는, p+형 Si층(2)과 Si기판(1)과의 선택에칭비는 B의 농도차에도 의하지만, 1 : 100 정도 취할 수 있다. 박막화된 Si기판(1)의 TTV는 1㎛ 정도이지만, 이 에칭후에 남겨진 p+형 Si층(2), Si버퍼층(3),Sil-XGex층(4) 및 Si활성층 (5)으로 이루어지는 4층막의 TTV는 50nm 이하로 된다.
다음에, p+형 Si층(2), Si버퍼층(3) 및 Sil-xGex층(4)을 순차 제거하고 제12도에 나타낸 바와 같이, Si활성층(5)의 표면을 노출시킨다.
여기서, p+형 Si층(2)은 불산 - 질산 - 아세트산의 혼합액을 사용한 화학에칭에 의하여 제거한다. 이 에칭시에는, p+형 Si층(2)과 Si버퍼층(3)과의 선택에칭비는 1 : 100정도 취할 수 있다. 그러므로, p+형 Si층(2), Si버퍼층(3) 및 Sil-xGex층 (11)으로 이루어지는 3층막의 TTV는 상기 4층막의 것보다 더욱 작게 할 수 있다.
Si버퍼층(3)은 수산화칼륨-증크롬산칼륨-이소프로필알코올(IPA)의 혼합액을 사용한 화학에칭에 의하여 제거한다. 이 에칭시에는, Si버퍼층(3)과 Sil-xGex층(11)과의 선택에칭비는 x가 0.1의 경우에는 1 : 10 이상 취할 수 있으므로, Si버퍼층 (3) 및 Sil-xGex층(4)으로 이루어지는 2층막의 TTV는 매우 작아진다.
Sil-xGex층(4)은 연마에 의하여 제거하거나, 또는 불산-질산 -아세트산의 혼합액을 사용한 화학에칭에 의하여 제거한다. 전자의 연마를 이용할 경우에는, Sil-xGex층(4)의 표면조도를 승계한 표면조도를 가지고 있던 Si활성층(5)의 표면(제12도)의 표면조도가 개선된다. 한편, 후자의 화학에칭을 이용할 경우에는, Sil-xGex층 (4)의 표면조도를 승계한 표면조도에 가하여 에칭에 의하여 표면조도가 더욱 커진다. 그래서, 이 경우에는 제13도에 나타낸 바와 같이, 이 Si활성층(5)의 표면을 연마함으로써, 표면조도를 개선한다.
이상과 같이, 이 일실시예에 의하면, 제1의 에칭스톱층으로서 B도프 p+형 Si층(2) 및 제2의 에칭스톱층으로서 Sil-xGex층(4)을 사용하고 있으므로, Si활성층(5)의 TTV를 그 두께의 5% 이하로 할 수 있다. 또, 이 Si활성층(5)의 최종적 표면조도는 p+형 Si층(2)의 표면연마 및 Si활성층(5)의 양 주면의 연마의 합계 3회의 연마에 의하여 0.2nm 이하로 할 수 있다. 이로써, VLSI-CMOS를 제조할 경우에 요구되는 TTV가 Si활성층(5)의 두께의 10% 이하 또한 Si활성층(5)의 표면조도가 0.3nm 이하의 SOI기판을 얻을 수있다. 그리고, 이 일실시예에 의하면, Si기판(1)과 다른 Si기판(7)과의 맞붙일 때의 맞붙임면에 있어서의 버불의 발생을 방지할 수 있어서, 양호한 맞붙임을 행할 수 있는 동시에, Si활성층(5)의 표면에 5nm 정도의 막두께의 극박(極薄)게이트산화막을 형성할 경우에 그 신뢰성을 높일 수 있는 등, SOI기판상에 형성하는 소자의 신뢰성의 대폭의 향상을 도모할 수 있다.
이상, 본 발명의 일실시예에 대하여 구체적으로 설명하였으나, 본 발명은 전술한 실시예에 한정되는 것은 아니고, 이 기술분야에서 숙련된 자는 다음의 특허청구의 범위에 정의된 범위 및 기술적 사상을 일탈하지 않고 여러가지 변형 및 변경이 가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, TTV가 작고 균일한 막두께 및 작은 표면조도를 가지는 실리콘층이 절연기체(基體)상에 배설된 SOI기판을 실현할 수 있다.
제1도는 종래의 SOI기판의 제조방법을 설명하기 위한 단면도.
제2도는 종래의 SOI기판의 제조방법을 설명하기 위한 단면도.
제3도는 종래의 SOI기판의 제조방법을 설명하기 위한 단면도.
제4도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 설명하기 위한 단면도.
제5도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 설명하기 위한 단면도.
제6도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 설명하기 위한 단면도.
제7도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 설명하기 위한 단면도.
제8도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 설명하기 위한 단면도.
제9도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 설명하기 위한 단면도.
제10도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 설명하기 위한단면도.
제11도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 설명하기 위한 단면도.
제12도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 설명하기 위한 단면도.
제13도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 설명하기 위한 단면도.
제14도는 본 발명의 일실시예에 의한 SOI기판의 제조방법을 이용하지 않을 경우에 생기는 문제를 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
(1) : Si기판, (2) : p+형 Si층, (2a,3a,3b,4a,4b,5a,5b) : 요부, (3) : Si버퍼층 (4) : Sil-xGex층, (5) : Si활성층, (6) : SiO2막, (7) : Si기판

Claims (18)

  1. 실리콘기판상에 제1의 에칭스톱층을 형성하는 공정과,
    상기 제1의 에칭스톱층의 표면을 연마하는 공정과,
    상기 표면이 연마된 상기 제1의 에칭스톱층상에 실리콘버퍼층을 형성하는 공정과,
    상기 실리콘버퍼층상에 실리콘층을 형성하는 공정과,
    상기 실리콘층상에 절연층을 형성하는 공정과,
    상기 절연층상에 지지기판의 한 주면을 맞붙이는 공정과,
    상기 실리콘기판, 상기 제1의 에칭스톱층 및 상기 실리콘버퍼층을 제거하고, 상기 지지기판의 상기 한 주면상에 상기 절연층 및 상기 실리콘층을 남기는 공정과를 가지는 것을 특징으로 하는 SOI기판의 제조방법.
  2. 실리콘기판상에 제1의 에칭스톱층을 형성하는 공정과,
    상기 제1의 에칭스톱층의 표면을 연마하는 공정과,
    상기 표면이 연마된 상기 제1의 에칭스톱층상에 실리콘버퍼층을 형성하는 공정과,
    상기 실리콘버퍼층상에 실리콘과, 게르마늄 및 탄소중 최소한 1종의 원소로 이루어지는 화합물반도체층을 형성하는 공정과,
    상기 화합물반도체층상에 절연층을 형성하는 공정과,
    상기 절연층상에 지지기판의 한 주면을 맞붙이는 공정과,
    상기 실리콘기판, 상기 제1의 에칭스톱층 및 상기 실리콘버퍼층을 제거하고, 상기 지지기판의 상기 한 주면상에 상기 절연층 및 상기 화합물반도체층을 남기는 공정과
    를 가지는 것을 특징으로 하는 SOI기판의 제조방법.
  3. 제1항에 있어서, 상기 실리콘버퍼층을 형성한 후, 상기 실리콘층을 형성하기 전에, 상기 실리콘버퍼층상에 제2의 에칭스톱층을 형성하는 공정을 더 가지는 것을 특징으로 하는 SOI기판의 제조방법.
  4. 제2항에 있어서, 상기 실리콘버퍼층을 형성한 후, 상기 화합물반도체층을 형성하기 전에, 상기 실리콘버퍼층상에 제2의 에칭스톱층을 형성하는 공정을 더 가지는 것을 특징으로 하는 SOI기판의 제조방법.
  5. 제1항에 있어서,
    상기 실리콘층을 형성한 후, 상기 절연층을 형성하기 전에, 상기 실리콘층의 표면을 연마하는 공정과,
    상기 지지기판의 상기 한 주면상에 상기 절연층 및 상기 실리콘층을 남긴 후, 상기 실리콘층의 표면을 연마하는 공정과
    를 더 가지는 것을 특징으로 하는 SOI기판의 제조방법.
  6. 제2항에 있어서,
    상기 화합물반도체층을 형성한 후, 상기 절연층을 형성하기 전에, 상기 화합물반도체층의 표면을 연마하는 공정과,
    상기 지지기판의 상기 한 주면상에 상기 절연층 및 상기 화합물반도체층을 남긴 후, 상기 화합물반도체층의 표면을 연마하는 공정과
    를 더 가지는 것을 특징으로 하는 SOI기판의 제조방법.
  7. 제1항에 있어서, 상기 제1의 에칭스톱층의 표면을 최소한 3nm 이상으로 또한 최소한 상기 표면에 존재하는 요철이 실질적으로 제거되는 두께만큼 연마하도록 한 것을 특징으로 하는 SOI기판의 제조방법.
  8. 제1항에 있어서, 상기 제1의 에칭스톱층은 붕소가 고농도로 도프된 실리콘층으로 이루어지는 것을 특징으로 하는 SOI기판의 제조방법.
  9. 제3항에 있어서, 상기 제2의 에칭스톱층은 Sil-xGex층으로 이루어지는 것을 특징으로 하는 SOI기판의 제조방법.
  10. 제9항에 있어서, 상기 Sil-xGex층의 Ge조성비 x는 0.03∼0.3인 것을 특징으로하는 SOI기판의 제조방법.
  11. 제8항에 있어서, 상기 실리콘버퍼층은 상기 붕소가 고농도로 도프된 실리콘층중의 붕소가 상기 실리콘층중에 실질적으로 확산되지 않는 두께를 가지는 것을 특징으로 하는 SOI기판의 제조방법.
  12. 제9항에 있어서, 상기 Sil-xGex층으로 이루어지는 상기 제2의 에칭스톤층을 연마에 의하여 제거하도록 한 것을 특징으로 하는 SOI기판의 제조방법.
  13. 제2항에 있어서, 상기 제1의 에칭스톱층의 표면을 최소한 3nm 이상으로 또한 최소한 상기 표면에 존재하는 요철이 실질적으로 제거되는 두께만큼 연마하도록 한 것을 특징으로 하는 SIO기판의 제조방법.
  14. 제2항에 있어서, 상기 제1의 에칭스톱층은 붕소가 고농도로 도프된 실리콘층으로 이루어지는 것을 특징으로 하는 SOI기판의 제조방법.
  15. 제4항에 있어서, 상기 제2의 에칭스톱층은 Sil-xGex층으로 이루어지는 것을 특징으로 하는 SOI기판의 제조방법.
  16. 제15항에 있어서, 상기 Sil-xGex층의 Ge조성비 x는 0.03∼0.3인 것을 특징으로 하는 SOI기판의 제조방법.
  17. 제14항에 있어서, 상기 실리콘버퍼층은 상기 붕소가 고농도로 도프된 실리콘층중의 붕소가 상기 실리콘층에 실질적으로 확산되지 않는 두께를 가지는 것을 특징으로 하는 SOI기판의 제조방법.
  18. 제15항에 있어서, 상기 Sil-xGex층으로 이루어지는 상기 제2의 에칭스톱층을 연마에 의하여 제거하도록 한 것을 특징으로 하는 SOI기판의 제조방법.
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