KR100270889B1 - 반도체기판 및 그의 제조방법 - Google Patents

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Abstract

다공질단결정실리콘층과 비다공질단결정실리콘층이 성장된 제1부재를 형성하는 단계와, 상기 제1부재의 비다공질단결정실리콘층을, 제2부재상에, 상기 제1부재와 제2부재의 적어도 한쪽의 적층면상에 형성된 절연층을 개재해서 적층하는 단계와, 상기 다공질단결정실리콘층을 에칭에 의해 제거하는 단계를 구비한 반도체기판의 제조방법에 있어서, 비다공질단결정실리콘층을 다공질단결정실리콘층의 직경에 대응하는 두께로 성장시킬 때에 결정성장면에 남아있는 기공의 밀도가 1000/cm2이하가 되도록 제어된 낮은 성장속도로 상기 비다공질단결정실리콘층을 성장시키는 것을 특징으로 하는 반도체기판의 제조방법.

Description

반도체기판 및 그의 제조방법
본 발명은 반도체기판 및 반도체기판의 제조방법에 관한 것이다. 특히, 본 발명은 SOI(silicon-on-insulator)는 기판에 적용가능하고 또한, MOSFET, 바이폴러트랜지스터 등을 이용하는 집적회로의 베이스로서 유용한 반도체기판에 관한 것이다.
실리콘형 반도체장치 및 집적회로용 SOI는 기생용량이 낮고 속도증가, 전력절감, 고집적도 및 트랜지스터의 비용절감을 위해 소자분리를 용이하게 사용할 수 있기 때문에, 상기 SOI 구조에 대한 연구가 활발하게 진행되고 있다.
1970년대에는, 이마이씨에 의해 FIPOS(fully isolation by porous silicon)(K. Imai Solid State Electronics 24(1981), P.159) 이 방법에서는, n형 아일랜드를 p형기판에 형성하고, n형아일랜드 아래쪽의 영역을 포함하는 p형영역은, n형영역을 비다공질상태로 남긴 채, 선택적으로 다공질화한다. 다공질실리콘은, 울리르씨등에 의해서 1964년에 발견되었고(A Uhlir, Bell Syst. Tech. J. 35(1956), P.333), 스폰지 등의 실리콘결정의 내부에 수nm∼수nm의 기공을 가지고, 수백m2/cm3이상의 단위체적에 대해 극히 넓은 표면적을 가진다. 산소를 함유한 분위기의 열 산화시에, 다공질실리콘은 표면뿐만 아니라 내부에도 산소가 스며들어 산화된다.
따라서, 다공질실리콘층은 선택적으로 산화될 수 있다. 산화막의 두께는 산화시간 보다는 다공질층의 두께에 의해 제어되기 때문에, 실리콘산화막은, 벌크실리콘산화에 의해 형성된 것의 수십 배내지 수백배의 두께로 다공질실리콘위에 형성될 수 있다. 이와 같이, 다공질영역은 완전히 산화되고, n형실리콘아일랜드는 전혀 산화되지 않고 남는다. 이 공정에 의해, 실리콘아일랜드는 산화된 다공질실리콘위에 형성되어 FIPO를 형성한다. 산화시에 실리콘의 부피가 증가하기 때문에, 다공질실리콘은, 부피증가에 의한 결함의 형성 및 쉐이퍼의 비틀림을 방지하기 위하여 56%정도의 기공률, 즉(기공체적)/(잔류실리콘체적과 기공체적의 합계)를 가지는 것이 바람직하다.
그후에, 이 방법을 개선한 것이 개시되었고, 여기에서는, 다공질실리콘층을 단결정실리콘의 전체표면위에 형성하고, 비다공질단결정실리콘은 다공질실리콘위에 에피택셜성장시키고, 이 에피택셜실리콘층의 일부는 다공질실리콘이 벗겨지도록 제거하고, 다공질실리콘을 선택적으로 산화하여 SOI구조를 형성한다(H. Takei and T Itoh, J. Electronic Materials 12(1983), P.973).
다공질실리콘의 응용분야로서 FIPOS를 개발함에 따라, 비다공질단결정실리콘층의 성장방법이 FIPOS에 대한 응용을 고려하면서 개발되었다.
티.우나가미씨등은 FIPOS방법에 대한 보고서전에 아마도 최초로 다공질실리콘에 대한 에피택셜성장을 보고하였다(T. Unagami, and M. Seki, J. Electrochem. Soc.,125(1978) P.1340). 우나가미씨의 방법에서는, 0.004Ωcm내지 0.15Ωcm의 고유저항을 가지는 p형 Si(111)의 표면에 다공질층을 형성하고, 원료가스로서 SiCl4를 0.4μm/min의 성장속도로 이용해서 1170℃의 수소분위기에서 에피택셜실리콘층을 성장하였다. 성장층에는, Si에칭후에 적층결함이 없는 것이 보고되었다. 그러나, 이와 같은 고온처리에 의해 다공질구조의 상당한 거칠음이 발생하고, 이것은 FIPOS구조의 생산에 적합하지 않다. 따라서, FIPOS의 개시후에, 에피택셜층형성에 대한 조사를 행하여 에피택셜층의 결정결함의 감소와 동시에 다공질실리콘의 구조변화의 방지에 노력을 기울였다.
다까이씨등은, 102~132nm/min의 성장속도로 SiH4를 이용한 플라즈마CVD에 의해 750℃에서 단결정실리콘층을 형성함으로써, 다공질실리콘의 구조변화를 방지하였다(H. Takai, and T, Itoh, J. Electronic Materials, 12(1983)P.973: H. Takai, and T. Itoh, J. Appl. Phys, 60(1986)P.223). 다까이씨등은, 플라즈마CVD에 의해 다공질실리콘상에 에피택셜실리콘층을 형성할때에, 다공질층의 기공은 에피택셜실리콘층이 증가함에 따라 차단되기 시작하여, 나머지의 기공이 150nm정도로 되는 전이층을 추정한 보고를 하였다.
베스칸씨등은 LPVPE(low pressure vapor phase epitaxy)를 이용하였다(L. Vescan, G. Bomchil, A. Habmaoui, A. Perio, and R. merino, Material Letters 7(1988)P.94). 이들의 방법에서는, 다공질실리콘은 0.0143cm의 고유저항(즉 저항률)을 가지는 P형 Si기판상에 56%의 기공률로 형성되었고, 다공질벽은 건조산화(예 비산화)에 의해 1시간동안 300℃에서 얇게 산화되었다. 이 산화는, 에피택셜성장의 나중의 고온처리시에 다공질충의 구조의 거칠음 및 산화를 방지하기 위해 행하여졌다. 다음에, HF에 담금으로써 산화막만이 제거되었다. 기판은 성장실에 놓고, 5×10-6mbar의 초고진공상태에서 베이킹하였고, 900℃이하의 온도에서 SiH2Cl2의 도입에 의해 그위에 비다공질단결정실리콘층을 에피택셜성장하였다. 투과형전자 현미경(TEM)에 의한 단면의 관측에 의해 약 105/cm2의 전이네트가 계면의 주위에서 발견되었고, 에피택셜층을 가로지르는 결함도 발견되었다.
씨.오울레스씨등은 베스칸씨등이 행한 방식과 마찬가지로 원료가스로서 SiH4를 사용하여 예비산화와 LPVPE를 행하였다(C. Oules, A. Halimaoui, J. L. Regolini, R. Herino, A. Perio, D. Benshahel, and G Bomchil, Mater Sci Eng.,B4(1989)p.435; and C. Oules, A, Halimaoui, J, L. Regolini, A. Perio, and G.Bomohil, J. Electrochem. Soc. 139(1992) p.3595) 이들은, 0.5μm/min의 성장속도로 소스(원료)가스로서 SiH4및 캐리어가스로서 H2를 사용하여 830℃, 2Torr에서 에피택셜성장을 행하였다. 0.01Ωcm의 p형 Si기판위에 형성된 다공질실리콘상의 에피택셜층의 결정결함밀도는 다공질층의 기공률에 크게 의존하였다. 50%이하의 기공률에서 평면TEM에 의해 관찰된 결함밀도는, 벌크(비다공질)실리콘웨이퍼상에 동일한 조건하에서 성장한 에피택셜층의 레벨과 거의 동일한 레벨이었으나, 그 절대값은 나타내지 않았다. 일반적으로 평면TEM관찰에서는, 1개의 샘플에 대한 측정 영역의 크기는 100μm2정도이다. 따라서 결함밀도에 대한 검출한계는 104/cm2정도로 고려되고, 보다 세심한 관찰에서는 103/cm2이상으로 고려된다. 나머지의 결함은 장치의 구조에 의해 기인한 입자에 의해 발생되는 것으로 추측된다. 따라서, 결함밀도는 보다 청정한 환경조건하에서 더욱 조사되어야한다.
FIPOS방법에 대한 연구는, 1970년대부터 1980년대 전반기까지 활발하게 진행되었지만, 표면실리콘층의 형성이 FIPOS방법에서 아일랜드형상으로 되도록 제한되기 때문에 즉 이것은 범용화에는 적합하지 않기 때문에, SOI구조에 대한 신규의 방법의 개발에 따라 쇠퇴하였다.
상기한 바와 같이, FIPOS방법에 대한 다공질실리콘상의 에피택셜성장은, 다공질 구조의 거치름을 방지하고 후공정에서 다공질층의 선택산화를 지연하지 않도록 하기 위해서 900℃이하의 처리온도에서 행할 필요가 있었다. 따라서, 에피택셜성장 방법은 반도체실리콘제조에 널리 사용되지 않았던 LPVBE 및 MBE에 제한되었다. 그래서, 10내지 760Torr의 압력에서 원료가스를 공급하면서 수소분위기에서 에피택셜 성장을 행하는 널리 사용되는 CVD장치에 의한 에피택셜성장에 대해서는 거의 연구가 행해지지 않았다.
최근 주목되고 있는 SOI형성기술은 SIMOX(주입된 산소에 의한 분리) 및 웨이퍼접착기술을 포함한다. SIMOX는, 1978년 일본전신전화주식회사의 이즈미씨에 의해 제안되었고, 여기에서는 산소이온이 실리콘기판에 주입되고, 기판은 1300℃보다 높은 온도에서 열처리되어 매립된 실리콘산화막을 얻는다(K. Izumi, M. Doken, and H,Ariyoshi, Electron, Lett. 14(1978)P.593). 이 방법에서는, 표면실리콘층두께와 매립된 실리콘산화층두께는 산화막의 양과 결함밀도의 제어에 의해서 제한되고, 상용의 제품은 200nm±60nm의 제한된 표면실리콘두께와 390nm의 제한된 매립산소두께를 가진다. 막두께의 불균일성은 이온주입을 위한 주입에너지의 변동에 의해 영향을 받는다. 따라서, 희생산화, 에피택셜성장 등의 처리는 막의 소망의 두께를 얻는데 요구된다. 특히, 박막형성시, 막두께의 균일성은 낮아지는 경향이 있다. 또한 산소이온의 병합(coalescence)에 의해 형성되어 매립된 산화막에서는, 산소병합이 충분하지 않은 부분에서 핀홀이 형성된다. 핀홀은 누설의 원인이 되거나 불량한 유전강도의 원인이 된다.
한편, 표면실리콘층과 매립된 실리콘산화층의 두께의 제어성 및 표면실리콘층의 높은 결정성 때문에 SOI구조를 얻기 위한 웨이퍼본딩기술에 대한 여러 가지 방법이 개시되어 있다. 나까무라씨등은, 접착층이나 다른 개재층없이 웨이퍼를 서로 결합하는 본딩방법을 개시하였다(일본국 특허공고번호 39-17869). 이 방법은 라스키씨 등이 접착웨이퍼의 박막화방법 및 그위에 형성된 MOS트랜지스터의 특성을 1985년에 보고할때까지는 더 이상 연구되지 않았다(J. B. Lasky, S. R. Stiffler, F. R. White, and J. R. Abernathey, Technical Digest of the International Electron Devices Meeting(IEEE. New York, 1985), p.684). 라스키씨 등의 방법에서는, 고농도의 붕소를 함유한 제1웨이퍼위에 n형 에피택셜실리콘층을 형성하고, 표면위에 산화막을 가지는 이 제1웨이퍼와 제2웨이퍼를, 임의로 세정한 후에, 밀착함으로써, 두 개의 웨이퍼는 반데르발스힘에 의해 접착된다. 열처리에 의해, 두 웨이퍼 사이에 공유결합이 형성되어 소자제조에 충분한 접착력이 부여된다. 다음에, 불화 수소산, 질산, 아세트산의 혼합물에 의해 비접착면으로부터 제1웨이퍼를 에칭하여 P+실리콘 웨이퍼를 선택적으로 제거하고 제2웨이퍼상에 에칭되지 않은 에피택셜실리콘층만이 남는다. 라스키씨의 방법에서는, 에피택셜(P-나 n)실리콘의 에칭속도에 대한 P+실리콘의 에칭속도의 비율이 수백배 낮기 때문에, 웨이퍼의 전체면에 대해서 균일한 두께로 에피택셜실리콘층을 남기기가 어렵다.
이와 같은 문제를 해결하기 위하여, 에칭을 두 번 행한다. 저 불순물농도의 층과 P++Si층을 제1기판으로서의 저 불순물농도의 실리콘웨이퍼의 한쪽면에 적층하였다. 이 기판은 상기한 것과 마찬가지의 제2기판위에 적층한다. 제1기판은 폴리싱, 그라인딩 등의 기계적인 방법에 의해 비적층된 면에서 얇게 된다. 다음에, 나머지 제1기판은 에칭용액으로 선택적으로 에칭되어 제1기판에 매립된 P++Si층의 전체면을 벗겨낸다. 에칭에 대해서는, 에틸렌디아민파이로카테콜 및 KOH 등의 알칼리에칭용액을 사용함으로써, 선택적인 에칭이 불순물농도차에 기인하여 발생된다. 다음에, 벗겨진 P++Si층은 상기 라스키씨의 방법에서와 마찬가지로 불화수소산, 질산, 아세트산의 혼합물을 사용하여 선택에칭함으로써 선택적으로 제거하여 저불순물농도의 단결정실리콘층만을 가진 제2기판을 얻는다. 이와 같은 방법에서는, 선택에칭을 2번이상 반복하여 전체의 선택성을 개선함으로써 SOI상의 표면Si층두께의 균일성을 개선하였다.
그러나, 상기한 바와같이 기판의 조성차이나 불순물농도차를 이용함으로써 선택 에칭에 의해 박막을 형성할때에, 에칭의 선택성은 쉽게 기대한 바와같이 깊이방향으로 불순물농도의 프로파일에 의해 크게 영향을 준다. 즉, 적층후에 웨이퍼의 본딩을 강화하기 위하여 고온에서 열처리할때에, 매립층의 불순물의 분포는 넓게되어, 에칭선택성을 낮추고 층두께의 불균일성을 열화시킨다. 따라서, 적층후의 열처리는 800℃이하의 온도에서 행하여야만 하고, 또한 각 에칭단계에서 낮은 선택비로 인해 대량생산시에 반복적인 에칭이 만족스럽게 제어되지 않는 것이 예상된다.
상기 방법에서는 에칭의 선택성이 불순물의 농도차나 불순물의 조성의 차에 의해 달성된다. 본원의 발명자중 한명인 요네하라씨는 일본국 특개평 5-21338호(유럽공고번호 0469630-A)에 이에 대한 신규한 방법을 개시하였다. 반도체부재를 준비하기 위한 요네하라씨의 방법은, 다공질단결정반도체영역상에 비다공질단결정반도체 영역을 가지는 부재를 형성하는 단계와, 표면이 비다공질단결정반도체영역의 표면상에 절연물질로 이루어진 부재의 표면을 접착하는 단계와, 다공질단결정반도체영역을 에칭에 의해 제거하는 단계를 포함한다. 이 방법은, 다공질단결정반도체영역과 비다공질단결정반도체영역사이의 에칭선택성을 이용하고, 또한 예를들면 균일한 층두께를 가지는 활성실리콘층으로 SOI기판을 제조하는데 적합하다. 이 방법에 의해, 비다공질실리콘의 구조와는 예를들면 200m2/cm3의 단위체적당 큰 표면적을 가지는 다공질실리콘의 구조에 있어서 차이가 있기 때문에 수십만배의 높은 선택률로서 선택적인 에칭을 실현할 수 있다.
이 방법에서, 선택성이 상당히 높기 때문에 에피택셜성장단결정실리콘의 균일성이 균일성에 대한 에칭의 역효과를 나타냄이 없이 결과적인 SOI충의 두께균일성에 반영된다. 따라서, 상용의 CVD에피택셜성장장치를 사용함으로써 SOI-Si층에서도 예를들면 ±4% 또는 ±2%이하의 범위에서 웨이퍼두께의 균일성을 실현할 수 있다.
이 방법에서, FIPOS에 선택산화를 이용하는 다공질실리콘은 에칭재료로서 사용된다. 따라서, 기공률은 56%정도까지 제한되지 않지만, 20%정도의 낮은 기공률이 오히려 적당하다. 다공질실리콘은 최종의 구성물질에 함유되지 않으므로, 비틀림 또는 왜곡의 영향이 완화되어, 다공질실리콘구조변화는 기공의 거칠음은, 에칭선택성이 손상되지 않는 조건하에서 허용될 수 있다. 따라서, 에피택셜성장을 위한 온도는 900℃이하로 제한되지 않는다. 상기한 일본국 특개평 5-21338호 공보에 개시된 SOI구조를 제조하기 위한 방법은 요네하라씨에 의한 ELTRAN이라 칭한다(T. Yonehara, K, Sakaguchi, and N. Sato, Appl. Phys. Lett. 64(1994)P.2108). 이방법에서 다공질실리콘상의 비다공질단결정실리콘의 에피택셜성장은 매우 중요한 단계이고, 소정의 성장조건하에서 다공질실리콘상의 에피택셜실리콘층의 적층결함 밀도는 103~104/cm로 될 수 있다고 보고되어 있다. ELTRAN방법에서, 형성된 SOI웨이퍼의 결함은 주로 적층결함이다.
본 발명의 발명자인 사또씨등은. 원료가스로서 SiH2Cl2를 사용하여 수소분위기에서 CVD(Chemical vapor deposition)에 의해 ELTRAN을 위한 다공질층상에 에피택셜 성장을 행하였다(N. Sato, K. Sakaguchi, K. Yamagate, Y. Fujiyama, and TYonehara, Proc. of the Seventh Int. Synp. on Silicon Mater. Sci, and Tech., Semiconductor Silicon(Pennington, The Electrochem. Soc Inc., 1994)p.443). 프리베이킹의 온도는 1040℃였고, 결정성장온도는 900∼950℃였고, 이것은 종래의 FIPOS의 온도보다 높았다. 그러나, 다공질실리콘층구조의 거칠음은 예비산화(02에서 400℃, 1시간)에 의해 거의 완벽하게 방치되었다. 에피택셜층에 발생된 결함은 주로 적층결함이었고, 적층결함을 감소하기 위해서는, 다공질실리콘의 표면상에 기공의 수를 4자리수(1011/cm2에서 107/cm이하로 낮출)만큼 감소하도록 에피택셜성장로에서 성장하기 전에 수소프리베이킹이 유효하였고, 다공질층의 표면근처에서 산소 농도를 감소하기 위해 에피택셜성장로에 기판의 도입직전에 HF디핑이 유효하였다. HF디핑의 시간을 길게 함으로써, 다공질실리콘상의 에피택셜실리콘층에서 적층결함 밀도가 소정의 하한치로, 103~104/cm2의 레벨로 낮아졌다. 한편, 수소프리베이킹후에 다공질실리콘의 표면상에 남아있는 기공이 적층결함의 씨앗으로 되는 것이 제안되었다. 이때의 성장속도는 일반적으로 100nm/min보다 높다. 일반적으로 적층결함은 산화층의 유전강도의 열화를 발생할 수 있는 것으로 고려되고 있다. 적층결함의 주위에서의 재배열은 p-n접합의 누설전류가 증가되어 소수캐리어의 수명이 열화되고, 이것은 일반적으로 금속불순물이 재배열부분에 존재할때에만 발생되는 것으로 고려된다. 상기한 다공질층상의 에피택셜성장에 대한 많은 보고가 개시되었지만, 결합재현에칭과 광학현미경의 관찰에 의한 보다 민감한 검출에 의해서도 103/cm2이하의 결정결함을 나타내는 보고서는 없었다. 1μm2의 게이트영역에서 103∼104/cm2의 적층결함을 나타내는 확률은 0.0001∼0.O0001정도로 낮지만, 결함밀도는 벌크실리콘웨이퍼에 비해서 아직도 높고, 이것은 집적회로의 수율에 일반적으로 영향을 줄수 있다. 따라서, 적층결함밀도는 상기 방법에 의해 얻은 SOI웨이퍼의 실제사용에 대해 한층 더 낮아야하는 것이 요망되고 있다.
결정성장에 대해서는, 수소가 희석된 원료물질을 사용하고, 또한 ±4%이내, 바람직하게는 士2%이내의 범위내에서 에피택셜실리콘층의 두께균일성을 달성할 수 있는 CVD에 의한 에피택셜성장법이 요망된다. 통상 시판의 CVD에피택셜성장장치를 사용함으로써, 장비투자비를 낮출수 있고 장치의 개발비를 저감할 수 있다. CVD에피택셜성장장치의 사용은, 웨이퍼치수를 쉽게 확대시킬 수 있기 때문에(6인치에서 8인치와 12인치로 확대시킬 수 있기 때문에)편리하다.
한편, 성장로에 도입하기직전에 HF디핑시간을 길게 하는 것은 결정결함밀도를 감소하는데 효과적이다. 그러나, HF디핑시, HF용액은 다공질실리콘의 깊숙한 내부로 국부적으로 침투되어 기공벽상에 예비산화에 의해 형성된 산화박막을 제거하게된다. 이에 의해 다공질실리콘의 국부적인 거칠음이 발생되고, 이것은 선택적인 에칭에 의한 다공질실리콘의 제거를 지연시켜서 다공질실리콘이 아일랜드상태로 제거되지 않고 남게된다. 따라서, 수소가 희석된 원료가스를 공급함으로써 만족스러운 층두께분포로 막을 형성하는 CVD방법으로 다공질실리콘상의 에피택셜실리콘층의 결정결함을 감소시키는 방법이 요망되고 있다. 에피택셜실리콘층이 다공질실리콘상에 적층되고 다공질층이 에칭에 의해 제거되는 상기한 방법에서는 얇은 에피택셜실리콘층의 어느 핀홀에 의해서도 적층계면으로 에칭용액이 침투될 수 있다. 이에 의해 매립된 실리콘산화물이 에칭되어 틈새를 형성한다 이 결과 생기는 틈새부분에서는, 매립된 산화막이 존재하지 않아, 하부의 계면의 불안정성으로 인해 MOS트랜지스터와 같은 장치의 고장을 일으키게 된다.
본 발명의 목적은 결정결함이 적은 다공질실리콘층과 에피택셜실리콘층이 형성된반도체기판의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 다공질실리콘층상에 에피택셜실리콘층을 적절한 성장속도로 성장시켜 결정결함이 적은 반도체기판의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 다공질실리콘층상에 에피택셜실리콘층을 균일한 층두께로 성장시켜 결정성장이 작은 반도체기판의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 두께가 균일하고 결함밀도가 작은 에피택셜실리콘층과, 우수한 특성을 지닌 매립산화막을 지닌 SOI기판에 적용할 수 있는 반도체기판을 제공하는 것이다.
본 발명의 일실시예에 의하면, 다공질단결정실리콘층과 비다공질단결정실리콘이 성장된 반도체기판을 제조하는 방법에 있어서, 비다공질단결정실리콘층을 다공질단결정실리콘층의 기공의 직경에 대응하는 두께로 성장시킬 때에 결정성장면상에 남아있는 기공의 밀도가 1000/cm2이하가 되도록 제어된 낮은 성장속도로 상기 비다공질단결정실리콘층을 성장시키는 것을 특징으로 하는 반도체기판의 제조방법이 제공된다.
본 발명의 제2실시예에 의하면, 다공질단결정실리콘층과 비다공질단결정실리콘층이 성장된 반도체기판을 제조하는 방법에 있어서, 처음에는, 비다공질단결정실리콘층을 다공질실리콘층의 기공의 직경에 대응하는 두께로 성장시킬 때에, 결정성장 면상에 남아있는 기공의 밀도가 1000/cm2이하가 되도록 제어된 낮은 성장속도로 상기 비다공질단결정실리콘층을 성장시키고, 그후에는 증가된 성장속도로 상기 비다공질단결정실리콘층을 성장시키는 것을 특징으로 하는 반도체기판의 제조방법이 제공된다.
본 발명의 제3실시예에 의하면, 다공질단결정실리콘층과 비다공질단결정실리콘층이 성장된 제1부재를 형성하는 단계와, 상기 제1부재의 비다공질단결정실리콘층을, 제2부재상에, 상기 제1부재와 제2부재의 적어도 한쪽의 적층면상에 형성된 절연층을 개재해서 적층하는 단계와, 상기 다공질단결정실리콘층을 에칭에 의해 제거하는 단계를 구비한 반도체기판의 제조방법에 있어서, 비다공질단결정실리콘층을 다공질단결정실리콘층의 기공의 직경에 대응하는 두께로 성장시킬때에 결정성장면에 남아 있는 기공의 밀도가 1000/cm2이하가 되도록 제어된 낮은 성장속도로 상기 비다공질단결정실리콘층을 성장시키는 것을 특징으로 하는 반도체기판의 제조방법이 제공된다.
본 발명의 제4실시예에 의하면, 다공질단결정실리콘층과 비다공질단결정실리콘층이 성장된 제1부재를 형성하는 단계와, 상기 제1부재의 비다공질단결정실리콘층을, 제2부재상에, 상기 제1부재와 제2부재의 적어도 한쪽의 적층면상에 형성된 절연층을 개재해서 적층하는 단계와, 상기 다공질단결정실리콘층을 에칭에 의해 제거하는 단계를 구비한 반도체기판의 제조방법에 있어서, 처음에는, 비다공질단결정실리콘층을 다공질실리콘층의 기공의 직경에 대응하는 두께로 성장시킬 때에 결정성장면상에 남아있는 기공의 밀도가 1000/cm2이하가 되도록 제어된 낮은 성장속도로 상기 비다공질단결정실리콘층을 성장시키고, 그후에는 증가된 성장속도로 상기 비다공질단결정실리콘층을 성장시키는 것을 특징으로 하는 반도체기판의 제조방법이 제공된다.
본 발명은 또한 반도체기판을 제조하는 방법에 의해 제작된 반도체기판에 관한 것이다.
본 발명의 제5실시예에 의하면, 다공질단결정실리콘층과 비다공질단결정실리콘층이 형성된 반도체기판에 있어서, 상기 비다공질단결정실리콘의 결정결함의 밀도가 1000/cm2이하인 것을 특징으로 하는 반도체기판이 제공된다.
본 발명의 제6실시예에 의하면, 절연층과 비다공질단결정실리콘층이 형성된 반도체기판에 있어서 상기 비다공질단결정실리콘층은, 결정결함의 밀도가 1000/cm2이하이고, 층두께균일성이 ±4%이내인 것을 특징으로 하는 반도체기판이 제공된다.
본 발명에 의하면, 핵형성을 일으키지 않도록 비다공질단결정실리콘층의 성장속도를 낮게 제어함으로써 비다공질단결정실리콘결정의 결함밀도를 약 1000/cm2까지 저감시키는 것이 가능하다.
또, 본 발명에 있어서 성장의 초기에 핵형성을 일으키지 않도록 성장속도를 낮게 제어하고, 그후, 종래의 방법으로 성장의 진행을 허용함으로써, 성장은 통상의 속도로 진행하나 결정결함은 저감된다. 이와 같이 핵형성을 일으키지 않도록 비다공질단결정실리콘의 초기성장속도를 낮은 속도로 하고, 이어서 저온에서 해당층두께로 성장시킴으로써, 결정결함의 저감, 붕소농도의 저감 및 다공질구조의 거칠음(조면화)의 방지를 동시에 달성할 수 있다.
또한 본 발명에 있어서 다공질실리콘층상의 에피택셜실리콘층의 표면조도를 저감함으로써, 적층의 결합강도를 증가시킴과 동시에 국부적인 결함결합의 발생을 상당히 감소시킬 수 있다. 더욱이, 핵형성을 방지하기 위한 저속성장에 있어서, 도입된 원자가 성장보다도 빠르게 표면에 확산됨으로써, 미세이물질에 의한 핀홀의 발생을 방지할 수 있다.
또, 본 발명의 반도체기판의 제조방법에 의하면, 매립된 산화막에 핀홀이 없고 결합의 계면에서 핀홀에 의해 발생되는 틈새가 거의 없는 상태의 결정결함밀도가 1000/cm2이하인 SOI구조를 지닌 SOI기판을 제작할 수 있다.
또한, 본 발명의 방법에 의해 제조된 SOI기판은, SIMOX와는 달리, 결함밀도가 낮고 층두께도 균일하며, 또한 매립된 산화층에 핀홀이 없다. 이런 이유로 인해, 제2부재상에 형성된 열산화막을 SOI구조의 매립절연층으로 이용할 수 있다.
제1도는 적층결함밀도의 성장속도에 대한 의존도를 도시한 도면.
제2도는 수소중에서 열처리된 다공질실리콘과 표면의 흡착위치밀도의 분포의 개략단면도.
제3(a)∼3(e)도는 종래의 방법에 있어서의 다공질실리콘상의 에피택셜실리콘층형성의 단계를 도시한 도면.
제4(a)∼4(e)도는 본 발명의 의한 다공질실리콘상의 에피택셜실리콘층형성의 단계를 도시한 도면.
제5도는 성장속도의 함수로서 기공의 최대직경에 상당하는 두께까지 성장한 단결정 실리콘의 규정된 진공이 도달하는 시간을 도시한 도면.
제6도는 성장속도의 함수로서 잔류기공밀도를 도시한 도면.
제7(a)∼7(e)도는 본 발명의 반도체기판의 제조공정의 예를 개략적으로 도시한 도면.
제8(a)∼8(g)도는 본 발명의 반도체기판의 제조공정의 다른 예를 개략적으로 도시한 도면.
제9(a)∼9(g)도는 본 발명의 반도체기판의 제조공정의 또 다른 예를 개략적으로 도시한 도면.
제10(a)도 및 제10(b)도는 양극화성장치의 예를 개략적으로 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
100 : 다결정 실리콘기판 101 : 다공질실리콘
102 : 에피택셜층(비다공질단결정실리콘층)
103 : SiO2층 104 : SiO2층
본 발명의 반도체기판의 제조방법은 상기와 같이 구성된다. 본 발명의 방법은, 초기에 다공질단결정실리콘층상에 비다공질단결정실리콘층을 매우 느린 성장속도로 성장시킨다는 점에 특징이 있다. 본 발명의 반도체기판의 제조방법은 SOI기판의 제작에 적용가능하다. 고품질의 SOI기판이 광범위하고 진지하게 요구되고 있으므로, 이하, 본 발명의 발명자들이 SOI기판의 제조에 관해서 행한 연구에 기초해서 본 발명을 설명한다.
본 발명의 발명자들이 연구한 SOI기판의 제조방법은 크게, 단결정실리콘기판을 다공질화하는 단계와, 상기 다공질실리콘층상에 단결정실리콘을 에피택셜성장하는 단계와, 에피택셜단결정실리콘막을 지닌 기판을 다른 기판상에 적층하는 단계와, 상기 다공질실리콘층을 제거하는 단계로 이루어져 있다. 그러한 SOI기판의 제조방 법의 예를 제7(a)-7(e)도, 제10(a)도 및 10(b)도를 참조하여 설명한다.
단결정실리콘기판(100)을 양극화성, 즉 양극산화하여 다공질실리콘(101)을 형성한다(제7(a)도) 다공질실리콘층의 두께는 기판의 한쪽면상에서 수A-수십A이면 된다. 그렇지 않으면 실리콘기판(100)전체를 양극산화해도 된다.
제10(a)도 및 제10(b)도를 참조하여 다공질실리콘의 형성방법을 설명한다. 기판으로서는 P형단결정실리콘기판(600)을 사용한다. N형을 사용하면, 구멍형성을 촉진하기 위해 저저항을 지닌 것이나 또는 광의 조명하에 사용하는 것으로 제약된다. 기판(600)의 일면이 음극(606)이 설치된 불화수소산계용액과 접촉하고 기판(600)의 다른 면이 양의 금속전극과 접촉하도록 제10(a)도에 도시한 장치상에 세트한다. 또는 양극(605')을 제10(b)도에 도시한 바와 같이 용액(604')을 통해서 기판에 전기적으로 접속해도 된다. 어느 방법으로든, 음극측의 불화수소산계용액과 접촉하는 면상에 다공질화가 발생한다. 불화수소산계용액(604)은 통상 진한 불화수소산용액(49%HF)이다. 진한 불화수소산을 순수로 희석시키는 것은, 인가전류에 의존하는 일정레벨보다도 낮은 농도에서 에칭이 발생할 것이므로 바람직하지 못하다. 양극 산화중에 기판(600)의 표면상에 형성된 기판은 계면활성제로서 알콜을 첨가하여 효과적으로 제거할 수 있다. 알콜로는 메탄올, 에탄올, 프로판올 및 이소프로판올이 있다. 계면활성제를 첨가하는 대신에 양산화중에 교반기로 용액을 교반해도 된다.
음극(606)은 금(Au)과 백금(Pt) 등의 불화수소산용액에 대해서 내성이 있는 재료로 이루어져 있다. 통상 금속재료로 이루어진 양극(605)은, 기판(600)의 전체가 양극 산화되면 불화수소산용액(604)이 양극(605)에 도달하므로 불화수소산에 대해서 내성이 있는 금속막으로 표면상에 바람직하게 피복한다. 양극산화의 전류강도는 수 백mA/cm2이하, 0이상이다. 전류강도는, 형성된 다공질실리콘층의 외부면상에 에피택셜성장이 만족스럽게 발생할 수 있는 범위내로 선택한다. 일반적으로, 전류강도가 보다 높으면 양극산화는 고속으로 진행하고, 형성된 다공질실리콘층은 기공체적이 보다 큰 저밀도를 갖는다. 따라서, 에피택셜성장조건이 변화된다. 상기와 같이 형성된 다공질층(101)상에 비다공질단결정실리콘층(102)을 에피택셜성장시킬 수 있다(제7(b)도).
이하, 본 발명의 중요한 관점인 비다공질단결정실리콘층의 형성방법을 상세히 설명한다.
그 다음에 에피택셜층(102)의 표면을 산화하여 SiO2층(103)을 형성한다(제7(c)도).(산화공정은 열산화를 포함한다). 다음 단계에서 에피택셜층을 지지기판에 직접 적층하면, 불순물이 적층계면에서 분리되기 쉽고, 계면에서 원자의 댕글링결합이 증가하여 얻어진 박막소자의 특성을 불안정하게 하는 경향이 있다. 그러므로, 상기 결점을 상쇄하기 위해 상기 표면산화를 행한다. 이 산화단계는 필수는 아니고, 상기 현상에 의해 문제가 야기되지 않는 소자구조를 이용하면 생략해도 된다.
SiO2층(103)은 SOI기판의 절연층으로서 작용한다. 절연층은 서로 적층하려는 기판의 적어도 한면에 형성해야할 필요가 있다. 절연막은 각종 방법으로 형성할 수 있다. 형성시 산화막은 외기로부터의 적층계면의 오염을 방지하기에 충분한 두께를 갖도록 제어한다.
산화에피택셜면을 지닌 상기 기판(100)으로부터 떨어져서 SiO2층(104)을 표면에 지닌 지지기판(110)을 설치한다. 지지기판(110)은 예를들면,(열산화된 것을 포함하는)표면에 산화된 실리콘기판 석영유리, 결정화유리, SiO2가 퇴적된 어느 기판이어도 된다. 또, SiO2층(104)을 지니지않는 실리콘기판을 이용해도 된다.
세정후 상기 양기판을 서로 적층한다(제7(d)도). 반도체기기판의 통상의 세정(예를들면, 산화이전의 세정)과 마찬가지로 세정을 행한다. 적층후 기판의 전체면을 가압하는 것은 적층결합을 강화하기에 효과적이다.
상기 기판의 적층체를 열처리한다. 열처리시에는 보다 높은 온도가 바람직하지만, 지나치게 높은 온도는 다공질층(101)의 구조적 변화나, 또는 기판으로부터 에피택셜층으로의 불순물의 확산을 야기시킬 수 있다. 그러므로, 상기 결점이 야기되지 않도록 온도와 가열시간을 선택한다. 즉, 처리온도는 약 600℃∼1100℃의 범위 내가 바람직하다. 어떤 기판은 고온에서 열처리를 견딜 수 없다. 예를들면, 기판(110)과 같은 석영유리는 석영의 열팽창계수가 실리콘과 다르므로 약 200℃미만의 온도에서 처리할 필요가 있다. 상기 온도를 초과하면, 적층기판은 응력에 의해 분리되거나 금이 가게 될지도 모른다. 열처리후 기판은 다음단계에서 벌크실리콘(100)의 연마 또는 에칭시 응력에 대해서 내성이 요구된다. 그러므로, 200℃이하의 온도에서도 활성화를 위해 표면처리조건을 최적화함으로써 처리를 행할 수 있다.
다음에, 에피택셜성장층(102)을 제거하지 않은 상태로 남겨둔 채 실리콘기판부분(100)과 다공질층부분(101)을 선택적으로 제거한다(제7(e)도). 이와같이 해서 SOI기판을 준비했다.
상기 공정외에, 이하의 공정을 더 행해도 된다.
(1) 다공질층내의 내부기공벽의 산화(예비산화):
다공질실리콘층에서, 인접한 기공간의 벽은 수nm-수십nm의 범위로 두께가 매우 많다. 매우 얇은 기공벽을 합체(병합)하여 두꺼운 벽을 형성하고, 에피택셜실리콘층을 형성하는 경우 등의 다공질층의 고온처리시 및 기판적층후의 가열시 기공을 폐색(차단)함으로써 에칭속도를 감소시켜도 된다. 기공벽의 굵어짐 및 기공의 조야화는 다공질층 형성다음에 기공벽상에 산화박막을 형성하는 것에 의해 지연시킬 수 있다. 하지만, 비다공질단결정실리콘층이 에피택셜성장될 수 있으므로 기공벽의 내부의 단결정성을 유지하기 위해서는 산화가 기공의 내벽의 표면에서 행해지도록 제한해야만 한다. 형성된 산화막두께의 범위는 수Å∼수십Å이 바람직하다. 산화막의 그러한 두께는 바람직하게는 200℃∼700℃, 보다 바람직하게는 250℃∼500℃범위의 온도에서 산소분위기중에서 열처리에 의해 형성한다.
(2) 수소베이킹:
실리콘표면의 미세한 조도를 수소분위기중에서 열처리에 의해 제거하여 매우 평활한 실리콘표면을 얻을 수 있다는 것이 EP553852A2에서 본 발명의 발명자들에 의해 개시되었다. 이러한 수소분위기중에서의 베이킹은 본 발명에도 적용가능하다. 예를들면, 다공질실리콘층 형성후 및 에피택셜실리콘층 형성전에 수소베이킹을 행할수 있다. 또는, 에칭에 의한 다공질실리콘층의 제거에 의해 얻어진 SOI기판에 대해서 수소베이킹을 행해도 된다. 에피택셜실리콘층 형성이전에 행한 수소베이킹에서는 다공질실리콘의 표면을 구성하고 있는 실리콘원자가 이동하여 기공의 가장 바깥쪽부분을 폐색한다. 가장 바깥쪽부분에서 폐색된 기공에 의해, 결정결함이 적은 에피택셜실리콘층이 형성될 것이다. 반면, 다공질실리콘층의 에칭제거후의 수소베이킹에서는, 에칭에 의해 약간 조면화된 에피택셜실리콘표면이 평활해지고, 접합동작시 불가피하게 도입되는 붕소가 제거된다.
그 원인은 CVD 등의 방법으로 성장시킨 비정질실리콘상의 에피택셜실리콘층내에서 결정결함이 발생하는 것에 대해서 설명이 되지 않는다. 하지만, 적층층의 결함의 도입에 대한 주요인은, 그러한 결정결함의 도입이 동일조건하에서 벌크웨이퍼상의 에피택셜성장층내에서 관찰되지 않으므로, 다공질층상의 성장이라고 간주된다. 수소프리베이킹후 및 에피택셜성장이전에, 기공의 폐색이 관찰되더라도 기공은 여전히 존재한다는 것이 보고되어 있다 그러므로, 다공질층의 표면상에 남아있는 기공은 적층층의 결함의 도입에 관련된다고 추정된다.
실리콘반도체공정의 필수적인 기술로서 수소희석원료가스의 도입과 함께 CVD에 의한 벌크실리콘상의 실리콘의 호모에피택셜성장이 광범위하게 행해지고 있다. 이 기술에 의해, 층두께를 웨이퍼의 전체면에서 士4%범위, 또는 바람직하게는 ±2%범위내를 제어할 수 있다. CVD에 의한 에피택셜성장에 관한 연구에서는 개발의 노력을 불순물의 오토도핑을 방지하기 위해 성장온도를 저하시키거나 속도를 증가시키는 것에 의해 에피택셜층을 수 미크론으로 형성하는 것에 초점을 맞추고 있다. 따라서, 다공질실리콘상의 에피택셜성장시 행하는 50nm/min이하의 속도에서의 성장에 관한 몇몇 보고서가 제안되어 있다.
포괄적인 실험후, 본 발명의 발명자들에 의해, 에피택셜성장의 초기단계에서의 성장속도와 온도는 결함을 감소시키는 데 있어서 주요요인이라는 것이 발견되었다.
제1도는 H2로 희석된 S2H2Cl을 기진 상용의 에피택셜성장로에 의해 다공질실리콘상의 실리콘의 에피택셜성장에 대한 실험결과, 즉 에피택셜성장의 초기단계에서의 적층결함의 성장속도에 대한 의존성을 표시한다. 이 실험에 있어서, 상기 성장은 대기압하, 1150℃의 온도에서 진행하도록 허용되었다. 적층결함 밀도는 성장속도가 20mm/min으로부터 감소함에 따라서 급속히 저하되었다. 적층결함은 종래의 고속성장속도장치에 비해서 일정한 조건하에서 1/3의 비율 또는 두자 1수 만큼 감소되었다. 이것은 아마도 소정 값보다 작은 성장속도에서 다공질실리콘의 표면에 흡수된 Si 원자의 표면확산이 층두께의 증가보다도 더 현저하다는 것과 잔존하는 기공부의 격자에 포함된 원자의 비율이 증가한다는 사실에 기인할 것이다. 에피택셜실리콘 성장전의 수소의 프리베이킹에 있어서, 기공폐색은 표면을 구성하는 원자의 확산에 의해 다공질층의 표면에서 진행된다. 그 결과, 약 1011/cm2의 밀도에서 수 nm내지 수십 nm의 직경으로 존재했고 고해상주사전자현미경에 의해 수소의 프리베이킹전에 검출할 수 있었던 대부분의 기공이 사라졌다.
그러므로 검출한계는 약 107/cm2였다. 동시에, 폐색된 기공부는 수소베이킹 의해 평평하게 되었으며, (2 × 1)표면 구조에 대한 원자스텝(단차)특성을 관찰할 수 있게 되었다. 잔류기공의 존재를 확인하기 위해서, 수소프리베이킹직후 노로부터 기판을 꺼내서 로드록식 진공실에 세트해서 초고진공을 가했다. 압력감소율은 다공질층이 없는 벌크실리콘웨이퍼에 비해서 현저히 낮았다. 마찬가지로, 수소프리베이킹을 행하지 않은 다공질실리콘과, 다공질층상에 2/cm의 에피택셜층을 가진 기판에 같은 테스트를 행했다. 벌크실리콘웨이퍼와 함께 달성된 진공에 도달하는 시간은 다음에 표시한 순서와 같았다. 다공질실리콘(프리베이킹을 했음)> 다공질 실리콘(프리베이킹을 행하지 않았음) >> 에피택셜층(2㎛)을 가진 다공질실리콘벌크 실리콘
그러므로, 수소프리베이킹후에 다공질실리콘상에는 아직도 기공이 남아있는 것으로 생각되었다. 제3(a)도 내지 제3(e)도는 수소프리베이킹에 의한 표면상의 기공의 폐색공정을 개략적으로 표시한다. 기공이 사라진 위치에서, (2XI)표면구조에 대한 원자스텝 특성을 형성하기 위하여 수소베이킹에 의해 표면의 평탄화가 진행된다. 제2도는 표면상의 스탭 및 비틀림등의 흡착위치의 밀도의 분포를 표시한다. 그 위치밀도는 잔류 기공 둘레에서 국부적으로 극히 높다. 이것은 잔류 기공부의 노출된 실리콘 표면의 곡률에 따라서 연속적으로 나타나는 많은 면들에 기인한다.
표면에의 성장층을 구성하는 원자의 도입에 의한 성장에 있어서, 도입된 원자의 양이 많으면, 도입된 원자는 테라스상에서 서로 충돌하여, 스텝에 도달하기 전에 다이머(dimer)를 형성한다. 표면상의 다이머는 도입된 원자의 흡작위치에 대해 핵을 형성하기 위해서 모노머보다 훨씬 덜 유동적이다. 이에 의해 유효스텝(또는 흡착위치)의 밀도는 증가하며, 따라서 도입된 원자의 대부분은 표면확산없이 격자에 내포되게 된다. 따라서, 도입된 원자의 결정격자에의 내포가능성의 분포는 평면내에서 작으므로, 잔류 기공부에서 층두께는 기공의 소멸전에 증가하며, 이에 의해 결정격자는 부적당하게 되기 쉬워서 결함을 발생하게 된다. 제3(a)도 내지 제3(e)도는 상기의 공정을 개략적으로 표시한다. 제1도에서, 적층결함밀도가 성장속도에 관계없이 일정한 성정속도 범위에 있어서, 서장은 상기 기구를 통해서 계속된다. 핵이 형성되는 경우에, 적층결함밀도는 성장직전의 잔류기공 밀도에 의존한다.
한편, 도입된 원자의 양이 적으면, 성장은 스텝위치로부터 2차원성장만을 통해서 계속되는 것으로 생각된다. 도입된 Si원자의 표면확산의 거리가 잔류기공부 이외의 부분의 스텝들 사이의 테라스의 평균폭보다 충분히 크다고 가정하면, 도입된 Si원자는 스텝에 내포되도록 테라스에 도달한다. Si원자가 제2도에 도시한 바와 같은 흡착위치밀도의 분포를 가진 표면에 도입되면, 도입된, Si원자는 현저히 높은 확률로 잔류기공둘레의 많은 흡착위치(스텝)에 내포되도록 표면상에서 확산될 것이다. 다시 말하면, 잔류기공부는 표면에서 확산되는 원자를 위한 싱크로서 기능할 것이며, 이에 의해 도입된 원자의 대부분은 층두께의 증가없이 잔류 기공의 폐색을 위해서 소비되며, 최종적으로 기공은 결함의 형성없이 소멸된다. 상술한 비와 같이, 잔류기공은, 다공질 Si 표면에 핵형성이 일어나지 않을 정도의 소량의 막구성원자 또는 원료가스를 도입함으로써 에피택셜성장공정의 초기단계에 결함의 형성없이 폐색될 수 있다. 그후, 결정성장은, 표면에의 출발물질의 공급의 제한없이 벌크실리콘의 통상의 성장과 마찬기지로 행해질 수 있다. 제4(a)도 내지 제4(e)도는 성장의 공정을 개략적으로 표시한다. 제1도에 있어서, 성장속도의 감소에 따른 적층결함의 급속한 감소는 이 기구에 의해 잔류기공을 폐색함으로써 발생한다. 다공질실리콘 표면에 지연산화막이 존재하지 않는다면, 성장전의 프리베이킹은 반드시 필수적인 것은 아니다. 자연산화막은 초고진공에서 베이킹하거나 염산등으로 에칭함으로써 제거할 수 있다. 즉 표면상의 산화막은 잔류기공밀도 수소프리베이킹에 의해 감소하지 않을 때에도 어떤 방법으로든 제기하기만 하면 된다.
성장하는 막을 위한 원자의 공급의 개시후, 수소가스는 표면의 재산화를 방지하는데에 효과적이다. 성장표면에 퇴적된 산소원자는 표면확산거리를 감소시키기 위하여 막성장의 핵으로서 작용한다. 재산화의 방지 및 표면확산거리의 증가를 위하여는 성장온도의 상승이 효과적이다. 수소가 원료물질의 희석제로서 사용되면 성장온도는 압력에 따라서 바람직하게는 800℃이상, 더 바람직하게는 900℃ 이상으로 하는 것이 좋다. 상기 효과는 그 온도 이하에서는 현저하지 않다.
본 발명의 발명자들은 제5도에 도시한 바와 같이 잔류 기공밀도의 성장속도에 대한 의존성을 조사했다. 다공질 실리콘상에서, 단결정실리콘층이 다공질실리콘의 기공의 최대기공직경의 두께로 여러가지 성장속도로 에피택셜 성장했다. 다공 실리콘시료를 고진공실에 놓고, 소정의 진공에 도달하는 시간을 각 다공질실리콘 시료에 대해서 측정하였다. 이 실험에 있어서, 최대기공직경은 평균기공직경과 가스흡착 방법에 의해 결정된 기공직경의 표준편차의 3배와의 합으로 가정하였다. 그러나, 최대직경은 실제측정에 의해 결정할 수도 있다. 가스흡착에 의한 기공직경의 측정방법은 R, 헤리노씨에 의해 기술되어 있다. (R. Herino, G. Bomchil, K. Barla, C. Bertrand, and J.L.Ginoux, J.E lectrochem, Soc. 134(1987) p.1994).
성장속도가 20nm/min으로부터 감소함에 따라서 압력감소시간은 급격히 짧아진다. 제5도를 제4(a)도 내지 제4(b)도와 비교하면, 저성장속도에서 막두께의 증가없이 잔류기공은 수소프리베이킹후에 폐색되게 되고, 이에 대응해서 에피택셜층의 결정결함밀도는 감소되는 것이 명백하다. 따라서 명백히, 초박막형성후의 잔류 기공밀도는 성장속도에 크게 의존한다.
다공질실리콘의 기공밀도는 초고해상도 주사전자현미경 또는 가스흡착에 의해 측정할 수 있다. 그러나, 이들 방법은 미세한 직경 및 낮은 기공밀도를 가진 기공에 대한 측정정밀도에 있어서 항상 만족할 만한 것은 아니다. 본 발명에 있어서, 초고해상도 주사전자현미경에 의해 용이하게 검출되지 않는 기공의 밀도를 측정하기 위해서 초박형 에피택셜층형성 후의 시료에 대해서 하기와 같이 잔류 기공 밀도를 측정하였다.
(1) 시료를 약 50℃ ∼ 약 100℃의 온도범위에서 암모니아와 과산화수소수용액의 혼합물 또는 염화수소와 과산화수소수용액의 혼합물에 침지하여 표면을 친수성화하였다. 이 경우 표면을 친수성화할 수 있는 어떤 화학약품도 사용할 수 있다.
(2) 시료를 순수에 침지하고, 이때 순수는 표면에 잔류하는 기공으로부터 다공질층의 내부로 모세관현상에 의해 침투된다. 다공질실리콘의 기공은 표면으로부터 수직으로 뿐만 아니라 횡방향으로도 복잡하게 뻗으며, 침투하는 물은 수직으로 그리고 횡방향으로 흘러간다. 물은 상온이어도 되지만, 바람직하게는 가열해도 된다. 침지시간은 바람직하게는 1분 이상, 더 바람직하게는 5분 이상이 좋지만, 이것으로 안정되는 것은 아니다.
(3) 시료를 순수로부터 꺼내어, 바람직하게는 400℃이상, 더 바람직하게는 800℃ 이상의 온도에서 열산화에 의해서 산화한다. 이때, 10nm 의 두께의 산화막이면 충분하다. 에피택셜층에 비해서 불필요하게 큰 두께는 시료의 변형을 초래해서 후속되는 관찰을 방해하게 된다.
산화처리에 있어서, 시료에 침투된 물은 시료의 온도상승에 따라서 잔류기공으로부터 기화한다. 기화공정은 다공질층의 산화공정과, 양립될 수도 있지만, 상기 범위의 온도의 선택에 의해 우세하게 행해질 수 있다. 따라서, 다공질실리콘은 물이 침투된 부분에서 우선적으로 산화된다. 이들 부분은 광학현미경에 의해 광간섭에 의한 콘트라스트 또는 표면형태에 의해 용이하게 관찰할 수 있음을 알게 되었다.
따라서 다공질실리콘의 잔류기공의 저밀도는 상기 방법에 의해 측정할 수 있다. 제6도는 에피택셜실리콘층이 다공질실리콘의 최대기공 직경에 대응하는 두께까지 성장한 시료에 대한 잔류기공밀도의 초박형 에피택셜실리콘층의 성장속도에 대한 의존성을 표시한다. 잔류기공 밀도는 제6도에 표시한 비와 같이 성장속도가 약 20nm/min 으로부터 감소함에 따라서 급속히 감소한다. 제1도와 제6도와 비교로부터 잔류기공밀도는 초박막영역에 있어서의 적층결함과 서로 관계가 있다는 것을 알 수 있다. 1000/cm2이하의 잔류 기공밀도에서 적층결함밀도는 1000/cm2이하인 것을 알 수 있다. 다른 실험에 있어서도, 성장온도, 성장가스 및 다른 성장조건이 달랐더라도, 에피택셜실리콘층을 다공질실리콘의 최대기공직경에 대응하는 두께까지 성정할 때, 에피택셜층의 결정결함은 1000/cm2이하이 잔류기공밀도를 가진 시료에서 1000/cm2이하였다. 이 실험에서도, 최대기공직경은 평균기공직경과 가스흡착방법에 의해 결정된 기공직경의 표준편차의 3배와의 합으로 가정하였다. 잔류 기공밀도는 성장속도가 약 20 nm/min 으로부터 감소함에 따라서 급속하게 감소되었다.
다른 관점에서 본 발명은 에피택셜층과 다공질층 사이의 과도층의 두께를 조정함으로서 1000/cm2이하의 결정결함밀도를 가진 에피택셜층을 제공한다. 에피택셜실리콘층의 두께는 수소에 의해 희석된 원료물질을 사용하는 CVD에 의한 에피택셜성장을 채용함으로써 ±4%의 범위내에서 용이하게 균일화될 수 있다.
기공이 다공질실리콘상에 잔류할때 기공의 안쪽에 잔류하는 초박형 산화막은 수소로 에칭함으로써 기화되며, 이는 표면 근방에서 국부적으로 산소농도를 상승시킨다. 산소는 다공질실리콘상에 재결합할 수 있으나, 소량의 막구성원자 또는 공급된 원자가스는 산화물을 효과적으로 제거해서 산화물에 의해 초래되는 결함의 발생을 방지하도록 되어 있다.
또한, 본 발명에 의하면, 도입된 원자의 충돌에 의한 핵형성이 방지되고, 표면확산이 우세하게 행해져서, 핀홀의 형성없이 표면상의 어떠한 이물질도 덮는 높은 복개성을 가지게 된다.
또한, 본 발명에 의하면, 표면조도는 종래의 고속성장의 것에 비해서 감소되며, 적층결합강도는 약 결합 또는 비결합의 발생없이 ELT, RAN 등의 방법에 의해 적층에 있어서 향상된다.
본 발명의 반도체기판의 SOI기판의 제조에의 응용례는 제7(a)도 내지 제7(e)도를 참조해서 이미 설명하였으나, 이하 적층부재의 구성이 다른 실시예를 설명한다.
[실시예 2]
본 발명의 일실시예를 제8(a)도 내지 제8(g)도를 참조해서 이하에 설명한다. 제8(a)도 내지 제8(g)도에 있어서, 동일한 부재에 대해 제7(a)도 내지 제7(e)도에 있어서와 같은 참조부호가 사용된다. 제7(a)도 내지 제7(e)도에 표시한 실시예에 있어서, 하나의 기판의 SiO2층(103)과 다른 기판의 SiO2층(104)을 결합함으로서 2매의 기판이 적층된다. 그러나, 결합해야할 표면중의 적어도 하나만이 SiO2로 구성되는 것이 필요하다. 본 실시예의 일례(제8(a)도 내지 제8(d)도에 표시됨)에 있어서, 다공질실리콘층에 형성된 제8(b)도의 에피택셜실리콘층(1102)은 실리콘 기판(1110)에 형성된 제8(c)도의 산화층(1104)과 결합된다. 본 실시예의 다른 예(제8(a)도 및 제8(e)도 내지 제8(g)도에 있어서, 제8(e)도의 에피택셜실리콘층(1102)의 표면은 열 산화되며, 이렇게 형성된 산화막(1103)은 제8(f)도에 표시한 바와 같이 비산화실리콘기판(1110)의 표면과 결합된다. 본 실시예에 있어서는, 제7(a)도 내지 제7(e)도에 표시한 실시예와 마찬가지로 다른 단계를 행한다.
[실시예 3]
본 발명의 일실시예를 제9(a)도 내지 제9(g)도를 참조해서 설명한다. 제9(a)도 내지 제9(g)도에 있어서, 동일한 부재에 대해서는 제9(a)도 내지 제9(e)도에서와 동일한 참조부호가 사용된다. 이 실시예는 에피택셜실리콘막이 형성된 제1기판(제9(b)도 및 제9(e)도위에 적층해야할 제2기판으로서 채용되는 석영유리와 청판유리등의 유리재료(1210)(제9(c)도 및 제9(f)도에 의해 특징지워진다. 본 실시예의 일례(제9(a)도 내지 제9(d)도에 표시됨)에 있어서, 제9(b)도의 에피택셜실리콘층(1102)은 제9(c)도의 유리기판(1210)에 접착된다. 본 실시예의 다른 예(제9(a)도 및 제9(e)도 내지 제9(g)도에 있어서, 제9(e)도의 에피택셜실리콘층(1102)의 표면의 열산화에 의해 형성된 산화막(1103)은 제9(e)도에 표시한 유리기판(1210)에 접착된다. 본 실시예에 있어서, 제9(a)도 내지 제9(e)도에 표시한 실시예와 마찬가지로 다른 단계가 행해진다.
본 발명에 있어서, 다공질실리콘층상의 단결정실리콘층의 에피택셜성장에 대한 공정이 중요하다.
다공질실리콘은 1964년 올리르씨에 의해 발견되었으며, 1970년 FIPOS에의 적용에 대해 조사되었다. 포토루미네슨스는 T.캔햄시 등과 U.고셀레씨 등에 의해 1990년 또는 그후에 발견되었으며, 그때 이래 다공질실리콘은 발광장치에의 적용이 연구되었다. 발광장치에 대한 연구에 있어서는 n-또는 p-실리콘 기판이 바람직하다. 한편, SOI구조의 제조에 있어서는, 에피택셜실리콘층의 구조의 안정성 및 고결정성 때문에 n-또는 p-기판보다는 n+또는 p+기판이 바람직하다. 본 발명의 목적인 다공질실리콘은, 일반적으로 연구되어 왔고, 불순물, 면배향 및 제조방법에 제한받지 않는 양극산화 등의 공정에 의해 제조되어 왔던 다공질실리콘과 동일하다.
다공질실리콘의 형성을 위한 양극산화에 있어서, 양극산화용액은 주요활성성분으로서 HF를 함유하는 수용액이다. 일반적으로, 양극산화용액은, 실리콘표면으로부터 거품의 분리를 촉진하기 위하여 그리고 양극산화를 균일화하기 위하여 실리콘표면상의 접촉각을 증가시키기 위한 에탄올등의 알콜을 부가적으로 함유한다. 자연적으로 다공질층은 알콜없이 형성될 수 있다. 본 발명에 의한 다공질실리콘의 기공률은 FIPOS에 대해 약 56%가 바람직하며, ELTRAN의 사용에 대해서는 2이하(바람직하게는 약 50% 이하, 더 바람직하게는 30%이하)가 바람직하지만, 그에 한정되지는 않는다.
상기와 같이 에칭에 의해 형성되어 왔던 다공질실리콘의 표면은, 전계방출식 주사전자현미경(FESEM)에 의해 관찰할 수 있는 기공이외의 부분에서 미세한 조도를 가진다.
이미 언급한 비와 같이, 기공의 내벽은 본 발명에서 에비산화처리해도 된다. 예비산화처리에 의해 형성된 실리콘산화막은 저농도의 수용성 HF용액에 침지(HF디핑)함으로써 다공질층 표면 및 그 근방으로부터 제거할 수 있다. 이것은 제4(a)도의 개략단면도에 의해 표시되어 있다. 사토씨 등은 장시간의 HF디핑은 적층결함을 약 103/cm2수준으로 감소시켰다고 보고했다.(N. Sato, K. Sakaguchi, K. Yamagata, Y. Fujiyama, and T, Yonehara, Proc. of the Seventh Int. Symp. on Silicon Mater. Sci. and Tech., semiconductor Silicon(Pennington, The Electrochem. Soc. Inc., 1994) p.443).
그러나, 본 발명의 발명자들은 더 많은 실험에 의해 장시간의 HF디핑은 때때로 다공질실리콘의 에칭에 있어 비에칭부분(에칭잔류물)을 남기기 위하여 적층후에 어닐링온도에 의존하는 다공질층구조를 거칠게한다는 것을 발견했다. 그러나, 본 발명에 있어서, 다공질실리콘 표면에 핵을 형성하지 않도록 Si원자를 소량으로 공급함으로써 결정결함밀도가 감소될 수 있기 때문에, HF디핑은 필수적인 것은 아니다. HF디핑의 생략은 에칭잔류물의 형성을 완전히 방지했다.
본 발명에 있어서, 단결정실리콘층은, 예를 들면, 이하의 단계로, 적층성장장치내에서 기판에 형성된 다공성실리콘층상에 에피택셜 성장된다.
(1) 자연산화막의 제거:
자연산화막은 수소분위기(비산화분위기)에서의 열처리, 또는 약 80℃의 초고진공에서의 열처리에 의해 제거된다. 열처리 온도는 바람직하게는 600℃ 이상, 더 바람직하게는 100℃ 이상이면 된다. 압력은 대기압보다 높지 않은 것이 바람직하지만, 특별히 한정되지는 않는다.
자연산화막은 다음 반응에 의하여 공기속으로 제거된다:
SiO2 + Si →2 SiO↑
자연산화막은 HF의 사용에 의해 제거될 수 있다. 이 자연산화제거에 대한 이 열처리단계는, HF디핑후의 기판이 질소분위기하의 로드록실에 이송된 후, 산소함유분위기에의 노출없이 성장로에 놓여진다.
(2) 기공의 패색:
전술한 자연산화물 제거단계(1) 이후의 수소분위기중에서의 열처리의 연속시에 있어서, 다공질실리콘의 표면상의 원자들은 표면의 미세조도를 평평하게 함과 동시에 표면에너지를 낮추기 위하여 이동하여, 기공의 대부분은 표면으로부터 사라진다. 그러나, 원자들이 기공률에 따라서 단위 표면적에 대해 부족하기 때문에 모든 기공이 다공질실리콘의 표면위에서 폐색되지는 않는다.
제4(b)도는 이 상태를 개략적으로 나타낸다. 또한, 수소분위기중에서의 1000℃이상의 고온처리에 있어서, 실리콘은 수소에 의해 에칭되어, 실리콘원자의 결함을 증가시킨다. 기공이 불완전하게 폐색된 상태로 후속단계가 실행되더라도, 수소분위기중에서의 상기 열처리의 충분히 긴 시간이, 다공질 실리콘 표면상에서 기공밀도를 감소시키기 위하여 그리고 표면상의 흡착위치 밀도를 감소시킬 목적으로 스텝구조를 노출하기 위하여 더욱 바람직하다. Si(100)은 (2×1)구조의 스텝과 테라스들을 가진다.
이러한 공정은 수소나 질소와 같은 환원성분위기중에서 반드시 수행되어야할 필요는 없으나, 잔류습기와 산소와 같은 산화성분위기가 충분히 제거되면, 아르곤 및 헬륨과 같은 불활성가tm중에서 수행될 수도 있다.
자연산화막의 제거와 기공의 폐색은 항상 성공적으로 진행되지는 않으나, 동시에 또는 기판표면위의 인플레인(in- plane)분포로 진행될 수 있다.
따라서, 산소막제거와 기공폐색공정은 항상 분명하게 구별되지는 않는다.
(3) 소량의 원료재료의 공급:
원자나 원료가스는 공급된 원자가 핵을 형성하지 않는 낮은 공급속도로 다공질실리콘의 표면위로 H2로 희석하여 공급되고, 이들 공급된 원자나 원료가스는 다공질층의 표면위에서 확산하고 나머지 기공을 폐색하기 위하여 나머지 기공부분 에서의 스텝등의 흡착위치속으로 편입된다. 제4(c)도는 이 상태를 개략적으로 예시한다.
특히, 기공직경분포는 같은 조건하에서 예비적으로 형성된 다공질실리콘으로 측정되고, 그것으로부터 최대기공직경이 유도된다. 원자나 원료가스의 공급속도는 저감되어 성장속도를 낮추어 남아 있는 기공 밀도는 층이 최대기공직경과 같은 두께로 성장했을 때 1000/cm2보다 더 적게 된다. 최대기공직경은 가스 흡착에 의한 기공직경분포의 직접측정등의 방법 또는 평균기공직경과 기공직경 분포측정에 의해 얻어진 3배의 표준편차의 합으로서 유도될 수 있다.
SiH2Cl2(디클로로실란), SiH4(실란), SiHCl3(트리클로로실란), SiCl4(테트라클로로실란), 그리고 Si2H6(디실란)과 같은 실리콘 원료가스를 사용하는 CVD성정에 있어서, 원료가스는 바람직하게는 20nm/min 이하, 보다 바람직하게는 10nm/min 이하, 더욱 바람직하게는 2nm/min 이하의 성장속도를 제공하기 위한 유량으로 공급된다. 기판의 온도는 표면상에 도입된 원자의 표면이동도를 올리기 위하여 보다 높은 것, 바람직하게는 800℃이상, 바람직하게는, 900℃이상, 더욱 바람직하게는, 1000℃ 이상인 것이 바람직하다. 표면이동도기 원자공급속도에 대하여 충분하면, 이것으로 제한되지 않는다. 기판온도의 상한은 다공질실리콘 구조의 거칠기(조도)에 따른다. 성장표면상의 원자의 증진된 표면확산은 표면조도를 감소시킨다.
공급원료재료로서는 실리콘이나 실리콘형가스로 제한되지 않으나, SiGe, 그리고 SiC와 같은 IV군의 헤테로 에피택시 재료 또는 GaAs와 같은 화합물 반도체를 들 수 있다.
(4) 성장:
원료재료의 소량의 공급에 의해 기공의 폐색을 완료한 후, 후속성장 속도는 특히 제안되지 않고, 벌크실리콘상의 통상성장과 같게 될 수 있다. 후속 성장은 소량의 가스공급성장과 같은 속도로 또는 다른 종류의 가스로 계속적으로 진행하도록 허용된다. 이들은 본 발명의 요구조건에 대항하지 않는다. 공정등이 분리되지 않더라도, 성장은 소량의 가스공급성장의 완료시에 중단되고, 필요한 원료재료는 새로이 공급될 수 있다. 어쨌든 단결정층은 희망했던 층두께까지 성장된다. 제4(d)도는 이상태의 단면도를 개략적으로 나타낸다.
이 공정의 성장온도는 상기 공정(3)과는 독립적으로 제어될 수 있다. 이 공정에서의 처리온도를 낮춤으로써, 다공질실리콘구조의 거칠어짐을 방지하고, 오토도핑이나 다공질실리콘으로부터가 붕소와 인과 같은 불순물의 고형확산을 방지한다.
성장된 단결정층의 재료는 실리콘이나 실리콘형가스로 제한되지 않으나, GaAs와 같은 화합물 반도체나, SiGe, 그리고 SiC와 같은 IV군의 헤테로 에피택시재료를 들 수 있고, 소량의 재료공급공정용의 재료와는 달라도 된다.
본 발명의 방법은 FIPOS에 의한 에피택셜성장층의 부분적인 제거와 다공질실리콘의 선택적인 산화를 통하여 S0I 구조의 형성에 적용할 수 있고, 또한 GaAs와 같은 화합물 반도체, 또느 SiC, 그리고 SiGe와 같은 형태의 IV군의 다공질 실리콘층위에 형성된 에피택셜실리콘층위의 헤테로 에피택셜성장에 적용할 수 있다. 이하, 예를 들어 본 발명을 더욱 상세하게 설명한다.
[예 1]
본 예는 본 발명에 다공질실리콘위에 형성된 에피택셜 실리콘층속의 결정결함의 감소를 나타낸다.
(1) P형 불순물로서 붕소를 함유하고 0.01 ∼ 0.02Ωm의 고유저항을 지닌 5매의 5인치 실리콘(100)웨이퍼를 준비했다.
(2) 49%HF와 에틸알콜로 이루어 혼합용액(혼합비 2:1)중에, 상기 실리콘웨이퍼를 양극으로서 설치했고, 이 실리콘웨이퍼와 대향해서 5인치 직경이 백금판을 음극으로서 설치했다. 실리콘웨이퍼의 뒤면을 도포(피복)하여 용액을 통한 백금판에의 통전을 방지하였다. 실리콘웨이퍼의 측면에지도 도포하였으나, 반면에 실리콘웨이퍼의 앞면은 노출되어 용액에 의해 백금판에 통전하였다. 실리콘 웨이퍼와 백금판 사이에 전류를 12분 동안 10mA/cm2의 전류 밀도로 인가하여 실리콘웨이퍼를 양극산화하여 12㎛ 두께의 다공질 실리콘표면층을 형성하였다.
이 양극산화를 각웨이퍼에 대하여 개별적으로 실시하였다. 다공질층을 지닌 웨이퍼중의 1매의 기공률측정을 행한 바, 기공률은 약 20%임을 알게 되었다.
(3) 다공질실리콘 웨이퍼를 지닌 5매의 웨이퍼를 1시간 동안 산소분위기중에서 400℃ 에서 산화 처리하였다. 그러한 조건하에서의 산화에 의해 두께가 50Å이하인 산화막을 얻었다. 따라서, 실리콘산화막은, 일본측 특개평 5-217827호에 나타낸 바와 같이 내부에 단결정실리콘을 비산화 상태로 남긴 채, 다공질실리콘의 표면 및 기공벽상에만 형성된다.
(4) 5매의 웨이퍼를 약 30분 동안 묽은 1.25% HF수용액속에 담그고, 수세하여 다공질층의 표면으로부터 초박형의 실리콘산화막을 제거하였다.
(5) 상기 웨이퍼를 CVD성장로속에서 이하의 조건하에서 계속해서 열처리 하였다. 각각의 웨이퍼에 대하여 변화시킨 조건(b)로 성장을 행하였다.
(a) 온도 : 1150℃
압력 : 760 Torr
가스 : H2, 230(L/min)
시간 : 7.5분
(b) 온도 : 1150℃
압력 : 760 Torr
가스 : H2, 230(L/min)
SiH2Cl2, 가변(L/min)
시간 : 5분
각 웨이퍼에 대한 SiH2Cl2의 유량은 0.005, 0.01, 0.05, 0.1 도는 0.25(L/min)이었다. 이에 대응해서, 성장속도는 2.8, 5.6, 28. 56 또는 140nm/min 이었다.
성장시간을 조정하여, 단결정 실리콘층을 약 1㎛ 의 두께로 형성하였다.
(6) 섹코(Secco)에칭에 의해 결정결함을 전개시키고, 노마르스키이(Nomarskii) 차동간섭 현미경에 의해 단결정 실리콘층내의 결정결함의 밀도를 측정하였다. 그 결과, 대부분의 결정결함은 적층 결함이었고, 밀도는 열처리(b)에서의 SiH2Cl2유량에 따라서, 각각 0.O05L/min 에서 2×102/cm2, 0.01 L/min 에서 3.5×102/cm2, 0.05 L/min 에서 1.1×103/cm2, 0.1 L/min 에서 1.3×103/cm2, 그리고 0.5 L/min 에서 1.2×103/cm2였다. 이와 같이, 단계(b)의 도입과 0.05 에서 0.01 L/min 이하까지의 단계(b)에서의 가스유량의 저하에 의해 약 1/3 ∼ 1/5의 비율만큼 적층결함밀도가 현저하게 감소되었다.
평균평방조도는 원자상호간의 힘 현미경에 의해 50㎛2의 구역을 스캐닝하여 측정하였다. 평균평방조도는 성장속도 2.8, 5.6, 28, 56 도는 140nm/min 에 대응하여 각각 0.21, 0.22, 0.51, 0.52, 또는 0.51 nm 였다. 28nm/min 이하로의 가스유량의 낮춤은 결정결함 밀도와 유사하게 표면조도를 감소시켰다. 시판의 Si 웨이퍼는 같은 방법으로 측정하여 0.23nm의 표면조도를 가졌다. 따라서 성장한 단결정 실리콘층은 Si웨이퍼와 비교할 수 있는 평탄한 표면을 가졌다.
[예 2]
이 예는 성장속도를 감소시키는 일이 없이 다공질실리콘상에 형성된 에피택셜 실리콘층속의 결정결함의 감소를 나타낸다.
(1) P형 불순물로서 붕소를 포함하고 0.01 ∼ 0.02Ωcm의 고유저항을 가진 5매의 5인치 실리콘(100)웨이퍼를 준비했다.
(2) 49%HF와 에틸알콜로 이루어진 혼합용액(혼합비 2:1)중에, 상기 실리콘웨이퍼를 양극으로서 설치했고, 이 실리콘웨이퍼와 대향해서 5인치 직경의 백금판을 음극으로서 설치했다. 실리콘웨이퍼의 뒤면을 도포하여 용액을 통한 백금판에의 통전을 방지하였다. 또한 실리콘웨이퍼의 측면 에지도 도포하였으나, 실리콘웨이퍼의 앞면의 전체는 노출되어 용액에 통하여 백금판에 통전하였다. 실리콘웨이퍼와 백금판사이에 10mA/cm2의 전류밀도로 12분 동안 전류를 인가하여 실리콘웨이퍼를 양극산화하여 12㎛ 두께의 다공질실리콘표면층을 형성하였다.
상기 양극산화를 각 웨이퍼에 대하여 개별적으로 실시하였다. 다공질층을 지닌 웨이퍼중의 1매의 기공률측정을 행한 바, 기공률은 약 20%임이 판명됐다.
(3) 다공질실리콘 웨이퍼를 지닌 5매의 웨이퍼를 산소분위기중에서 1시간 400℃ 에서 산화처리하였다. 그러한 조건하에서의 산화에 의해 두께가 50Å이하인 산화막을 얻었다. 그러므로, 실리콘산화막은, 내부에 단결정실리콘이 산화되지 않은 상태로 남긴 채, 다공질실리콘의 표면 및 기공벽상에만 형성된다.
(4) 5매의 웨이퍼를 약 30분 동안 묽은 1.25% HF수용액중에 약 30분간 침지하고 수세하여 다공질층상에 형성된 초박형의 실리콘산화막을 제거하였다.
(5) 상기 웨이퍼를 CVD성장로내에서 이하의 조건하에서 계속해서 열처리하였다. 각각의 웨이퍼에 대하여 변화시킨 조건(b)로 성장을 행하였다.
(a) 온도 : 1150℃
압력 : 760 Torr
가스 : H2, 230(L/min)
시간 : 7.5분
(b) 온도 : 1150℃
압력 : 760 Torr
가스 : H2, 230(L/min)
SiH2Cl2, 가변(L/min)
시간 : 5분
각 웨이퍼에 대한 SiH2Cl2의 유량은 0.005, 0.01, 0.05, 0.1 또는 0.25(L/min)이었다. 성장속도는 각각에 대응해서 2.8, 5.6, 28, 56 또는 140nm/min 이었다.
(c) 온도 : 1150℃
압력 : 760 Torr
가스 : H2,/SiH2Cl2, 230(L/min)
시간 : 13분
상기 열처리에 의해, 약 2㎛ 두께로 단결정실리콘층을 형성하였다.
(6) 섹코에칭에 의해 결정결함을 전개시키고, 노마르스키이차동간섭현미경에 의해 단결정실리콘층내의 결정결함의 밀도를 측정하였다. 그 결과, 대부분의 결정결함은 적층결함이었고, 밀도는 열처리(b)에서의 SiH2Cl2유량에 의해 각각 0.O05L/min 에서 2×102/cm2, 0.01 L/min 에서 3.4×102/cm2, 0.05 L/min 에서 1.1×103/cm2, 0.1 L/min 에서 1.2×103/cm2및 0.5 L/min 에서 1.2×103/cm2였다. 이와 같이, 단계(b)의 도입과 0.05~0.01 L/min 이하까지의 단계(b)에서의 가스유량의 저하에 의해 약 1/3 ∼ 1/5의 비율만큼 현저하게 감소되었다. 적층결함밀도를 실시예 1과 비교할 수 있으므로, 단계 (c)는 결함형성에 영향을 주지 않는 것으로 여겨진다. 그러므로, 느린성장단계(b)과 빠른 성장단계(c)와의 조합은 결정결함의 증가없이 성장속도비로부터 성장시간을 약 1/2~ 약 1/50의 비율만큼 단축시켰다.
[예 3]
(1) P형 불순물로서 붕소를 함유하고, 고유저항이 0.01 ∼ 0.02Ωcm인 5매의 5인치 실리콘(100)을 준비하였다.
(2) 49%HF와 에틸알콜로 구성된 혼합액(혼합비 2:1)중에, 상기 실리콘웨이퍼를 양극으로서 배치하고, 상기 실리콘웨이퍼와 대향하여 직경이 5인치인 백금판을 음극으로서 배치하였다. 실리콘웨이퍼의 뒤면을 도포하여 용액을 통한 백금판에의 통전을 방지하였다. 실리콘웨이퍼의 측면에지도 도포한 반면에, 실리콘웨이퍼의 앞면 전체는 노출되어 용액을 통하여 백금판에 통전하였다. 실리콘웨이퍼와 백금판사이에 10mA/cm2의 전류밀도에서 12분간 전류를 인가하여 실리콘웨이퍼를 양극산화하여 12㎛ 두께의 다공질실리콘표면층을 형성하였다. 이 양극산화는 각각의 웨이퍼에 대해서 개별적으로 행하였다. 다공질층을 지닌 웨이퍼중 1매의 기공률측정을 실시한 바, 기공률은 약 20%임이 판명되었다.
(3) 상기 웨이퍼를 CVD성장로에 놓고, 이하의 조건하에서 계속해서 열처리하였다. 각각의 웨이퍼에 대해서 변화시킨 조건(b)로 성장을 행하였다.
(a) 온도 : 900℃
압력 : 20 Torr
가스 : H2, 230(L/min)
시간 : 7.5분
(b) 온도 : 900℃
압력 : 20 Torr
가스 : H2, 230(L/min)
SiH4, 가변(L/min)
시간 : 5분
각 5매의 웨이퍼에 대한 SiH4의 유량은 0.005, 0.01, 0.05, 0.1 또는 0.5(L/min)이었다. 그에 대응해서 성장속도는 2.8, 5.6, 28, 56 또는 140nm/min 이었다.
(c) 온도 : 900℃
압력 : 20 Torr
가스 : H2/SiH4230/0.25(L/min)
시간 : 13분
상기 열처리에 의해, 약 2㎛ 두께로 단결정실리콘층을 형성하였다.
(4) 섹코에칭에 의해 결정결함을 전개시키고, 노마르스키이차동간섭현미경에 의해 단결정실리콘층내의 결정결함의 밀도를 측정하였다. 그 결과, 대부분의 결정결함은 적층결함이었고, 밀도는 열처리(b)에서의 SiH4유량에 의해 각각 0.O05L/min 에서 2.1×102/cm2, 0.01 L/min 에서 3.4×102/cm2, 0.05 L/min 에서 1.1×103/cm2, 0.1 L/min 에서 1.2×103/cm2및 0.5 L/min 에서 1.2×103/cm2였다. 이와 같이, 공정(b)의 도입과 0.05~0.01 L/min 이하까지의 공정(b)에서의 SiH4가스유량의 저하에 의해 적층결함밀도가 약 1/3 ∼ 1/5의 비율만큼 현저하게 감소되었다.
[예 4]
(1) P형 불순물로서 붕소를 함유하고, 고유저항이 0.01 ∼ 0.02Ωcm인 5매의 5인치 실리콘(100)을 준비하였다.
(2) 49%HF와 에틸알콜로 이루어진 혼합액(혼합비 2:1)중에, 상기 실리콘웨이퍼를 양극으로서 배치하고, 상기 실리콘웨이퍼와 대향하여 직경이 5인치인 백금판을 음극으로서 배치하였다. 실리콘웨이퍼의 뒤면을 도포하여 용액을 통한 백금판에의 통전을 방지하였다. 또한 실리콘웨이퍼의 측면에지도 도포한 반면에, 실리콘웨이퍼의 앞면전체는 노출되어 용액을 통해서 백금판에 통전되었다. 실리콘웨이퍼와 백금판사이에 10mA/cm2의 전류밀도에서, 12분간 전류를 인가하여, 실리콘웨이퍼를 양극산화하였다. 12㎛ 두께의 다공질실리콘표면층을 형성하였다. 이 양극 산화는 각각의 웨이퍼에 대해서 개별적으로 행하였다. 다공질층을 지닌 웨이퍼중의 1매의 기공률측정을 실시한 바, 기공률이 약 20%임이 판명되었다.
(3) 다공질실리콘 웨이퍼를 지닌 5매의 웨이퍼를 산소분위기중에서 1시간 400℃ 에서 산화처리하였다. 그러한 조건에서의 산화에 의해 두께가 50Å이하인 산화막을 얻었다. 그러므로, 실리콘산화막은, 내부에 단결정실리콘이 산화되지 않고 남은 채, 다공질실리콘의 표면과 기공벽에만 형성된다.
(4) 5매의 웨이퍼를 묽은 1.25% HF수용액중에 약 30분간 침지하고, 수세하여 다공질층상에 형성된 초박형의 실리콘산화막을 제거하였다.
(5) 상기 웨이퍼를 CVD성장로에 놓고, 이하의 조건하에서 계속해서 열처리하였다. 각각의 웨이퍼에 대해서 변화시킨 조건(b)로 성장을 행하였다.
(a) 온도 : 1100℃
압력 : 80 Torr
가스 : H2, 230(L/min)
시간 : 7.5분
(b) 온도 : 1100℃
압력 : 80 Torr
가스 : H2, 230(L/min)
SiH4, 가변(L/min)
시간 : 5분
SiH4의 유량을 조정함으로써, 각 웨이퍼에 대해서 성장속도를 2, 5, 10, 50 또는 140nm/min 으로 제어하였다.
(c) 온도 : 900℃
압력 : 80 Torr
가스 : H2/SiH2Cl2, 230/0.25(L/min)
상기 열처리에 의해, 약 2㎛ 두께로 단결정실리콘층을 형성하였다.
(6) 섹코에칭에 의해 결정결함을 전개시키고, 노마르스키이차동간섭현미경에 의해 단결정실리콘층내의 결정결함의 밀도를 측정하였다. 그 결과, 대부분의 결정결함은 적층결함이었고, 밀도는 열처리(b)에서의 성장속도에 의해 각각 2nm/min에서 1×102/cm2, 5nm/min 에서 3×102/cm2, 10 nm/min 에서 5×102/cm2, 50nm/min 에서 1.7×103/cm2및 140nm/min 에서 1.6×103/cm2였다. 이와 같이 처리(b)의 도입과, 50~10 nm/min 이하까지의 처리(b)의 성장속도의 저하에 의해 적층결함밀도가 약 1/3 ∼ 1/15의 비율만큼 현저하게 감소되었다.
본 예 및 예2에서 얻어진 기판의 단면을 고해상도의 주사현미경으로 관찰한 바, 다공질층의 구조가 덜 거칠어진 것이 판명되었다.
본 발명에 의한 기판과 열처리(b)에 있어서 5nm/min 및 5.6nm/min의 속도로 각각 성장된 예2의 것을 SIMS(secondary ion mass spectrometry; 2차 이온 질량분광측정)분석하여, 깊이 방향으로서 붕소의 농도분포를 측정하였다. 예2의 기판에 있어서, 에피택셜실리콘층은 층전체에 걸쳐 1018/cm3이상의 농도로 붕소를 함유하고 있는 반면, 본 예의 기판에 있어서는, 붕소가 다공질실리콘과의 계면으로부터 약 100 nm 만이 에피택셜실리콘층으로 확산되어 있는 것이 판명되었으며, 그 표면쪽은 약 1015/cm3의 농도로 붕소를 함유하였다. 이와 같이 해서, 결정결함밀도의 감소와 다공질층으로부터의 붕소의 확산방지를 동시에 실현하였다.
[예 5]
(1) P형 불순물로 붕소를 함유하고, 0.01 ∼ 0.02Ω의 고유저항을 가진 2매의 5인치 실리콘웨이퍼(100)을 준비하였다.
(2) 49%HF 및 에틸알코올로 구성된 혼합용액(혼합비 2:1)중에, 상기 실리콘웨이퍼를 양극으로 하고, 상기 실리콘웨이퍼와 대향해서 직경 5인치의 백금판을 음극으로 설치하였다. 실리콘웨이퍼의 뒤면은 도금하여 용액을 통한 백금판에 통전을 방지하였다. 실리콘웨이퍼의 측면에지도 도금한 반면, 실리콘웨이퍼의 앞면의 전체는 노출되어 용액을 통해 백금판으로 통전되었다. 실리콘웨이퍼와 백금판사이에 10mA/cm2의 전류밀도로 12분간 전류를 인가하여 실리콘웨이퍼를 양극산화해서 12㎛ 두께의 다공질실리콘표면층을 형성하였다. 이 양극산화는 각 웨이퍼에 대해 개별적으로 행하였다. 다공질층을 지닌 웨이퍼중 1매에 대하여 기공률측정을 행한 바, 약 20%의 기공률을 가지는 것이 판명되었다.
(3) 다공질실리콘웨이퍼를 가진 2매의 웨이퍼를 산소분위기에서 1시간 400℃ 에서 산화처리하였다. 이러한 조건하에서의 산화에 의해 50Å이하의 얇은 산화막이 형성되었다. 따라서, 실리콘산화막은, 내부에 단결정실리콘이 산화되지 않고 남은 채, 다공질실리콘의 표면 및 기공벽에만 형성되었다.
(4) 5매의 웨이퍼를 약 30분간 묽은 1.25% HF수용액에 담그고, 수세하여 다공질층에 형성된 초박형의 실리콘산화막을 제거하였다.
(5) 상기 웨이퍼를 CVD성장로에 놓고, 아래와 같은 조건하에서 계속해서 열처리하였다.
(a) 온도 : 1120℃
압력 : 80 Torr
가스 : H2, 230(L/min)
시간 : 7.5분
(b) 온도 : 1120℃
압력 : 80 Torr
가스 : H2, 230(L/min)
H2/SiH2Cl2, 0.005(L/min)
시간 : 5분
(c) 온도 : 900℃
압력 : 80 Torr
가스 : H2/SiH2Cl2, 230/0.4(L/min)
상기 열처리에 의해서, 약 0.25㎛ 두께로 단결정실리콘층을 형성하였다. 형성된 단결정실리콘층의 두께를 스펙트럼반사법에 의해 웨이퍼표면 전체에 걸쳐 1cm 의 간격으로 100개의 격자점에서 측정하였으며, 층두께 분포는 252nm±8.1nm(3.2%)였다. 2매의 웨이퍼중 1매에 대한 결정성장에 있어서는, 열처리(b)를 생략하였다.
(6) 각 웨이퍼를 산소 및 수소의 혼합분위기중에서 산화처리를 행해서 50nm 두께의 실리콘산화막을 형성하였다.
(7) 위에 산화막이 형성된 상기 웨이퍼 및 제2웨이퍼를 통상의 반도체프로세스에서와 같이 화학적으로 세정하고, 웨이퍼의 표면을 천천히 함께 접촉시켰다. 이렇게 함으로써, 2매의 웨이퍼를 접착해서 일체로 하였다. 그후, 접착된 웨이퍼를 2시간동안 800℃에서 열처리하였다. 그에 의해 얻어진 2쌍의 접착웨이퍼를 적외선카메라에 의해 관찰하였다. 관찰결과, 처리(b)없이 준비한 웨이퍼쌍은 웨이퍼 주변부에 몇몇 결함이 있는 결합점을 가진 반면, 처리(b)에 의해 준비한 것은 결함이 있는 결합점이 없었다.
(8) 다공질실리콘층을 지닌 웨이퍼의 뒤면을 연마하여 기판의 전체면에 전체의 다공질실리콘을 노출시켰다. 웨이퍼를 약 2시간동안 HF, H2O2및 알콜을 포함하는 수용성혼합용액에 담가서 다공질실리콘을 에칭에 의해 제거하고, 그에 의해 산화실리콘을 사이에 두고 제2웨이퍼상에 에피택셜실리콘층을 전사하였다.
(9) 이 기판을 100%수소분위기에서 6시간동안 1000℃에서 열처리하였다.
(10) 에피택셜실리콘층의 전체표면을 노마르스키이차동간섭현미경으로 관찰하였다. 단계(5)의 처리(b)없이 준비한 기판은 표면에 약 100개의 핀홀과, 결합의 계면으로 상기 핀홀을 관통해서 침투해 들어온 에칭용액에 의한 산화실리콘막의 에칭에 의해 형성된 것으로 여겨지는 틈새를 가졌다. 처리(b)에 의해 준비한 기판은 2개의 틈새만을 가진 것이 관찰되었다.
층의 두께는 기판전체면에 걸쳐서 229.5nm ± 8.0nm(3.5%)인 것이 측정되었다. 오믹접촉전극을 이 기판 및 지지기판의 표면 Si 층에 각각 부착하고, 두전극사이의 전류-전압 특성을 평가하였다. 어떠한 전류도 흐르지 않았으며, 그에 의해, 사이에 낀 산화막에 의해 전극사이의 절연을 확인하였다. 즉, 사이에 낀 산화막에 있어서는 핀홀이 형성되지 않았다.
[예 6]
(1) P형 불순물로서 붕소를 함유하고, 0.01 ∼ 0.02Ωcm의 고유저항을 가진 5매의 5인치 실리콘(100)을 준비하였다.
(2) 49%HF와 에틸알콜로 이루어진 혼합용액(혼합비 2:1)중에, 상기 실리콘웨이퍼를 양극으로 하고, 상기 실리콘웨이퍼와 대향해서 직경 5인치의 백금판을 음극으로 설치하였다. 용액을 통한 백금판으로의 통전을 방지하기 위하여 실리콘웨이퍼의 뒤면을 도포하였다. 실리콘웨이퍼의 측면에지도 도포한 반면, 용액을 통해서 백금판으로 통전시키기 위하여 실리콘웨이퍼의 앞면전체는 피복하지 않았다.
(3) 다공질실리콘 웨이퍼를 가진 5매의 웨이퍼를 1시간 산소분위기에서 400℃ 에서 산화처리하였다. 이러한 조건하에서의 산화에 의해 50Å이하의 두께의 산화막을 형성하였다. 그러므로, 실리콘산화막은 내부에 단결정실리콘이 산화되지 않고 남은 채 다공질실리콘의 표면 및 기공벽에만 형성되었다.
(4) 5매의 웨이퍼를 약 30분간 묽은 1.25% HF수용액에 담그고, 수세하여, 다공질층에 형성된 초박형의 실리콘산화막을 제거하였다.
(5) 상기 웨이퍼를 CVD성장로에 놓고, 아래와 같은 조건하에서 계속해서 가열처리하였다. 각 웨이퍼에 대해서 변화시킨 조건(b)는 변화시켰다.
(a) 온도 : 1100℃
압력 : 80 Torr
가스 : H2, 230(L/min)
시간 : 7.5분
(b) 온도 : 1100℃
압력 : 80 Torr
가스 : H2, 230(L/min)
SiH4, 가변(L/min)
시간 : 5분
SiH4의 유량을 조정함으로써, 각 웨이퍼에 대해서 성장속도를 2, 5, 10, 50 또는 140nm/min 으로 조절하였다.
(c) 온도 : 900℃
압력 : 80 Torr
가스 : H2/SiH2Cl2, 230/0.25(L/min)
상기 열처리에 의해서, 약 2㎛ 두께로 단결정실리콘층을 형성하였다.
(6) 웨이퍼의 표면에, 산화막을 형성하였다. 웨이퍼와 석영유리기판을 통상의 반도체프로세스에서와 같이 화학적으로 세정하였다. 웨이퍼와 석영유리기판의 표면을 산소플라즈마에 노출시키고, 수세하였다. 기판을 천천히 같이 접촉시켰다. 이렇게 함으로써, 2개는 접착되어 일체화되었다. 그후 접착된 웨이퍼를 2시간 동안 300℃에서 열처리하였다.
(7) 웨이퍼의 다공질실리콘층을 지닌 웨이퍼의 뒤면을 연마하여 기판의 전체면에 전체의 다공질실리콘을 노출시켰다. 웨이퍼를 약 2시간동안 HF, H2O2및 알콜을 함유하는 수용성 혼합용액에 담그고 에칭에 의해 다공질실리콘을 제거하였으며, 이에 의해 산화실리콘을 사이에 두고 에피택셜실리콘층을 제2웨이퍼에 전사하였다. 섹코에칭에 의해 결정결함을 전개시키고, 노마르스키이차동간섭현미경에 의해 단결정실리콘층에 있어서의 결정결함밀도를 측정하였다. 그 결과, 대부분의 결정결함은 적층결함이었으며, 열처리(b)에 있어서의 성장속도에 따라서, 밀도는 각각 2nm/min에서 1×102/cm2, 5nm/min 에서 3×102/cm2, 10 nm/min 에서 5×102/cm2, 50nm/min 에서 1.7×103/cm2및 140nm/min 에서 1.6×103/cm2되었다. 이와같이 처리(b)의 도입과 50에서 10nm/min 이하로의 처리(b)에서의 성장속도의 저하는 약의 비율만큼 적층결함밀도를 괄목할만하게 감소시켰다.
[예 7]
(1) P형 불순물로서 붕소를 함유하고, 0.01 ∼ 0.02Ωcm의 고유저항을 가진 5매의 5인치 실리콘(100)웨이퍼를 준비하였다.
(2) 49%HF와 에틸알콜로 구성된 혼합용액(혼합비 2:1)중에, 상기 실리콘웨이퍼를 양극으로 하고, 상기 실리콘웨이퍼와 대향해서 직경 5인치의 백금판을 음극으로 하였다. 실리콘웨이퍼의 뒤면은 도포하여 용액을 통한 백금판으로의 통전을 방지하였다. 실리콘웨이퍼의 측면에지도 도포한 반면에, 실리콘웨이퍼의 앞면의 전체는 노출시켜 용액을 통해 백금판으로 통전시켰다. 12분간 10mA/cm2의 전류밀도로 실리콘웨이퍼와 백금판사이에 전류를 인가함으로써 실리콘웨이퍼를 양극산화하여 12㎛ 두께의 다공질실리콘 표면층을 형성하였다. 이 양극산화는 각각의 웨이퍼에 대하여 개별적으로 행해졌다. 웨이퍼중 하나에 대하여 기공률측정을 하여 약 20%의 기공률을 가진 것을 발견하였다.
(3) 상기 웨이퍼를 CVD성장로에 놓고, 성장을 위해 아래와 같은 조건하에서 계속해서 열처리를 하였다. 각 웨이퍼에 대해 성장조건(b)를 변화시켰다.
(a) 온도 : 900℃
압력 : 20 Torr
가스 : H2, 230(L/min)
시간 : 7.5분
(b) 온도 : 가변
압력 : 20 Torr
가스 : H2, 230(L/min)
SiH4, 0.005(L/min)
시간 : 5분
5매의 각 웨이퍼에 대한 온도는 700℃, 750℃, 770℃, 800℃ 및 900℃였다. 이에 대응하여 성장속도는 2.8, 5.6, 28, 56 또는 140nm/min 이었다.
(c) 온도 : 900℃
압력 : 20 Torr
가스 : H2SiH4230/0.25(L/min)
시간 : 13분
상기 열처리에 의해서, 단결정실리콘층을 약 2㎛ 두께로 형성하였다.
(4) 섹코에칭에 의해 결정결함을 전개시키고, 노마르스키이차동간섭현미경에 의해 단결정실리콘층에 있어서의 결정결함을 측정하였다. 그 결과, 대부분의 결정결함은 적층결함이었으며, 열처리(b)에 있어서의 온도에 따라서 밀도는 각각 900℃에서 2.1×102/cm2, 80℃에서 3.4×102/cm2, 770℃에서 1.2×105/cm2, 750℃에서 5×105/cm2700℃에서 1.2×106/cm2이었다. 이와 같이, 열처리(b)의 도입과 770℃에서 800℃로의 열처리(b)에 있어서의 온도상승은 약의 비율만큼 적층결함밀도를 괄목할만하게 저하시켰다.
[예 8]
(1) P형 불순물로서 붕소를 함유하고, 0.01 ∼ 0.02Ωcm의 저항을 가진 5매의 5인치 실리콘(100)웨이퍼를 준비하였다.
(2) 49%HF와 에틸알콜로 구성된 혼합용액(혼합비 2:1)중에, 상기 실리콘웨이퍼를 양극으로 하고, 상기 실리콘웨이퍼와 대향해서 직경 5인치의 백금판을 음극으로 설치하였다. 실리콘웨이퍼의 뒤면을 도포해서 용액을 통한 백금판으로의 통전을 방지하였다. 실리콘웨이퍼의 측면에지도 도포한 반면, 실리콘웨이퍼의 앞면의 전체는 노출시켜 용액을 통해 백금판으로 통전시켰다. 12분간 7mA/cm2의 전류밀도로 실리콘웨이퍼와 백금판사이에 전류를 인가함으로써 실리콘웨이퍼를 양극산화하여, 12㎛ 두께의 다공질실리콘 표면층을 형성하였다. 이 양극산화는 각 웨이퍼에 대해 개별적으로 행해졌다. 다공질층을 지닌 웨이퍼중 하나에 대해 기공률측정을 한 바, 약 16%의 기공률을 갖는 것이 발견되었다.
(3) 상기 웨이퍼를 CVD성장로에 놓고, 아래와 같은 조건하에서 계속해서 열처리를 하였다. 성장조건은 각 웨이퍼에 대해 변화시켰다.
(a) 온도 : 900℃
압력 : 20 Torr
가스 : H2, 230(L/min)
SiH4, 가변(L/min)
시간 : 5분
SiH4의 유량은 5개의 각 웨이퍼에 대해 각각 0.005, 0.01, 0.05, 0.1 또는 0.5L/min 으로 설정되었다. 이에 대응하여 성장속도는 2.8, 5.6, 28, 56 또는 140 nm/min 이었다.
(b) 온도 : 900℃
압력 : 20 Torr
가스 : H2/SiH4, 230/0.25(L/min)
시간 : 13분
상기 열처리에 의해, 약 2㎛ 의 두께로 단결정실리콘층을 형성하였다.
5매의 각 웨이퍼에 대한 온도는 700℃, 750℃, 770℃, 800℃ 및 900℃였다. 이에 대응하여 성장속도는 2.8, 5.6, 28, 56 또는 140nm/min 이었다.
(c) 온도 : 900℃
압력 : 20 Torr
가스 : H2SiH4230/0.25(L/min)
시간 : 13분
상기 열처리에 의해서, 단결정실리콘층을 약 2㎛ 두께로 형성하였다.
(4) 섹코에칭에 의해 결정결함을 전개시키고, 단결정실리콘층에 있어서의 결정결함밀도를 노마르스키이차동간섭현미경으로 측정하였다. 그 결과, 대부분의 결정결함은 적층결함이었으며, 열처리(a)에 있어서의 SiH4의 유량에 따라서, 밀도는 각각 0.005 L/min 에서 4×102/cm2, 0.01 L/min에서 5×102/cm2, 0.05 L/min 에서 1.5×103/cm2, 0.1 L/min 에서 1.7×103/cm2및 0.05 L/min에서 1.7×103/cm2였다. 이와 같이, 처리(a)의 도입과 0.05로부터 0.01 L/min 이하로의 처리(a)에 있어서의 유량의 저하는 적층결함밀도를 약의 비율만큼 괄목할만하게 감소시켰다.
[예 9]
(1) P형 불순물로서 붕소를 함유하고, 0.01 ∼ 0.02Ωcm의 고유저항을 가진 3매의 5인치실리콘(100) 웨이퍼를 준비하였다.
(2) 49%HF와 에틸알콜로 구성된 혼합용액(혼합비 2:1)중에, 상기 실리콘웨이퍼를 양극으로 하고, 상기 실리콘웨이퍼와 대향해서 직경 5인치의 백금판을 음극으로 설치하였다. 실리콘웨이퍼의 뒤면은 도포하여 용액을 통한 백금판으로의 통전을 방지하였다. 실리콘웨이퍼의 측면에지도 도포한 반면에, 실리콘웨이퍼의 앞면 전체는 노출시켜 용액을 통해 백금판으로 통전시켰다. 12분간 10mA/cm2의 전류밀도로 실리콘웨이퍼와 백금판사이에 전류를 인가함으로써 실리콘웨이퍼를 양극산화하여 12㎛ 두께의 다공질실리콘 표면층을 형성하였다. 이 양극산화는 각각의 웨이퍼에 대해 개별적으로 행해졌다. 다공질층을 가진 웨이퍼중 하나에 대하여 기공률측정을 한 바, 약 20%의 기공률을 가진 것을 발견하였다.
(3) 다공질실리콘웨이퍼를 가지는 2개의 웨이퍼를 1시간동안 산소분위기에서 400℃에서 산화처리하였다. 이러한 조건하에서의 산화에 의해 50Å이하의 얇은 산화막을 형성하였다. 따라서, 실리콘산화막은, 내부에 단결정실리콘이 산화되지 않고 남은 채, 다공질실리콘의 표면 및 기공벽에만 형성되었다.
(4) 5매의 웨이퍼를 약 30분간 묽은 1.25%HF 수용액에 담그고, 수세하여 다공질층에 형성된 초박형의 실리콘산화막을 제거하였다.
(5) 상기 웨이퍼를 CVD성장로에 놓고, 다음과 같은 조건하에서 계속해서 열처리 하였다.
(a) 온도 : 1120℃
압력 : 80 Torr
가스 : H2, 230(L/min)
시간 : 7.5분
(b) 온도 : 1120℃
압력 : 80 Torr
가스 : H2, 230(L/min)
SiH2Cl2, 0.005(L/min)
시간 : 5분
(c) 온도 : 900℃
압력 : 80 Torr
가스 : H2/SiH2Cl2230/0.4(L/min)
상기 열처리에 의해, 약 0.29㎛ 의 두께로 단결정실리콘층을 형성하였다. 2매의 웨이퍼중 한쪽 웨이퍼상의 결정성장시, 상기 열처리(b)는 생략하였다.
(6) 각각의 웨이퍼를 900℃에서 산소와 수소의 혼합기체분위기중에서 산화처리하여 200nm 두께의 실리콘산화막을 형성하였다.
(7) 상기 웨이퍼와 제2웨이퍼를 통상의 반도체프로세스에 있어서와 마찬가지로 화학적으로 세정하고, 최종적으로 묽은 HF 용액에 담가 세정한 후, 순수로 헹구고 나서 건조하였다. 이들 웨이퍼의 표면을 천천히 서로 접촉시킴으로써 접착(결합)일체화한 후, 이 접착된 웨이퍼를 5분간 1180℃에서 열처리하였다.
(8) 웨이퍼의 다공질실리콘을 지닌 해당 웨이퍼의 뒤면을 연마해서 기판의 전체면상에 다공질실리콘전체를 노출시켰다. 이 웨이퍼를 약 2시간동안 HF, H2O2및 알콜을 함유하는 수용성혼합용액에 침지하여 다공질실리콘을 에칭에 의해 제거함으로써, 실리콘산화막을 개재해서 제2웨이퍼상에 약 0.2㎛ 두께의 에피택셜실리콘층을 전사하였다.
(9) 이 기판을 100%수소분위기중 1100℃ 에서 4시간동안 열처리하였다.
(10) 상기 에피택셜실리콘층의 전체면을 노마르스키이차동간섭현미경으로 주의깊게 관찰하였다. 단계(5)의 처리(b)를 행하지 않고 제작한 기판은, 표면상에 약100개의 핀홀과, 결합적 계면으로 침투해들어온 에칭액에 의한 실리콘산화막의 에칭에 의해 형성된 것으로 여겨지는 틈새를 지니고 있었다. 처리(b)를 실시해서 제작한 기판은 단지 2개의 틈새만이 관찰되었다.
[예 10]
(1) P형 불순물로서 붕소를 함유하고 고유저항이 0.01 ∼ 0.02Ωcm인 3매의 5인치 실리콘(100) 웨이퍼를 준비하였다.
(2) 49%HF와 에틸알콜로 이루어진 혼합용액(혼합비 2:1)중에, 상기 실리콘웨이퍼를 양극으로 하고, 상기 실리콘웨이퍼와 대향해서 직경 5인치의 백금판을 음극으로 설치하였다. 실리콘웨이퍼의 뒤면을 도포해서 상기 용액에 의한 백금판에의 통전을 방지하였다. 실리콘웨이퍼의 측면에지도 도포하는 한편, 실리콘웨이퍼의 앞면전체는 노출되어 상기 용액에 의해 백금판에 통전하였다. 실리콘웨이퍼와 백금판사이에 전류를 7mA/cm2의 전류밀도로 인가하여 실리콘웨이퍼를 양극산화하여 12㎛ 두께의 다공질실리콘표면층을 형성하였다. 이 양극산화는, 각각의 웨이퍼에 대해 개별적으로 실시하였다. 다공질층을 지닌 웨이퍼중의 1매의 기공률 측정을 행한 바, 기공률은 16%정도임을 알게 되었다.
(3) 상기 웨이퍼를 CVD성장로에 놓고, 이하의 조건하에서 연속적으로 열처리 하였다.
(a) 온도 : 900℃
압력 : 20 Torr
가스 : H2, 230(L/min)
SiH4, 0.005(L/min)
(b) 온도 : 900℃
압력 : 80 Torr
가스 : H2/SiH2Cl2, 230/0.4(L/min)
상기 열처리에 의해, 약 0.30㎛ 두께의 단결정실리콘층을 형성하였다. 2매의 웨이퍼중 한쪽 웨이퍼상의 결정성장시, 상기 열처리(a)는 생략하였다.
(4) 상기 2매의 웨이퍼를 각각 900℃에서, 산소와 수소의 혼합기체분위기중에서 산화처리하여 200nm 두께의 실리콘산화막을 형성하였다.
(5) 상기 웨이퍼와 제2웨이퍼를 통상의 반도체프로세스에 있어서와 마찬가지로 화학적으로 세정하고, 최종적으로 묽은 HF 용액에 담가 세정한 후, 순수로 헹구고나서, 건조하였다. 이들 웨이퍼의 표면을 천천히 서로 접촉시킴으로써, 접착하여 일체화한 후, 이 접착된 웨이퍼를 2시간동안 800℃에서 열처리하였다.
(6) 웨이퍼의 다공질실리콘을 지닌 해당 웨이퍼의 뒤면을 연마하여 기판의 전체면상에 다공질실리콘전체를 노출시켰다. 이 웨이퍼를 약 2시간동안 HF, H2O2및 알콜을 함유하는 수용성혼합용액에 침지하여 다공질실리콘을 에칭에 의해 제거함으로써, 실리콘산화막을 개재해서 제2웨이퍼상에 약 0.2㎛ 두께의 에피택셜실리콘층을 전사하였다.
(7) 이 기판을 100%수소분위기중 1100℃ 에서 4시간동안 열처리하였다.
(8) 상기 에피택셜실리콘층의 전체면을 노마르스키이차동간섭현미경으로 주의깊게 관찰하였다. 단계(3)의 처리(a)를 행하지 않고 제작한 기판은, 표면상에 약100개의 핀홀과, 결합의 계면으로 침투해들어온 에칭액에 의한 실리콘산화막의 에칭에 의해 형성된 것으로 여겨지는 틈새를 지니고 있었다. 처리(b)를 실시해서 제작한 기판은 단지 2개의 틈새만이 관찰되었다.
압력 : 20 Torr
가스 : H2/SiH2Cl2230/0.25(L/min)
시간 : 5분
상기 열처리에 의해, 약 2㎛ 두께의 단결정실리콘층을 형성하였다.
(9) 섹코 에칭에 의해 결정결합을 전개시켜, 상기 단결정실리콘층중의 결정결함의 밀도를 노마르스키이차동간섭현미경에 의해 측정한 결과, 결정결함의 대부분은 적층결함이었으며, 열처리(b)의 온도에 따라 적층결함의 밀도는, 각각 900℃에서 2.1×102/cm2, 800℃ 에서 3.4×102/cm2, 770℃에서 1.2×105/cm2, 750℃에서 5×105/cm2, 700℃에서 1.2×106/cm2였다. 이와 같이 열처리(b)의 도입과 770℃∼800℃의 온도의 상승에 의해 적층결함의 밀도는 1/3∼1/1000 정도의 비율만큼 현저하게 저감되었다.
이상, 본 발명에 의하면, 열처리온도 또는 성장속도를 적절하게 제어함으로써, 균일하고 결정결함이 적은 에피택셜실리콘층을 지닌 반도체기판을 제조하는 것이 가능하다.

Claims (105)

  1. 다공질단결정실리콘층과 비다공질단결정실리콘층이 성장된 반도체기판을 제조하는 방법에 있어서, 다공질 실리콘층을 가진 기판을 제공하는 단계와, 적어도 실리콘원료가스와 수소가스를 포함하는 분위기에서 상기 다공질실리콘층상에 단결정실리콘층을 20nm/min이하의 성장속도로 성장시키는 단계로 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
  2. 제1항에 있어서, 성장로내에 원료가스를 공급함으로써 상기 다공질실리콘층상에 상기 비다공질단결정실리콘층을 성장시키는 것을 특징으로 하는 반도체기판의 제조방법.
  3. 제2항에 있어서, 상기 원료가스는 실란, 디클로로실란, 트리클로로실란, 테트라클로로실란 및 디실란으로부터 선택되는 것을 특징으로 하는 반도체기판의 제조방법.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 비다공질단결정실리콘층의 성장전에, 상기 다공질실리콘층을 비산화성분위기중에서 가열하는 것을 특징으로 하는 반도체기판의 제조방법.
  5. 제4항에 있어서, 상기 비산화성분위기는 수소분위기인 것을 특징으로 하는 반도체기판의 제조방법.
  6. 제4항에 있어서, 상기 비다공질단결정실리콘층의 성장전에 자연산화막을 제거하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  7. 제1항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  8. 제1항에 있어서, 상기 성장속도는 2nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  9. 제5항에 있어서, 상기 비다공질단결정실리콘층의 성장전에 자연산화막을 제거하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  10. 제5항에 있어서, 상기 성장속도는 20nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  11. 제9항에 있어서, 상기 성장속도는 20nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  12. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 비다공질단결정실리콘층의 성장전에 자연산화막을 제거하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  13. 제12항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  14. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 단결정실리콘층의 성장전에 상기 다공질실리콘층의 내부기공벽상에 산화막을 형성하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  15. 제14항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  16. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 단결정실리콘층의 성장전에, 상기 다공질실리콘층의 내부기공벽상에 산화막을 형성하는 단계와, 수소분위기 중에서 상기 다공질실리콘층을 열처리하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  17. 제16항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  18. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 성장속도는 2nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  19. 제1항 또는 제2항에 있어서, 상기 비다공질단결정실리콘층의 성장중에 상기 다공질실리콘층을 900℃이상의 온도로 가열하는 것을 특징으로 하는 반도체기판의 제조방법.
  20. 다공질실리콘층과 비다공질단결정실리콘층이 성장된 반도체기판의 제조방법에 있어서, 다공질실리콘층을 가진 기판을 제공하는 단계와, 20nm/min 이하의 성장속도로 상기 다공질실리콘층상에 단결정실리콘층을 성장시키는 단계와, 상기 20nm/min 이하의 성장속도보다 더 큰 증가된 성장속도로 단결정실리콘층을 성장시키는 단계로 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
  21. 제20항에 있어서, 성장로내에 원료가스를 공급함으로써 상기 다공질실리콘층상에 20nm/min 이하의 성장속도 또는 상기 20nm/min 이하의 성장속도보다 더 큰 증가된 성장속도로 상기 비다공질단결정실리콘층을 성장시키는 것을 특징으로 하는 반도체기판의 제조방법.
  22. 제21항에 있어서, 상기 원료가스는 실란, 디클로로실란, 트리클로로실란, 테트라클로로실란 및 디실란으로부터 선택되는 것을 특징으로 하는 반도체기판의 제조방법.
  23. 제20항 내지 제22항중 어느 한 항에 있어서, 상기 비다공질단결정실리콘층의 성장전에, 상기 다공질실리콘층을 비산화성분위기중에서 가열하는 것을 특징으로 하는 반도체기판의 제조방법.
  24. 제23항에 있어서, 상기 비산화성분위기는 수소분위기인 것을 특징으로 하는 반도체기판의 제조방법.
  25. 제23항에 있어서, 상기 비다공질단결정실리콘층의 성장전에 자연산화막을 제거하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  26. 제20항에 있어서, 상기 성장속도는 10nm/min인 것을 특징으로 하는 반도체기판의 제조방법.
  27. 제20항에 있어서, 상기 성장속도는 2nm/min인 것을 특징으로 하는 반도체기판의 제조방법.
  28. 제24항에 있어서, 상기 비다공질단결정실리콘층의 성장전에 자연산화막을 제거하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  29. 제24항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  30. 제28항에 있어서, 상기 성장속도는 2nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  31. 제20항 내지 제22항중 어느 한 항에 있어서, 상기 비다공질단결정실리콘층의 성장전에 자연산화막을 제거하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  32. 제31항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  33. 제20항 내지 제22항중 어느 한 항에 있어서, 상기 단결정실리콘층의 성장전에, 상기 다공질실리콘층의 내부기공벽상에 산화막을 형성하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  34. 제33항에 있어서 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  35. 제20항 내지 제22항중 어느 한 항에 있어서, 상기 단결정실리콘층의 성장전에, 상기 다공질실리콘층의 내부기공벽상에 산화막을 형성하는 단계와, 수소분위기중에서 상기 다공질단결정실리콘층을 열처리하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  36. 제35항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  37. 제20항 내지 제22항중 어느 한 항에 있어서, 상기 성장속도는 10nm/min이하인 것을 특징으로 하는 반도체기판의 제조방법.
  38. 제21항에 있어서, 상기 비다공질단결정실리콘층의 성장중에 상기 다공질실리콘층을 900℃ 이상의 온도로 가열하는 것을 특징으로 하는 반도체기판의 제조방법.
  39. 제20항에 있어서, 상기 단결정실리콘층의 성장이전에 수소를 포함하는 분위기속에서 상기 다공질실리콘층을 가열하는 것을 특징으로 하는 반도체기판의 제조방법.
  40. 다공질실리콘층을 가진 제1기판을 제공하는 단계와, 적어도 실리콘원료가스와 수소가스를 포함하는 분위기에서 20nm/min 이하의 성장속도로 상기 다공질실리콘 층상에 단결정실리콘층을 성장시키는 단계와, 상기 단결정실리콘층이 내부에 위치하도록 상기 제1기판을 상기 제2기판에 접합시키는 단계와, 상기 다공질실리콘층을 제거하는 단계로 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
  41. 제40항에 있어서, 성장로내에 원료가스를 공급함으로써, 상기 다공질실리콘 층상에 상기 비다공질단결정실리콘층을 성장시키는 것을 특징으로 하는 반도체기판의 제조방법.
  42. 제41항에 있어서, 상기 원료가스는 실란, 디클로로시란, 트리클로로실란, 테트라클로로실란 및 디실란으로부터 선택되는 것을 특징으로 하는 반도체기판의 제조방법.
  43. 제40항 내지 제42항중 어느 한 항에 있어서, 상기 비다공질단결정실리콘층의 성장전에, 상기 다공질실리콘층을 비산화성분위기중에서 가열하는 것을 특징으로 하는 반도체기판의 제조방법.
  44. 제43항에 있어서, 상기 비산화성분위기는 수소분위기인 것을 특징으로 하는 반도체기판의 제조방법.
  45. 제43항에 있어서, 상기 비다공질단결정실리콘층의 성장전에 자연산화막을 제거하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  46. 제40항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  47. 제40항에 있어서, 상기 성장속도는 2nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  48. 제44항에 있어서, 상기 비다공질단결정실리콘층의 성장전에 자연산화막을 제거하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  49. 제43항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  50. 제43항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  51. 제40항 내지 제42항중 어느 한 항에 있어서, 상기 비다공질단결정실리콘 층의 성장전에 자연산화막을 제거하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  52. 제51항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  53. 제40항 내지 제42항중 어느 한 항에 있어서, 상기 단결정실리콘층의 성장전에 상기 다공질실리콘층의 내부기공벽상에 산화막을 형성하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  54. 제53항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  55. 제40항 내지 제42항중 어느한 항에 있어서, 상기 단결정실리콘층의 성장전에, 상기 다공질실리콘층의 내부기공벽상에 산화막을 형성하는 단계와, 수소분위기중에서 상기 다공질실리콘층을 열처리하는 단계를 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  56. 제55항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  57. 제40항 내지 제42항중 어느 한 항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  58. 제41항에 있어서, 상기 비다공질단결정실리콘층의 성장중에 상기 다공질단결정실리콘층을 900℃ 이상의 온도로 가열하는 것을 특징으로 하는 반도체기판의 제조방법.
  59. 제40항에 있어서, 상기 단결정실리콘층의 성장은 20nm/min 이하의 성장속도로 행해지며, 그후 증가된 성장속도로 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  60. 제40항에 있어서, 상기 절연층을 상기 제1기판상에 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
  61. 제60항에 있어서, 상기 절연층을 상기 비다공질단결정실리콘층의 표면의 열산화에 의해 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
  62. 제60항 또는 제61항에 있어서, 상기 제2기판은 단결정실리콘기판인 것을 특징으로 하는 반도체기판의 제조방법.
  63. 제62항에 있어서, 상기 제2기판의 적층면상에 산화층이 형성되어 있는 것을 특징으로 하는 반도체기판의 제조방법.
  64. 제62항에 있어서, 상기 제2기판의 적층면은 단결정실리콘으로 구성되어 있는 것을 특징으로 하는 반도체기판의 제조방법.
  65. 제60항 또는 제61항에 있어서, 상기 제2기판은 유리로 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
  66. 제40항에 있어서, 상기 절연층을 상기 제2기판상에 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
  67. 제66항에 있어서, 상기 절연층을 상기 단결정실리콘기판의 열산화에 의해 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
  68. 제66항에 있어서, 상기 절연층은 유리기판을 구성하는 것을 특징으로 하는 반도체기판의 제조방법.
  69. 제66항 내지 제68항중 어느한 항에 있어서, 상기 제1기판의 적층면은 비다공질단결정실리콘층으로 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
  70. 다공질실리콘층을 가진 제1기판을 제공하는 단계와, 20nm/min 이하의 성장속도로 상기 다공질실리콘층상에 단결정실리콘층을 성장시키는 단계와, 상기 20nm/min 이하의 성장속도보다 더 큰 증가된 성장속도로 단결정실리콘층을 성장시키는 단계와, 상기 단결정실리콘층이 내부에 위치하도록 상기 제1기판을 제2기판에 접합시키는 단계와, 상기 다공질실리콘층을 제거하는 단계로 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
  71. 제40항 또는 70항에 있어서, 상기 제1기판은 상기 제2기판에 절연층을 개재해서 접합되는 것을 특징으로 하는 반도체기판의 제조방법.
  72. 제1항, 제20항, 제40항, 제70항중 어느한 항에 있어서, 상기 비다공질단결정실리콘층을 성장시키는 단계중 상기 다공질실리콘층의 온도를 900℃이상이고 상기 다공질실리콘층의 융점을 초과하지 않도록 제어하는 것을 특징으로 하는 반도체기판의 제조방법.
  73. 제1항, 제20항, 제40항 및 제70항중 어느한 항에 있어서, 상기 단결정 실리콘층의 성장이전에 상기 다공질실리콘층의 외부표면상에 있는 산화막을 제거하는 단계를 또 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  74. 제1항, 제20항, 제40항 및 제70항중 어느한 항에 있어서, 상기 단결정실리콘의 성장이전에 수소를 포함하는 분위기중에서 상기 다공질실리콘층을 열처리하는 단계를 또 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  75. 제1항, 제20항, 제40항 및 제70항중 어느한 항에 있어서, 상기 단결정실리콘층의 성장이전에 상기 다공질실리콘층의 기공벽상에 산화막을 형성하고, 상기 다공질실리콘층의 외부표면상의 산화막을 제거하는 단계를 또 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  76. 제1항, 제20항, 제40항 및 제70항중 어느한 항에 있어서, 상기 단결정실리콘층의 성장이전에 상기 다공질실리콘층의 기공벽상에 산화막을 형성하는 단계와, 상기 다공질실리콘층의 외부표면상의 산화막을 제거하는 단계와, 수소를 포함하는 분위기중에서 상기 다공질실리콘층을 열처리하는 단계로 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
  77. 제1항 또는 제40항에 있어서, 상기 실리콘원료가스는 실란, 디클로로실란, 트리클로로실란, 테트라클로로실란 및 디실란으로부터 선택된 하나 또는 조합인 것을 특징으로 하는 반도체기판의 제조방법.
  78. 제20항 또는 제70항에 있어서, 실리콘원료가스로써 실란을 포함하는 분위기중에서 20nm/min 이하의 제1성장속도로 상기 단결정실리콘층의 성장이 행해지고, 실리콘원료가스로써 디클로로실란을 포함하는 분위기중에서 제1성장속도보다 더큰 제2성장속도로 성장이 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  79. 제20항 또는 제70항에 있어서, 실리콘원료가스로써 디클로로실란을 포함하는 분위기중에서 20nm/min 이하의 제1성장속도와 상기 제1성장속도 보다 더 큰 제2성장속도로 상기 단결정실리콘층의 성장이 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  80. 제20항 또는 제70항에 있어서, 실란원료가스를 포함하는 분위기중에서 20nm/min 이하의 제1성장속도와 상기 제1성장속도보다 더 큰 제2성장속도로 상기 단결정실리콘층의 성장이 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  81. 제1항, 제20항, 제40항 및 제70항중 어느한 항에 있어서, 10Torr-76Torr 범위의 압력하에서 상기 단결정실리콘층의 성장이 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  82. 제1항, 제20항, 제40항 및 제70항중 어느한 항에 있어서, 800℃ 이상의 온도에서 상기 단결정실리콘층의 성장이 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  83. 제1항, 제20항, 제40항 및 제70항중 어느한 항에 있어서, 상기 단결정실리콘층의 성장이전에 수소를 포함하는 분위기중에서 다공질실리콘층이 열처리되고, 단결정실리콘층의 성장 및 수소를 포함하는 분위기중에서의 열처리를 동일한 CVD성장로에서 연속적으로 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  84. 제40항 또는 제70항에 있어서, 단결정실리콘층상에 산화층이 형성되고, 상기 제2기판이 단결정실리콘층상에 형성된 산화층에 접합되는 것을 특징으로 하는 반도체기판의 제조방법.
  85. 제40항, 제70항 및 제84항중 어느한 항에 있어서, 상기 제2기판상에 산화층이 형성되고, 상기 제2기판상에 형성된 산화층에 상기 제1기판이 접합되는 것을 특징으로 하는 반도체기판의 제조방법.
  86. 제84항 또는 제85항에 있어서, 상기 산화층은 열적으로 산화된 실리콘인 것을 특징으로 하는 반도체기판의 제조방법.
  87. 제40항 또는 제70항에 있어서, 상기 제2기판재료는 수정, 유리, 또는 실리콘인 것을 특징으로 하는 반도체기판의 제조방법.
  88. 제1항, 제20항, 제40항 및 제70항중 어느한 항에 있어서, 단결정 실리콘층의 성장이전에 디음의 단계(a)-(c)가 행해지는 것을 특징으로 하는 반도체기판의 제조방법. (a) 다공질실리콘층상에 산화-처리를 행하는 단계 (b) 산화처리에 의해 다공질실리콘층의 표면에 형성된 실리콘산화층을 제거하는 단계 (c) 수소, 질소 또는 불활성가스의 분위기중에서 다공질실리콘층에 열처리를 행하는 단계.
  89. 제1항, 제20항, 제40항 및 제70항중 어느한 항에 있어서, 상기 단결정실리콘층의 두께가 수 nm에서 수 10nm의 범위가 되도록 20nm/min 이하의 속도로 상기 단결정실리콘층의 성장이 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  90. 제40항 또는 제70항에 있어서, HF를 함유하는 에천트에 의해서 상기 다공질실리콘층의 제거가 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  91. 제87항에 있어서, HF를 함유하는 용액을 사용해서 상기 다공질실리콘층의 제거가 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  92. 제40항 또는 제70항에 있어서, 상기 다공질실리콘층의 제거단계를 행한 후에 수소분위기중에서 반도체기판을 열처리하는 것을 특징으로 하는 반도체기판의 제조방법.
  93. 제40항 또는 제70항에 있어서, 상기 다공질실리콘층의 제거단계를 행한 후에 비다공질 단결정실리콘층상에 단결정실리콘을 성장시키는 것을 특징으로 하는 반도체기판의 제조방법.
  94. 제1항 또는 제20항에 있어서, 상기 단결정실리콘층이 내부에 위치하도록 상기 기판을 제2기판에 접합시키는 단계와, 상기 다공질실리콘층을 제거하는 단계를 또 구비한 것을 특징으로 하는 반도체기판의 제조방법.
  95. 제40항 또는 제70항에 있어서, 상기 제1기판을 상기 제2기판에 접합한 후에, 상기 다공질실리콘층이 노출되고, 이어서 다공질실리콘층의 제거가 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  96. 제70항에 있어서, 상기 성장속도는 10nm/min 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  97. 다공질단결정 실리콘층과 그 위에 형성된 비다공질단결정 실리콘층을 가지고, 상기 비다공질단결정 실리콘층은 1000/cm2보다 적은 밀도의 적층결함을 가지는 청구항 제1항 또는 제20항의 제조방법에 의해 제조된 반도체기판.
  98. 제97항에 있어서, 상기 비다공질단결정 실리콘층은 ±4%이내의 범위의 층두께 균일성을 갖는 것을 특징으로 하는 반도체기판.
  99. 제97항에 있어서, 상기 적층결함은 세코에칭(secco etching)에 의해 발생한 결함인 것을 특징으로 하는 반도체기판.
  100. 제97항에 있어서, 상기 비다공질단결정실리콘층은 0.5nm 이하의 면거칠기를 갖는 것을 특징으로 하는 반도체기판.
  101. 제97항에 있어서, 상기 비다공질단결정실리콘층은 핀홀을 가지지 않는 것을 특징으로 하는 반도체기판.
  102. 제97항에 있어서, 상기 비다공질단결정실리콘층은(001)의 평면배향을 가지는 것을 특징으로 하는 반도체기판.
  103. 제97항에 있어서, 상기 다공질단결정실리콘층은 50%이하의 다공률을 가지는 것을 특징으로 하는 반도체기판.
  104. 20nm/min 이하의 성장속도 또는 상기 20nm/min 이하의 성장속도보다 더 큰 성장속도로 상기 제2기판상에 형성된 단결정실리콘층이 100/cm2보다 적은 결정결함밀도의 결정결함을 가지는 것을 특징으로 하는 청구항 제131항 기재의 제조방법에 의해 제조된 반도체기판.
  105. 제104항에 있어서, 20nm/min 이하의 성장속도 또는 상기 20nm/min 이하의 성장속도보다 더 큰 성장속도로 상기 제2기판상에 형성된 단결정실리콘층이 ±4%이내의 층두께균일성을 가지는 것을 특징으로 하는 반도체기판.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0867919B1 (en) * 1997-03-26 2004-09-08 Canon Kabushiki Kaisha Semiconductor substrate and process for producing same
US6143628A (en) * 1997-03-27 2000-11-07 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
WO1999001893A2 (de) * 1997-06-30 1999-01-14 MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. Verfahren zur herstellung von schichtartigen gebilden auf einem substrat, substrat sowie mittels des verfahrens hergestellte halbleiterbauelemente
JP3501642B2 (ja) * 1997-12-26 2004-03-02 キヤノン株式会社 基板処理方法
KR100348513B1 (ko) * 1998-09-04 2002-08-13 캐논 가부시끼가이샤 반도체기판의 제작방법
EP0984483B1 (en) * 1998-09-04 2006-04-05 Canon Kabushiki Kaisha Semiconductor substrate and method for producing the same
TW465101B (en) * 1998-09-04 2001-11-21 Canon Kk Semiconductor substrate and method for producing the same
US6573159B1 (en) * 1998-12-28 2003-06-03 Shin-Etsu Handotai Co., Ltd. Method for thermally annealing silicon wafer and silicon wafer
US6653209B1 (en) 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
JP2001237403A (ja) * 2000-02-21 2001-08-31 Rohm Co Ltd 半導体装置の製法および超薄型半導体装置
US6589883B2 (en) * 2000-03-29 2003-07-08 Georgia Tech Research Corporation Enhancement, stabilization and metallization of porous silicon
WO2002004935A1 (fr) * 2000-07-06 2002-01-17 Asahi Kasei Kabushiki Kaisha Détecteur de molécules
JP2002050749A (ja) * 2000-07-31 2002-02-15 Canon Inc 複合部材の分離方法及び装置
US6771010B2 (en) 2001-04-30 2004-08-03 Hewlett-Packard Development Company, L.P. Silicon emitter with low porosity heavily doped contact layer
JP2004103600A (ja) * 2002-09-04 2004-04-02 Canon Inc 基板及びその製造方法
TWI242796B (en) * 2002-09-04 2005-11-01 Canon Kk Substrate and manufacturing method therefor
JP2004103855A (ja) * 2002-09-10 2004-04-02 Canon Inc 基板及びその製造方法
JP2004103946A (ja) * 2002-09-11 2004-04-02 Canon Inc 基板及びその製造方法
US7677254B2 (en) * 2003-10-27 2010-03-16 Philip Morris Usa Inc. Reduction of carbon monoxide and nitric oxide in smoking articles using iron oxynitride
DE102004030612B3 (de) * 2004-06-24 2006-04-20 Siltronic Ag Halbleitersubstrat und Verfahren zu dessen Herstellung
JP4958797B2 (ja) 2005-02-24 2012-06-20 ソイテック ＳｉＧｅ層の表面領域を酸化させる方法、ＳＧＯＩ構造体内の少なくとも１つの接合境界面を安定化させる方法、及びＳｉＧｅ層を半導体材料製の基板層と接合する方法
US9136134B2 (en) 2012-02-22 2015-09-15 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
CN104362263A (zh) * 2014-10-31 2015-02-18 华南理工大学 用于柔性显示器件制备的柔性薄膜衬底与基板分离工艺
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US20190131454A1 (en) * 2017-11-01 2019-05-02 Qualcomm Incorporated Semiconductor device with strained silicon layers on porous silicon
JP7247902B2 (ja) * 2020-01-10 2023-03-29 信越半導体株式会社 エピタキシャルウェーハの製造方法
FR3128056B1 (fr) * 2021-10-07 2023-10-27 Soitec Silicon On Insulator Procede de fabrication d’une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic poly-cristallin
KR20240067134A (ko) * 2021-10-07 2024-05-16 소이텍 다결정 SiC로 이루어진 캐리어 기판 상에 단결정 SiC로 이루어진 박층을 포함하는 복합 구조체를 제조하는 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0364139B1 (en) * 1988-10-02 1994-02-23 Canon Kabushiki Kaisha Crystal article and method for forming same
US5290712A (en) * 1989-03-31 1994-03-01 Canon Kabushiki Kaisha Process for forming crystalline semiconductor film
US5278092A (en) * 1989-08-07 1994-01-11 Canon Kabushiki Kaisha Method of forming crystal semiconductor film
US5278093A (en) * 1989-09-23 1994-01-11 Canon Kabushiki Kaisha Method for forming semiconductor thin film
JP2695488B2 (ja) * 1989-10-09 1997-12-24 キヤノン株式会社 結晶の成長方法
US5363793A (en) * 1990-04-06 1994-11-15 Canon Kabushiki Kaisha Method for forming crystals
JP2608351B2 (ja) * 1990-08-03 1997-05-07 キヤノン株式会社 半導体部材及び半導体部材の製造方法
ATE217447T1 (de) * 1990-08-03 2002-05-15 Canon Kk Verfahren zur herstellung eines halbleiterkörpers
US5403771A (en) * 1990-12-26 1995-04-04 Canon Kabushiki Kaisha Process for producing a solar cell by means of epitaxial growth process
JP2923700B2 (ja) * 1991-03-27 1999-07-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5198071A (en) * 1991-11-25 1993-03-30 Applied Materials, Inc. Process for inhibiting slip and microcracking while forming epitaxial layer on semiconductor wafer
EP1251556B1 (en) * 1992-01-30 2010-03-24 Canon Kabushiki Kaisha Process for producing semiconductor substrate
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP3416163B2 (ja) * 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
US5386142A (en) * 1993-05-07 1995-01-31 Kulite Semiconductor Products, Inc. Semiconductor structures having environmentally isolated elements and method for making the same
TW330313B (en) * 1993-12-28 1998-04-21 Canon Kk A semiconductor substrate and process for producing same

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