KR100776173B1 - 반도체 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 70
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 70
- 239000010703 silicon Substances 0.000 claims abstract description 70
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 32
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000005498 polishing Methods 0.000 claims abstract description 4
- 239000000126 substance Substances 0.000 claims abstract description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000227 grinding Methods 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 abstract description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 스트레인드 실리콘 막을 이용하여 채널 특성을 향상시킨 반도체 소자의 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조 방법은, 더미(dummy) 실리콘 기판 상에 실리콘 게르마늄 막을 증착하는 단계; 상기 실리콘 게르마늄 막 상에 실리콘 막을 증착하는 단계; 상기 실리콘 막 상에 버퍼(buffer)막을 형성하는 단계; 상기 버퍼 막 상에 실리콘 기판을 본딩(bonding)하는 단계; 상기 더미 실리콘 기판을 제거하는 단계; 상기 실리콘 게르마늄 막을 제거하는 단계; 및 상기 실리콘 막 상에 로직 소자를 형성하는 단계를 포함하여 이루어지고, 상기 실리콘 게르마늄 막에서 스트레인드 실리콘 막을 에피텍셜 성장시킨 후 상기 실리콘 게르마늄 막을 제거하여 게르마늄에 의한 트랜지스터 채널 열화를 방지하여 반도체 소자의 특성을 향상시킬 수 있다.
스트레인드 실리콘 막, 실리콘 게르마늄
Description
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 P형 모스 트랜지스터인 반도체 소자의 형성 공정을 보여주는 공정 순서도.
<도면의 주요부분에 대한 부호 설명>
100 : 실리콘 기판 110 : 버퍼 산화막
120 : 스트레인드 실리콘 막 130 : 실리콘 게르마늄 막
150 : 더미 실리콘 기판
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 스트레인드 실리콘 막을 이용하여 채널 특성을 향상시킨 반도체 소자의 제조 방법에 관한 것이다.
최근에, 트랜지스터는 단결정 실리콘 기저판을 사용해서 초고속 전류 구동능력을 구현하려고 많은 기술들이 적용되어지고 있다.
상기 기술들 중 하나는 단결정 실리콘 기저판 상에 차례로 적층된 이완된 실 리콘 게르마늄 막(Relaxed SiGe Layer) 및 스트레인드 실리콘 막(Strained Silicon Layer)이 구비된 반도체 기판을 사용하는 방안을 제시한다. 상기 반도체 기판은 이완된 실리콘 게르마늄 막을 이용하여 실리콘 막이 가질수 있는 격자상수(Lattice Constant)를 변형시켜서 스트레인드 실리콘 막을 갖도록 형성한 것이다.
상기 스트레인드 실리콘 막은 단결정 실리콘 기저판보다 큰 크기를 갖는 격자상수를 갖는다. 이는 동일 디자인 룰을 가지고 트랜지스터의 채널로서 스트레인드 실리콘 막을 사용할 때에 단결정 실리콘 기저판보다 캐리어들의 이동속도를 빠르게 할 수 있슴을 의미한다.
그리고, 상기 반도체 기판은 트랜지스터의 게이트 패턴에 중첩하는 소오스 및 드레인 영역들을 갖는다. 상기 소오스 및 드레인 영역들은 반도체 기판에 이온 주입공정을 수행해서 형성된다. 상기 소오스 및 드레인 영역의 불순물 이온들은 스트레인드 막 및 이완된 실리콘 게르마늄 막에서 서로 다른 확산 속도들을 갖는다. 즉, 상기 불순물 이온들은 이완된 실리콘 게르마늄 막 대비 스트레인드 실리콘 막에서 더 느린 확산 속도를 갖는다. 이는 게이트 패턴이 디자인 룰의 축소에 저촉되는 것을 완화시켜서 반도체 제조공정의 자유도를 증가시킨다. 따라서, 상기 반도체 기판을 이용한 반도체 제조공정은 초고속 전류 구동능력을 갖는 트랜지스터를 구현할 수 있다.
그러나, 상기 스트레인드 실리콘 막 제조시에 열공정에 의해 게르마늄이 스트레인드 실리콘 막으로 확산되어 트랜지스터 구동시에 채널이 열화되는 문제점이 있다.
본 발명은 실리콘 게르마늄 막이 없는 스트레인드 실리콘 막을 형성하여 채널 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은, 더미(dummy) 실리콘 기판 상에 실리콘 게르마늄 막을 증착하는 단계; 상기 실리콘 게르마늄 막 상에 실리콘 막을 증착하는 단계; 상기 실리콘 막 상에 버퍼(buffer)막을 형성하는 단계; 상기 버퍼 막 상에 실리콘 기판을 본딩(bonding)하는 단계; 상기 더미 실리콘 기판을 제거하는 단계; 상기 실리콘 게르마늄 막을 제거하는 단계; 및 상기 실리콘 막 상에 로직 소자를 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
상기 실리콘 막 상에 버퍼막을 형성하는 단계 이후에, 상기 버퍼막을 화학적기계적연마(CMP)하여 평탄화하는 단계를 더 포함하는 것을 특징으로 한다.
상기 실리콘 막은 스트레인드(strained) 실리콘 막으로 증착되는 것을 특징으로 한다.
상기 버퍼 막은 LP-CVD(Low Pressure Chemical Vapor Deposition)방법으로 형성되는 것을 특징으로 한다.
상기 더미 실리콘 기판은 그라인딩(grinding)으로 제거하는 것을 특징으로 한다.
상기 실리콘 게르마늄 막은 건식 식각 또는 습식 식각으로 제거하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 반도체 소자의 제조 방법에 대해서 구체적으로 설명한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 P형 모스 트랜지스터인 반도체 소자의 형성 공정을 보여주는 공정 순서도이다.
먼저, 도 1a에 도시된 바와 같이, 더미 실리콘 기판(dummy silicon substrate)(150) 상에 실리콘 게르마늄(SiGe) 막(130)을 에피텍셜 성장시켜 형성한다.
이때, 상기 실리콘 게르마늄 막(130)의 두께는 1000 내지 5000Å으로 한다.
상기 실리콘 게르마늄 막(130)은 에피텍셜 성장에 의해 형성된 이완된(relaxed) 결정조직을 가진다.
그리고, 상기 실리콘 게르마늄 막(130) 상에는 스트레인드 실리콘 막(120)이 에피텍셜 성장에 의하여 형성되어 있다.
상기 스트레인드 실리콘 막(120)의 두께는 500 ~ 5000Å으로 한다.
상기 실리콘 게르마늄 막(130)의 격자상수(lattice contant)는 실리콘 막의 격자상수 보다 크며, 이완된 실리콘 게르마늄(relaxed SiGe) 막(130) 상에 스트레인드 실리콘 막(120)을 에피텍셜 성장시키는 경우, 상기 스트레인드 실리콘 막은 상기 이완된 실리콘 게르마늄 막과 정합관계(coherence relation)를 유지하면서 성장하게 된다.
따라서, 상기 스트레인드 실리콘 막(120)의 내부격자는 인장응력(tensile stress)을 받게 되며, 이와 같이 내부격자가 인장응력을 받게되는 스트레인드 실리콘(120) 막에서 이완된 실리콘 막보다 캐리어 이동도(carrier mobility)가 더 높다.
그리고, 상기 스트레인드 실리콘 막(120) 상에 LP-CVD(Low Pressure Chemical Vapor Deposition)로 버퍼 산화막(110)을 형성한다.
이때, 상기 버퍼 산화막(110)의 두께는 500 ~ 5000Å으로 한다.
그리고, 상기 버퍼 산화막(110)은 화학적기계적연마(chemical mechanical polishing)방법으로 평탄화한다.
이후, 도 1b에 도시된 바와 같이, 상기 더미 실리콘 기판(150) 상에 실리콘 게르마늄 막(130), 스트레인드 실리콘 막(120), 버퍼 산화막(110)이 순서대로 형성되고, 상기 버퍼 산화막(110) 상에 실리콘 기판(silicon substrate)(100)을 본딩한다.
이때, 상기 더미 실리콘 기판(150) 상부에 형성된 상기 버퍼 산화막(110)과 상기 실리콘 기판(100)과 본딩이 잘 이루어질 수 있도록 본딩 어닐링(anealing)을 수행한다.
상기 본딩 어닐링 시 온도는 800℃ 내지 1000℃, 시간은 100 내지 200분 동안 실시한다.
그리고, 도 1c에 도시된 바와 같이, 상기 더미 실리콘 기판(150)을 그라인딩(grinding) 하여 제거한다.
그리고, 상기 더미 실리콘 기판(150)이 제거됨으로써 노출된 실리콘 게르마늄 막(130)은 건식 식각 또는 습식 식각을 통하여 완전히 제거한다.
이로써, 상기 실리콘 기판(100) 상에 버퍼 산화막(110), 스트레인드 실리콘 막(120)만 형성되게 된다.
이후, 도 1d에 도시된 바와 같이, 상기 스트레인드 실리콘 막(120) 상에 게이트 절연막(141)을 성장시키고, 이 게이트 절연막(141) 상부에 폴리실리콘(143)을 증착한다. 그 다음, 상기 폴리실리콘 상부에 감광막을 도포한 후, 이 감광막을 노광 및 형성하여 게이트를 형성하기 위한 감광막 패턴을 형성하고, 이 감광막 패턴을 마스크로 식각한 다음, 이 감광막을 제거하여 액티브 영역에 게이트 전극(143)을 형성한다. 이어서, 상기 게이트 전극(143)을 마스크로 하여 제 1 도전형 불순물을 스트레인드 실리콘 막(120)으로 이온 주입한다. 다음, 이온 주입된 불순물을 어닐링하여 저농도의 확산영역(148, 149)을 형성한 다음, 스트레인드 실리콘 막(120) 전면에 화학 기상 증착 방법(chamical vapor deposion) 등으로 산화막을 증착하고 이 산화막을 RIE(reaction ion etching)방법으로 이방성 식각하여 게이트 전극(143) 측벽에 스페이스(145)를 형성한다. 다음, 상기 게이트 전극(143) 및 스페이서(145)를 마스크로 하여 제 1 도전형 불순물을 스트레인드 실리콘 막(120)으로 이온 주입한다. 이어서, 이온 주입된 불순물을 어닐링하여 고농도의 확산영역(147s, 147d)을 형성한다. 그리고, 셀프 얼라인 방식에 의하여 형성된 실리사이드(151)를 포함한다.
상기 고농도의 확산영역(147s, 147d)은 게이트 전극(143) 양쪽에서 소오스 및 드레인 영역(Source And Drain Regions)을 형성한다.
상기 제 1 도전형 불순물과 다른 도전형을 갖는 불순물 이온들을 사용해서 형성할 수 있다.
본 발명에 의해 제조된 트랜지스터는 스트레인드 실리콘 막(120)내 위치되는 채널을 가지며, 실리콘 게르마늄 막(130)은 제거되고 없으므로 게르마늄이 스트레인드 실리콘 막으로 확산되지 않아 소자의 열화를 방지할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 반도체 소자의 제조 방법에 있어서, 실리콘 게르마늄 막에서 스트레인드 실리콘 막을 에피텍셜 성장시킨 후 상기 실리콘 게르마늄 막을 제거하여 게르마늄에 의한 트랜지스터 채널 열화를 방지하여 반도체 소자의 특성을 향상시키는 효과가 있다.
Claims (10)
- 더미(dummy) 실리콘 기판 상에 실리콘 게르마늄 막을 증착하는 단계;상기 실리콘 게르마늄 막 상에 실리콘 막을 증착하는 단계;상기 실리콘 막 상에 버퍼(buffer)막을 형성하는 단계;상기 버퍼막을 화학적기계적연마(CMP)하여 평탄화하는 단계;상기 버퍼 막 상에 실리콘 기판을 본딩(bonding)하는 단계;상기 더미 실리콘 기판을 제거하는 단계;상기 실리콘 게르마늄 막을 제거하는 단계; 및상기 실리콘 막 상에 로직 소자를 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1항에 있어서,상기 실리콘 막은 스트레인드(strained) 실리콘 막으로 증착되는 것을 특징 으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 버퍼 막은 LP-CVD(Low Pressure Chemical Vapor Deposition)방법으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 더미 실리콘 기판은 그라인딩(grinding)으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 실리콘 게르마늄 막은 건식 식각 또는 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 버퍼 막 상에 실리콘 기판을 본딩(bonding)하는 단계 이후에,상기 실리콘 기판은 800℃ 내지 1000℃온도에서 100분 내지 200분 동안 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 실리콘 게르마늄 막은 1000 내지 5000Å 두께로 에피텍셜 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 실리콘 막은 500 내지 5000Å 두께로 에피텍셜 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 버퍼막은 500 내지 5000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060079660A KR100776173B1 (ko) | 2006-08-23 | 2006-08-23 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060079660A KR100776173B1 (ko) | 2006-08-23 | 2006-08-23 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100776173B1 true KR100776173B1 (ko) | 2007-11-12 |
Family
ID=39061964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060079660A KR100776173B1 (ko) | 2006-08-23 | 2006-08-23 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100776173B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100371815B1 (ko) | 1994-11-24 | 2003-04-03 | 미쓰비시 마테리알 가부시키가이샤 | 에스오아이(soi)기판의제조방법 |
| KR20030036006A (ko) * | 2001-10-30 | 2003-05-09 | 샤프 가부시키가이샤 | ＳｉＧｅ/ＳＯＩ ＣＭＯＳ 및 그 제조 방법 |
-
2006
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100371815B1 (ko) | 1994-11-24 | 2003-04-03 | 미쓰비시 마테리알 가부시키가이샤 | 에스오아이(soi)기판의제조방법 |
| KR20030036006A (ko) * | 2001-10-30 | 2003-05-09 | 샤프 가부시키가이샤 | ＳｉＧｅ/ＳＯＩ ＣＭＯＳ 및 그 제조 방법 |
Non-Patent Citations (1)
| Title |
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| James B. Kuo 외1인, "CMOS VLSI Engineering Siicon-On-Insulator(SOI)", Kluwer Academic Publishers, 1998년 |
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