JP4959337B2 - ＣＭＯＳデバイスのための歪みＳｉを形成する方法及び構造体 - Google Patents

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Description

本発明は、一般に、改善されたデバイス性能を有する半導体デバイスを製造する方法に関し、より具体的には、デバイスの製造中にデバイスの基板内に引張応力及び圧縮応力を加える半導体デバイスを製造する方法に関する。
一般的に、金属酸化物半導体トランジスタは、シリコンのような半導体材料でできた基板を含む。トランジスタは、一般に、基板内にソース領域、チャネル領域、及びドレイン領域を含む。チャネル領域は、ソース領域とドレイン領域との間に配置される。通常、導電性材料、ゲート酸化物層、及び側壁スペーサを含むゲート・スタックが、一般に、チャネル領域の上に設けられる。より具体的には、ゲート酸化物層は、一般に、チャネル領域の上にある基板上に設けられ、ゲート導体は、通常、ゲート酸化物層の上に設けられる。側壁スペーサは、ゲート導体の側壁の保護を助ける。
両端に所定の電界を有するチャネルを通って流れる電流の量は、一般に、該チャネル内のキャリア移動度に直接比例する。したがって、チャネル内のキャリア移動度を増大させることによって、トランジスタの動作速度を増大させ得ることが知られている。
さらに、例えば、半導体デバイス内のキャリア移動度を増大させることによって、半導体デバイスの基板内の機械的応力が、デバイス性能を変調させ得ることも知られている。つまり、半導体デバイス内の応力が、半導体デバイスの特性を強化することが知られている。したがって、半導体デバイスの特性を改善するために、ｎ型デバイス（例えば、ＮＦＥＴ）及び／又はｐ型デバイス（例えば、ＰＦＥＴ）のチャネル内に、引張応力及び／又は圧縮応力が生成される。しかしながら、例えば、引張応力又は圧縮応力のような同じ応力成分は、１つタイプのデバイス（すなわち、ｎ型デバイス又はｐ型デバイス）のデバイス特性を改善する一方で、他のタイプのデバイスの特性に認識できる影響を与える。
集積回路（ＩＣ）デバイス内でＮＦＥＴ及びＰＦＥＴの両方の性能を最大化するために、ＮＦＥＴ及びＰＦＥＴについて、応力成分を異なるように設計し、適用する必要がある。これは、ＮＦＥＴの性能にとって有益な応力のタイプが、一般に、ＰＦＥＴの性能にとって不利になるためである。より具体的には、デバイスに張力がかけられると（プレーナ型デバイス内の電流方向に）、ＮＦＥＴの性能特性は高められ、ＰＦＥＴの性能特性は低減される。ＮＦＥＴ内の引張応力及びＰＦＥＴ内の圧縮応力を選択的に生成するために、特有のプロセス及び異なる材料の組み合わせが用いられる。
例えば、ＮＦＥＴ及びＰＦＥＴ内にそれぞれ適切な応力を形成するために、トレンチ分離構造体が提案された。この方法が用いられるとき、ＮＦＥＴデバイスの分離領域は、第１の分離材料を含み、該ＮＦＥＴデバイスへの第１のタイプの機械的応力を長手方向（電流の方向と平行な）及び横断方向（電流の方向に垂直な）に適用する。さらに、ＰＦＥＴの場合は、第１の分離領域及び第２の分離領域が設けられ、ＰＦＥＴデバイスの分離領域の各々が、該ＰＦＥＴデバイスへの固有の機械適応力を横断方向及び長手方向に適用する。
代替的に、ＦＥＴデバイスのチャネル内に適切な歪みを選択的に生じさせるために、ゲート側壁上のライナが提案された（例えば、非特許文献１を参照されたい）。ライナを設けることによって、トレンチ分離充填技術の結果適用される応力より、デバイスのより近くに適切な応力が適用される。
Ｏｏｔｓｕｋａ他、ＩＥＤＭ２０００、ｐ．５７５ Ｗａｎｇ他、ＩＥＥＥ Ｔｒａｎ．Ｅｌｅｃｔｒｏｎ Ｄｅｖ．、ｖ．５０、ｐ．５２９、２００３年
これらの方法は、ＮＦＥＴに適用される引張応力と、ＰＦＥＴの長手方向に沿って適用される圧縮応力とを有する構造体を提供するが、付加的な材料及び／又はより複雑な処理を必要とすることがあり、よって、より高いコストがもたらされる。さらに、これらの状況に適用できる応力のレベルは、一般に中程度（すなわち、何百ＭＰａのオーダー）である。したがって、チャネルのＮＦＥＴ及びＰＦＥＴにおいて、それぞれ大きい引張応力及び圧縮応力を生成するように、費用対効果が大きく、簡単化された方法を提供することが望ましい。
本発明の一態様において、本発明は、ｎ型デバイス及びｐ型デバイスを含むデバイスの製造方法を提供する。この方法は、半導体基板の一部をドープするステップと、半導体基板のドープされた部分の少なくとも一部を除去することによって、該半導体基板内にギャップを形成するステップとを含む。さらに、この方法は、半導体基板内のギャップの少なくとも一部に歪み層を成長させるステップを含む。
本発明の一態様において、ｎ型デバイスの場合には、歪み層は、少なくともｎ型デバイスのチャネルのほぼ真下にある部分の上に成長される。ｐ型デバイスの場合には、歪み層は、少なくともｐ型デバイスのソース領域又はドレイン領域のほぼ真下にあるが、ｐ型デバイスのチャネルのほぼ真下にはない部分の上に成長される。
本発明の別の態様において、本発明は、ｎ型デバイス及びｐ型デバイスを含むデバイスの製造方法を提供する。本発明は、半導体基板上に歪み層を成長させるステップと、該歪み層の上にシリコン層を成長させるステップとを含む。半導体基板の上からシリコン層及び歪み層の少なくとも一部を除去することによって、半導体基板とシリコン層との間にギャップが形成され、歪み層が、ギャップの少なくとも一部に成長される。ｎ型デバイスの場合には、歪み層は、少なくともｎ型デバイスのチャネルのほぼ真下にある部分の上に成長される。ｐ型デバイスの場合には、歪み層は、少なくともｐ型デバイスのソース領域又はドレイン領域のほぼ真下にあるが、ｐ型デバイスのチャネルのほぼ下にはない部分の上に成長される。
本発明は、半導体基板の一部の下を延びる少なくとも１つのギャップを有する半導体基板を有する半導体デバイスを別個に提供するものである。このデバイスは、半導体基板上のゲート・スタックと、ギャップの少なくとも一部に形成され、半導体基板の一部をドープし、該半導体基板のドープされた部分をエッチングすることによって形成されるギャップの少なくとも一部に形成された歪み層とを含む。
本発明の別の態様において、本発明は、半導体基板の一部の下を延びる少なくとも１つのギャップを備える半導体基板を有する半導体デバイスを提供する。このデバイスは、半導体基板上のゲート・スタックと、半導体基板のソース領域及びドレイン領域の少なくとも一部の下にだけ形成された歪み層とを含む。
本発明は、改善された性能特性を有するデバイスを製造する方法を提供する。ＳｉＧｅ層、Ｓｉ３Ｎ４層、ＳｉＯ２層、又はＳｉＯｘＮｙ層のような応力層がシリコン層上にエピタキシャル成長されるとき、圧縮力がＳｉＧｅ層内に形成され、引張力がシリコン層内に形成される。本発明の態様において、シリコン基板はギャップを有し、そこに歪み層が成長される。このギャップは、半導体基板の上部と半導体基板の下部との間にあるトンネル状部分を含む。より具体的には、上部は下面を有し、下部は上面を有し、上部の下面は、下部の上面に面している。チャネルのほぼ下方に歪み層を有することによって、及び／又は、半導体デバイスのソース領域及び／又はドレイン領域のほぼ下方に半導体基板の領域内の歪み層を有することによって、応力がトランジスタのチャネル内に形成される。本発明の態様において、シリコン基板を選択的にエッチングし、次に、該シリコン基板上にＳｉＧｅをエピタキシャル成長させることによって、シリコン基板内にギャップが形成される。
成長されたＳｉＧｅのトランジスタのチャネルへの近さによって、トランジスタのチャネル内に引張応力及び／又は圧縮応力を与えることができる。トランジスタの下方のシリコン層を選択的にエッチングし、シリコン層のエッチングされた部分の上にＳｉＧｅを選択的に成長させることによって、ＮＦＥＴのチャネル内に引張応力を与え、ＰＦＥＴのチャネル内に圧縮応力を与えることができる。さらに、ＳｉＧｅを成長させる前にトランジスタの下方のシリコンの部分を選択的にエッチングすることによって応力を導入することにより、本発明は、ゲート（例えば、チャネル領域）の下のシリコンにおいて、分離ベースの手法又はライナ・ベースの手法よりずっと大きい応力レベルを提供する。
本発明においては、半導体デバイスのチャネル内に応力を形成するために、例えば、ＳｉＧｅ層などの応力層が用いられる。半導体層上にＳｉＧｅ層が成長されると、周囲の半導体材料は引張応力に曝され、成長されたＳｉＧｅ層は圧縮応力に曝される。特に、ＳｉＧｅ層はシリコン層とは異なる格子構造を有するので、半導体デバイスの部分は引張応力を受け、ＳｉＧｅ層は圧縮応力に曝される。さらに、ＳｉＧｅ応力層から結果として生じる応力レベルは、比較的高いものである（１−２ＧＰａのオーダー）。
しかしながら、上述のように、チャネル領域内の引張応力は、ＮＦＥＴの駆動電流に有利であり、チャネル領域内の圧縮応力は、ＰＦＥＴの駆動電流に有利である。特に、引張応力は、ＰＦＥＴの駆動電流を著しく妨げるものである。本発明において、ＰＦＥＴの性能を改善するために、ＰＦＥＴ内の応力は、引張応力ではなく圧縮応力にされる。したがって、本発明は、デバイスの性能を改善するために、ＮＦＥＴのチャネルに沿って引張応力を提供しながら、ＰＦＥＴのチャネルに沿って長手方向の圧縮応力を提供する方法を提供するものである。
図１は、ＰＦＥＴ及びＮＦＥＴの性能を改善する所望の応力状態を示す（非特許文献２を参照されたい）。図１において、ＮＦＥＴ及びＰＦＥＴは、ソース領域、ゲート領域、及びドレイン領域を有するものとして示される。ＮＦＥＴ及びＰＦＥＴが、引張応力を示す、活性領域から外方に延びる矢印を有するように示されている。ＰＦＥＴデバイスに向けて内方に延びる矢印は、圧縮力を示す。より具体的には、ＮＦＥＴから延びるものとして示される外方に延びる矢印は、デバイスの横断方向及び長手方向であることが望ましい引張応力を示す。他方、ＰＦＥＴに対して示される、内方に延びる矢印は、望ましい長手方向の圧縮応力を示す。
デバイスの駆動電流に影響を与えるのに必要とされる応力の範囲は、数百ＭＰａから数ＧＰａのオーダーである。各デバイスの活性領域の幅及び長さは、それぞれ「Ｗ」、「Ｌ」で表される。両方のデバイス（すなわち、ＮＦＥＴ及びＰＦＥＴ）の性能を向上させるために、長手方向又は横断方向の応力成分を個別に調整できることを理解すべきである。
図２乃至図１１は、本発明に従ったｎ型デバイスを形成するための例示的なプロセスを示す。図２に示されるように、パターン形成されたフォトレジスト層２０５が、シリコン基板２００の上に堆積され、該シリコン基板２００の露出された部分が、例えば、Ｇｅ、Ａｓ、Ｂ、Ｉｎ、又はＳｂでドープされる。Ｇｅのドープ濃度は、例えば、約１×１０１４Ｇｅ／ｃｍ２から約１×１０１６Ｇｅ／ｃｍ２までとすることができる。ドープされた領域２０７が、半導体基板２００内に形成される。
次に、図３に示されるように、パターン形成されたフォトレジスト層２０５が除去され、例えば窒化物でできたマスク２１０が、半導体基板２００の表面上に堆積される。マスク２１０は、該マスクの下にある半導体基板が、反応性イオン・エッチング（ＲＩＥ）の際にエッチングされるのを防ぐ。一般に、マスク２１０は、半導体基板の一部を露出し、そこで、ＲＩＥを介して浅いトレンチが形成されることになる。
図４に示されるように、半導体基板２００内に溝／トレンチ２１５を形成するために、ＲＩＥが行われる。ＲＩＥステップの結果として、ドープされた半導体領域の側壁部分２１７が形成される。特に、溝／トレンチ２１５が形成されたとき、ドープされた半導体基板領域が露出されるように、形成される溝／トレンチの位置は、ドープされた半導体領域２０７の部分と少なくとも部分的に重なる。さらに、下に述べられるように、歪み層が形成された後、酸化物材料が堆積されてトレンチを充填し、半導体基板２００上の互いに隣接したデバイスが、互いに電気的に絶縁される。
溝／トレンチ２１５が形成された後、湿式エッチング及び／又は乾式エッチングを行い、ドープされた半導体２０７を選択的に除去する。一般に、トレンチの深さは、半導体基板の上面２３１（図７）から約１０００オングストロームから約５０００オングストロームまでであり、トランジスタのチャネル領域の厚さは、一般に、約３０オングストロームから約２００オングストロームまでである。
図５に示されるように、半導体基板２００の上部２２１と該半導体基板２００の下部２２３との間にトンネル状ギャップ２１９が形成されるまで、エッチングを行うことができる。一般的に、約３００オングストロームから約５０００オングストロームまでの深さを有する部分が、半導体基板２００からエッチングされる。ｎ型トランジスタの場合には、歪み層を、デバイスのチャネルの下にほぼ直接及び／又は直接形成することが望ましい。したがって、ｎ型トランジスタの場合には、少なくとも１つのギャップがデバイスのチャネルの下にある。
次に、図６に示されるように、スペーサ材料２２５が、半導体基板２００の上に堆積される。スペーサ材料は、例えば、炭化シリコンＳｉＣ、酸窒化物のような非共形膜、或いは、酸化膜、窒化膜のような積層膜とすることができる。このスペーサ材料２２５は、上部２２１より下方の半導体基板の部分ではなく、半導体基板２００の露出された部分の上に形成される。
図７に示されるように、歪み層２２７は、半導体基板２００のトンネル状ギャップ２１９内でエピタキシャル成長される。図７に示されるように、歪み層２２７は、一般に、半導体基板２００の上部２２１と下部２２３との間に形成され、半導体基板２００の上部２２１は、オリジナルの半導体基板（すなわち、除去／損傷されず、堆積された）の部分である。つまり、歪み層２２７は、一般に、選択的堆積によって形成され、歪み層２２７は、半導体基板２００の露出された面上に形成される。さらに、歪み層２２７は、トンネル状ギャップ内に形成されるので、上部２２１の上面２３１は損傷されず（すなわち、オリジナルのままであり）、ほぼ平坦である。
歪み層は、例えば、シリコン・ゲルマニウム又は炭化シリコンとすることができる。歪み層は、いずれの周知の適切な材料からも作り得ることを理解すべきである。
歪み層２２７が形成された後、スペーサ材料２２５は、湿潤化学物質を用いて除去される。スペーサ材料２２５を除去するために、いずれの周知の適用可能な方法も用い得ることを理解すべきである。結果として得られるスペーサ材料を用いないデバイスが、図８に示される。
上述のように、図９に示されるように、次に、酸化物材料２２３が堆積され、トレンチを充填し、デバイスをいずれの隣接するデバイスからも電気的に絶縁させる。酸化物材料でトレンチを充填した後、いずれかの周知の適切な方法を用いて、マスク２１０を除去する。マスク２１０が除去された後、化学機械研磨（ＣＭＰ）を行い、半導体基板２００の上面２３１を実質的に平坦化する。
次に、周知の方法を用いて、半導体デバイスをさらに製造する。例えば、図１０に示されるように、ゲート酸化物層２３５が、半導体基板２００の上面２３１上に成長される。一般に、約１０オングストロームから約１００Åまでのゲート酸化物層２３５が成長される。ゲート酸化物層２３５上には、一般に、化学機械研磨（ＣＭＰ）を用いて、約５００オングストロームから約１５００オングストロームまでの厚さまでポリシリコン層２３６が堆積され、ゲート電極２３７を形成する。パターン形成されたフォトレジスト層（図示せず）を用いて、ゲート電極を定める。次に、薄い酸化物層（図示せず）が残りのポリシリコン上に成長される。後に除去されるパターン形成されたフォトレジスト層（図示せず）を用いて、ｎ型トランジスタ及びｐ型トランジスタを続けてチップ（及びハロ・カウンタリング・ドーピング注入）注入する。ｎ型トランジスタの場合には、例えば、非常に浅い低ドーズ量のヒ素イオン注入を用いて、ｐ先端部を形成することができる（一方、例えば、ハロのためにホウ素カウンター注入を用いることもできる）。ｐ型トランジスタの場合には（図１２−図１５に関して下に述べられる）、例えば、非常に浅い低ドーズ量のＢＦ２イオン注入を用いて、ｎ先端部を形成することができる（一方、例えば、ハロのためにヒ素注入を用いることができる）。
次に、図１１に示されるように、ＣＤＶを用いて約１００オングストロームから約１０００オングストロームまでの厚さまで、窒化シリコン層（図示せず）を堆積させ、次いで、ゲートの側壁以外の領域から窒化物をエッチングすることによって、スペーサ２３８を形成することができる。ゲート酸化物層２３５、ゲート電極２３７、及びスペーサ２３８の組み合わせをゲート・スタックと呼ぶことができる。
プロセスの次の段階の前に除去される、パターン形成されたフォトレジスト層（図示せず）を用いて、トランジスタのソース領域／ドレイン領域を連続的に形成する。ｎ型トランジスタの場合には、例えば、浅い高ドーズ量のヒ素イオンを用いて、ソース領域２４０／ドレイン領域２４１を形成することができ、ｎ型トランジスタは、対応するフォトレジスト層で覆われる。上述のように、本発明による方法においては、ソース領域２４０及びドレイン領域２４１は、半導体基板２００の上部内に形成される（すなわち、除去されず、再形成される）。ｐ型トランジスタ（図１２−図１５に関して以下に述べられる）の場合には、例えば、浅い高ドーズ量のＢＦ２イオンを用いて、ソース／ドレイン領域３０を形成することができ、ｎ型トランジスタは、対応するフォトレジスト層で覆われる。次に、アニールを用いて、注入を作動させる。次に、構造体をＨＦ内に浸漬させることによって、該構造体上の露出された酸化物が剥離され、トランジスタのソース、ゲート、及びドレイン内のベア・シリコンを露出させる。
さらに図１１を参照すると、金属が、ウェハ表面にわたって約３０オングストロームから約２００オングストロームまでの厚さまで堆積され、ケイ化物２４２を形成する。下にあるものを、Ｃｏ、Ｈｆ、Ｍｏ、Ｎｉ、Ｐｄ２、Ｐｔ、Ｔａ、Ｔｉ、Ｗ、及びＺｒのようないずれかの金属と反応させることによって、ケイ化物を形成することができる。堆積された金属がシリコンと接触する、ソース、ドレイン、及びゲート領域のような領域においては、堆積された金属がシリコンと反応し、ケイ化物を形成する。次に、約３００℃から約１０００℃の温度まで構造体を加熱し、堆積されたケイ化物材料が露出されたポリシリコン又はシリコンと反応することを可能にする。焼結の際、ケイ化物は、金属がシリコン又はポリシリコンと直接接触する領域においてのみ形成される。他の領域（すなわち、堆積された金属がシリコンと接触しない場所）においては、堆積された金属は変化しないままである。このプロセスは、ケイ化物を露出されたシリコンと整合させ、「自己整合されたケイ化物」すなわちｓａｌｉｃｉｄｅと呼ばれる。次に、湿式エッチングを用いて反応しない金属が除去され、形成されたケイ化物はそのままである。
半導体デバイスのソース領域及びドレイン領域は、凹凸が形成されていない（すなわち、エッチングされたり、再形成されたりしていない）半導体基板の部分の上に形成されるので、この表面は、ケイ化コバルトのようなケイ化コバルト形成にとってより好ましいものである。さらに、一般に、表面を平坦化するために、化学機械研磨に続いて酸化物充填（図示せず）が用いられる。製造プロセスは、必要に応じて、設計仕様に従って続く。
図１２乃至図１５は、本発明による、ｐ型デバイスを形成するための例示的なプロセスを示す。ｐ型デバイスを形成するためのプロセスは、図２乃至図１１に関して上述されたようなｎ型デバイスを形成するためのプロセスと類似しており、よって、以下の説明は、主として２つのプロセス間の違いに焦点を当てる。下に説明されないｐ型デバイスを形成する方法の詳細は、ｎ型デバイスを形成する方法の上の説明内に見出すことができる。
図１２に示されるように、パターン形成されたフォトレジスト層３０５が堆積される。ｐ型デバイスの場合には、半導体デバイスのチャネルの下方にある半導体基板３００の部分３０７も、パターン形成されたフォトレジスト層３０５で覆われる。したがって、図１３に示されるようなｐ型デバイスの場合には、半導体基板のドープされた領域が、選択的にエッチングされ、ギャップ３１５を形成するとき、半導体基板３００の部分３０８が残る。構造体が形成された後、半導体基板のこの部分３０８は、半導体デバイスのチャネルのほぼ真下にある。
次に、図１４に示されるように、歪み層３２７が、半導体基板３００の残りの上部３０１と下部３０２との間のギャップ内に成長される。次に、図１５に示されるように、酸化物材料が堆積され、ギャップ／トレンチ３１５を充填する。ｎ型デバイスを形成するプロセスと同様に、ゲート酸化物３３５が半導体基板の上面に堆積され、ゲート電極３３７、スペーサ３３８、ソース領域３４０／ドレイン領域３４１、及びケイ化物コンタクト３４２が形成される。
図１６は、本発明によるトランジスタのトップダウン図である。図１６の線Ａ−Ａに沿って取られた断面図が、図１１に示される構造体であり、図１６の線Ｂ−Ｂに沿って取られた断面図が、図１０に示される構造体である。図１６に示されるように、スペーサ２３８を有するゲート電極２４２は、半導体基板２００の上に配置される。酸化物充填２３３（すなわち、浅いトレンチ分離構造体）が、半導体基板２００のソース領域２４０とドレイン領域２４１を分離する。
図１７は、本発明による半導体基板の断面を示す。図１７に示される半導体基板の表示は、走査型電子顕微鏡を用いて得られたものである。特に、図１７は、ドープされたシリコンを選択的に除去し、半導体基板内にトンネル状ギャップ２１９を形成した後のシリコン基板を示す。図１７に示されるように、半導体基板の上部の下面及び半導体基板の下部の上面は、半導体基板内のギャップの部分を定める。半導体基板内のギャップは、半導体基板の上面に沿った開口部を含むことができる。
本発明による方法の別の実施形態において、エッチングを介して半導体基板の選択的部分を除去できるように、例えば、半導体基板をＧｅで選択的にドープする代わりに、例えば、ＳｉＧｅ層のような層を半導体基板上に成長させ、続いて、例えば、シリコン・エピタキシャル層を成長させることが可能である。次に、上述のドープ方法と同様に、ＳｉＧｅの側壁を露出させ、次に、選択的にエッチングし、半導体基板内にギャップを形成することができる。
図１に関して上述されたように、ＰＦＥＴにおいては、長手方向の圧縮応力が望ましい。所望の圧縮応力／引張応力についての一般的な範囲は、数百ＭＰａから数ＧＰａまでのオーダーである。例えば、一般に、約１００ＭＰａから約２ＧＰａ又は３ＧＰａまでの応力が望ましい。本発明は、ＰＦＥＴデバイス及びＮＦＥＴデバイス内にそれぞれ非常に高い圧縮応力及び引張応力を生成することができる。
引張応力をＮＦＥＴのチャネルにもたらし、圧縮応力をＰＦＥＴのチャネルにもたらすことによって、各デバイスのチャネルに沿った電荷移動度が高められる。したがって、上述のように、本発明は、歪み層を、半導体デバイスのチャネルのほぼ真下か、半導体デバイスのソース領域及び／又はドレイン領域のほぼ真下に設けることによって、チャネルの長手方向に沿って圧縮応力をもたらす方法を提供する。本発明はまた、歪み層が形成されるギャップの位置及び／又は深さを調整することによって、トランジスタ・チャネルにおける応力レベルを最適化する方法も提供する。
本発明が実施形態に関して説明されたが、当業者であれば、添付の特許請求の範囲の精神及び範囲内の修正を用いて本発明を実施できることを認識するであろう。
ＰＦＥＴ及びＮＦＥＴについての所望の応力状態を示す。 本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｎ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｎ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｎ型トランジスタを形成するための例示的なプロセスを示す。 本発明に従ってｎ型トランジスタを形成するための例示的なプロセスを示す。 本発明によるトランジスタのトップダウン図を示す。 走査型電子顕微鏡を用いる、本発明による半導体基板の断面を示す。

Claims (7)

  1. ｎＦＥＴまたはｐＦＥＴを含むデバイスを製造する方法であって、
    半導体基板の一部をドープするステップと、
    前記半導体基板のドープされた部分の少なくとも一部を、該半導体基板の表面から内部に延びて前記半導体基板の上部および下部を画成するギャップを形成するように除去するステップと、
    前記半導体基板内の前記ギャップによって画成される前記上部と前記下部の間にチャネルに引張り応力または圧縮応力を与えるための歪み層を成長させるステップと、
    前記半導体基板上に堆積されたフォトレジスト層を、ドープしない部分を残してパターン状に除去するステップと、
    前記フォトレジスト層を除去した後、ＲＩＥによるエッチングのために前記半導体基板上にマスクを堆積させるステップと、
    前記半導体基板の前記ＲＩＥによるエッチングから保護する一部が覆われ、該半導体基板の前記ＲＩＥによるエッチングで除去する一部が露出されるように、堆積されたマスクをパターン形成するステップと
    前記ギャップの形成の後、前記歪み層を堆積させる前に、前記半導体基板上にスペーサ材料を堆積させるステップと
    を含み、
    前記ギャップを形成する前記ステップは、前記半導体基板の前記露出された部分をエッチングし、該半導体基板の前記ドープされた領域に少なくとも側壁を選択的に形成させるステップを含む、
    方法。
  2. 前記歪み層は、少なくとも前記ｎＦＥＴのゲート領域が形成される部分に対応した前記ギャップの部分に成長される、請求項１に記載の方法。
  3. 前記歪み層は、少なくとも前記ｐＦＥＴのソース領域又はドレイン領域を形成する部分に対応した前記ギャップの部分に成長される、請求項１に記載の方法。
  4. 前記歪み層は、前記ｐＦＥＴのチャネルの下には成長されない、請求項３に記載の
    方法。
  5. 前記ギャップは、前記ｎＦＥＴのチャネルの下に形成されるトンネルである、請求項１に記載の方法。
  6. 前記スペーサ材料を堆積させる前記ステップは、該スペーサ材料を前記ギャップの形成により露出した部分を含む前記半導体基板の上に堆積させるステップを含む、請求項１に記載の方法。
  7. 前記スペーサ材料を除去した後、前記ギャップの部分を酸化物材料で充填するステップをさらに含む、請求項１に記載の方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7129126B2 (en) * 2003-11-05 2006-10-31 International Business Machines Corporation Method and structure for forming strained Si for CMOS devices
US7029964B2 (en) * 2003-11-13 2006-04-18 International Business Machines Corporation Method of manufacturing a strained silicon on a SiGe on SOI substrate
US20050287747A1 (en) * 2004-06-29 2005-12-29 International Business Machines Corporation Doped nitride film, doped oxide film and other doped films
US7176481B2 (en) * 2005-01-12 2007-02-13 International Business Machines Corporation In situ doped embedded sige extension and source/drain for enhanced PFET performance
US7078285B1 (en) * 2005-01-21 2006-07-18 Sony Corporation SiGe nickel barrier structure employed in a CMOS device to prevent excess diffusion of nickel used in the silicide material
US8972300B2 (en) * 2006-04-27 2015-03-03 Panasonic Corporation Content distribution system
US7781839B2 (en) * 2007-03-30 2010-08-24 Freescale Semiconductor, Inc. Structure and method for strained transistor directly on insulator
US7572689B2 (en) * 2007-11-09 2009-08-11 International Business Machines Corporation Method and structure for reducing induced mechanical stresses
US7678634B2 (en) * 2008-01-28 2010-03-16 International Business Machines Corporation Local stress engineering for CMOS devices
US8115194B2 (en) * 2008-02-21 2012-02-14 United Microelectronics Corp. Semiconductor device capable of providing identical strains to each channel region of the transistors
FR2934416B1 (fr) * 2008-07-24 2011-09-02 Inst Nat Sciences Appliq Substrat semi-conducteur contraint et procede de fabrication associe.
US8368125B2 (en) * 2009-07-20 2013-02-05 International Business Machines Corporation Multiple orientation nanowires with gate stack stressors
US20110031503A1 (en) * 2009-08-10 2011-02-10 International Business Machines Corporation Device with stressed channel
US8138523B2 (en) 2009-10-08 2012-03-20 International Business Machines Corporation Semiconductor device having silicon on stressed liner (SOL)
CN102315126A (zh) * 2010-07-07 2012-01-11 中国科学院微电子研究所 半导体器件及其制作方法
US20130137235A1 (en) * 2010-07-15 2013-05-30 University Of Electronic Science And Technology Of China Mos transistor using stress concentration effect for enhancing stress in channel area
CN104425280B (zh) * 2013-09-09 2018-08-14 中芯国际集成电路制造(上海)有限公司 半导体器件结构及其形成方法
US9368626B2 (en) * 2013-12-04 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strained layer
US9515181B2 (en) 2014-08-06 2016-12-06 Qualcomm Incorporated Semiconductor device with self-aligned back side features
GB201415119D0 (en) * 2014-08-27 2014-10-08 Ibm Method for fabricating a semiconductor structure
US10079233B2 (en) * 2016-09-28 2018-09-18 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
DE102019122987A1 (de) 2019-08-27 2021-03-04 Zf Airbag Germany Gmbh Diffusor für einen Gasgenerator, Gasgenerator mit einem solchen Diffusor und Herstellungsverfahren für einen solchen Diffusor
US11502106B2 (en) * 2020-02-11 2022-11-15 Globalfoundries U.S. Inc. Multi-layered substrates of semiconductor devices

Family Cites Families (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3602841A (en) * 1970-06-18 1971-08-31 Ibm High frequency bulk semiconductor amplifiers and oscillators
US4853076A (en) * 1983-12-29 1989-08-01 Massachusetts Institute Of Technology Semiconductor thin films
JPS61198743A (ja) * 1985-02-28 1986-09-03 New Japan Radio Co Ltd 半導体装置の製造方法
US4665415A (en) * 1985-04-24 1987-05-12 International Business Machines Corporation Semiconductor device with hole conduction via strained lattice
DE3676781D1 (de) * 1985-09-13 1991-02-14 Siemens Ag Integrierte bipolar- und komplementaere mos-transistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
US4958213A (en) * 1987-12-07 1990-09-18 Texas Instruments Incorporated Method for forming a transistor base region under thick oxide
NL8800847A (nl) * 1988-04-05 1989-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een soi-struktuur.
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5459346A (en) * 1988-06-28 1995-10-17 Ricoh Co., Ltd. Semiconductor substrate with electrical contact in groove
US5006913A (en) * 1988-11-05 1991-04-09 Mitsubishi Denki Kabushiki Kaisha Stacked type semiconductor device
US5108843A (en) * 1988-11-30 1992-04-28 Ricoh Company, Ltd. Thin film semiconductor and process for producing the same
US5241197A (en) * 1989-01-25 1993-08-31 Hitachi, Ltd. Transistor provided with strained germanium layer
US4952524A (en) * 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
US5310446A (en) 1990-01-10 1994-05-10 Ricoh Company, Ltd. Method for producing semiconductor film
US5060030A (en) * 1990-07-18 1991-10-22 Raytheon Company Pseudomorphic HEMT having strained compensation layer
US5129882A (en) * 1990-12-27 1992-07-14 Novoste Corporation Wound clotting device and method of using same
US5081513A (en) * 1991-02-28 1992-01-14 Xerox Corporation Electronic device with recovery layer proximate to active layer
US5371399A (en) * 1991-06-14 1994-12-06 International Business Machines Corporation Compound semiconductor having metallic inclusions and devices fabricated therefrom
US5134085A (en) * 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
US5391510A (en) * 1992-02-28 1995-02-21 International Business Machines Corporation Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps
US6008126A (en) 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
US5561302A (en) * 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5670798A (en) * 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same
US5679965A (en) * 1995-03-29 1997-10-21 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact, non-nitride buffer layer and methods of fabricating same
US5557122A (en) * 1995-05-12 1996-09-17 Alliance Semiconductors Corporation Semiconductor electrode having improved grain structure and oxide growth properties
US5830040A (en) * 1995-09-07 1998-11-03 S&S Industries, Inc. Cushion tips for brassiere frames
US6403975B1 (en) * 1996-04-09 2002-06-11 Max-Planck Gesellschaft Zur Forderung Der Wissenschafteneev Semiconductor components, in particular photodetectors, light emitting diodes, optical modulators and waveguides with multilayer structures grown on silicon substrates
US5880040A (en) * 1996-04-15 1999-03-09 Macronix International Co., Ltd. Gate dielectric based on oxynitride grown in N2 O and annealed in NO
US5861651A (en) * 1997-02-28 1999-01-19 Lucent Technologies Inc. Field effect devices and capacitors with improved thin film dielectrics and method for making same
US5940736A (en) * 1997-03-11 1999-08-17 Lucent Technologies Inc. Method for forming a high quality ultrathin gate oxide layer
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6025280A (en) * 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides
US5960297A (en) * 1997-07-02 1999-09-28 Kabushiki Kaisha Toshiba Shallow trench isolation structure and method of forming the same
JP3139426B2 (ja) * 1997-10-15 2001-02-26 日本電気株式会社 半導体装置
FR2770503B1 (fr) * 1997-11-06 2000-01-21 Darlet Marchante Tech Sa Machine d'enroulement de produit continu sous forme de feuille, pour former des bobines
US6066545A (en) * 1997-12-09 2000-05-23 Texas Instruments Incorporated Birdsbeak encroachment using combination of wet and dry etch for isolation nitride
US6274421B1 (en) * 1998-01-09 2001-08-14 Sharp Laboratories Of America, Inc. Method of making metal gate sub-micron MOS transistor
KR100275908B1 (ko) * 1998-03-02 2000-12-15 윤종용 집적 회로에 트렌치 아이솔레이션을 형성하는방법
US6165383A (en) 1998-04-10 2000-12-26 Organic Display Technology Useful precursors for organic electroluminescent materials and devices made from such materials
US6361885B1 (en) * 1998-04-10 2002-03-26 Organic Display Technology Organic electroluminescent materials and device made from such materials
JP4258034B2 (ja) * 1998-05-27 2009-04-30 ソニー株式会社 半導体装置及び半導体装置の製造方法
US5989978A (en) * 1998-07-16 1999-11-23 Chartered Semiconductor Manufacturing, Ltd. Shallow trench isolation of MOSFETS with reduced corner parasitic currents
JP4592837B2 (ja) * 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6319794B1 (en) * 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
DE19848480A1 (de) * 1998-10-21 2000-05-04 Degussa Verfahren zur Verbesserung der Stabilität von Polymeren
US6235598B1 (en) * 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
US20030087492A1 (en) * 2001-11-02 2003-05-08 Promos Technologies, Inc. Semiconductor device and method of manufacturing the same
US6117722A (en) * 1999-02-18 2000-09-12 Taiwan Semiconductor Manufacturing Company SRAM layout for relaxing mechanical stress in shallow trench isolation technology and method of manufacture thereof
US6255169B1 (en) * 1999-02-22 2001-07-03 Advanced Micro Devices, Inc. Process for fabricating a high-endurance non-volatile memory device
FR2791180B1 (fr) * 1999-03-19 2001-06-15 France Telecom Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication
US6284626B1 (en) * 1999-04-06 2001-09-04 Vantis Corporation Angled nitrogen ion implantation for minimizing mechanical stress on side walls of an isolation trench
US6362082B1 (en) * 1999-06-28 2002-03-26 Intel Corporation Methodology for control of short channel effects in MOS transistors
US6228694B1 (en) * 1999-06-28 2001-05-08 Intel Corporation Method of increasing the mobility of MOS transistors by use of localized stress regions
US6281532B1 (en) * 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US6656822B2 (en) * 1999-06-28 2003-12-02 Intel Corporation Method for reduced capacitance interconnect system using gaseous implants into the ILD
KR100332108B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
TW426940B (en) * 1999-07-30 2001-03-21 United Microelectronics Corp Manufacturing method of MOS field effect transistor
US6483171B1 (en) * 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
US6423615B1 (en) * 1999-09-22 2002-07-23 Intel Corporation Silicon wafers for CMOS and other integrated circuits
US6284623B1 (en) * 1999-10-25 2001-09-04 Peng-Fei Zhang Method of fabricating semiconductor devices using shallow trench isolation with reduced narrow channel effect
SE515480C2 (sv) * 1999-12-15 2001-08-13 Permanova Lasersystem Ab Metod och anordning för att mäta förlusteffekten i ett fiberoptiskt kontaktdon
US6476462B2 (en) * 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6221735B1 (en) * 2000-02-15 2001-04-24 Philips Semiconductors, Inc. Method for eliminating stress induced dislocations in CMOS devices
US6531369B1 (en) * 2000-03-01 2003-03-11 Applied Micro Circuits Corporation Heterojunction bipolar transistor (HBT) fabrication using a selectively deposited silicon germanium (SiGe)
US6368931B1 (en) * 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
US6493497B1 (en) 2000-09-26 2002-12-10 Motorola, Inc. Electro-optic structure and process for fabricating same
US6501121B1 (en) 2000-11-15 2002-12-31 Motorola, Inc. Semiconductor structure
US7312485B2 (en) * 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US6563152B2 (en) * 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US20020086497A1 (en) * 2000-12-30 2002-07-04 Kwok Siang Ping Beaker shape trench with nitride pull-back for STI
US6265317B1 (en) * 2001-01-09 2001-07-24 Taiwan Semiconductor Manufacturing Company Top corner rounding for shallow trench isolation
JP2002299568A (ja) * 2001-04-02 2002-10-11 Fujitsu Ltd Ｉｃチップ
US6403486B1 (en) * 2001-04-30 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for forming a shallow trench isolation
US6531740B2 (en) * 2001-07-17 2003-03-11 Motorola, Inc. Integrated impedance matching and stability network
US6498358B1 (en) 2001-07-20 2002-12-24 Motorola, Inc. Structure and method for fabricating an electro-optic system having an electrochromic diffraction grating
JP4086272B2 (ja) * 2001-07-26 2008-05-14 株式会社東芝 半導体装置
US20030032661A1 (en) * 2001-08-02 2003-02-13 Boehringer Ingelheim Pharma Kg Pramipexole as an anticonvulsant
US6908810B2 (en) * 2001-08-08 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of preventing threshold voltage of MOS transistor from being decreased by shallow trench isolation formation
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
WO2003025984A2 (en) 2001-09-21 2003-03-27 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US20030057184A1 (en) * 2001-09-22 2003-03-27 Shiuh-Sheng Yu Method for pull back SiN to increase rounding effect in a shallow trench isolation process
US6656798B2 (en) * 2001-09-28 2003-12-02 Infineon Technologies, Ag Gate processing method with reduced gate oxide corner and edge thinning
US6631740B1 (en) * 2001-10-24 2003-10-14 Eaton Corporation Brazing joint for tubes and the like
US6461936B1 (en) * 2002-01-04 2002-10-08 Infineon Technologies Ag Double pullback method of filling an isolation trench
US6605498B1 (en) * 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
FR2838237B1 (fr) * 2002-04-03 2005-02-25 St Microelectronics Sa Procede de fabrication d'un transistor a effet de champ a grille isolee a canal contraint et circuit integre comprenant un tel transistor
US6703293B2 (en) * 2002-07-11 2004-03-09 Sharp Laboratories Of America, Inc. Implantation at elevated temperatures for amorphization re-crystallization of Si1-xGex films on silicon substrates
GB0218417D0 (en) * 2002-08-08 2002-09-18 Seagate Technology Llc Combined atomic layer deposition and damascene processing for definition of narrow trenches
US6703648B1 (en) * 2002-10-29 2004-03-09 Advanced Micro Devices, Inc. Strained silicon PMOS having silicon germanium source/drain extensions and method for its fabrication
US7388259B2 (en) * 2002-11-25 2008-06-17 International Business Machines Corporation Strained finFET CMOS device structures
US6787423B1 (en) * 2002-12-09 2004-09-07 Advanced Micro Devices, Inc. Strained-silicon semiconductor device
US6825529B2 (en) * 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
US6717216B1 (en) * 2002-12-12 2004-04-06 International Business Machines Corporation SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device
US6974981B2 (en) 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
US6991192B2 (en) * 2003-01-07 2006-01-31 Itt Manufacturing Enterprises, Inc. Apparatus for adapting waste disposal pump to waste discharge ports of RV's, RV park systems, trains, airplanes, buses, boats and portable toilet applications, for easy and sanitary disposal of waste holding tanks
US6825086B2 (en) * 2003-01-17 2004-11-30 Sharp Laboratories Of America, Inc. Strained-silicon channel CMOS with sacrificial shallow trench isolation oxide liner
US6887798B2 (en) 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
US7279746B2 (en) 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
US6891192B2 (en) * 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
US7119403B2 (en) * 2003-10-16 2006-10-10 International Business Machines Corporation High performance strained CMOS devices
US6977194B2 (en) 2003-10-30 2005-12-20 International Business Machines Corporation Structure and method to improve channel mobility by gate electrode stress modification
US8008724B2 (en) * 2003-10-30 2011-08-30 International Business Machines Corporation Structure and method to enhance both nFET and pFET performance using different kinds of stressed layers
US7129126B2 (en) * 2003-11-05 2006-10-31 International Business Machines Corporation Method and structure for forming strained Si for CMOS devices
US7015082B2 (en) * 2003-11-06 2006-03-21 International Business Machines Corporation High mobility CMOS circuits
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
US7247912B2 (en) * 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US7205206B2 (en) * 2004-03-03 2007-04-17 International Business Machines Corporation Method of fabricating mobility enhanced CMOS devices
US7504693B2 (en) * 2004-04-23 2009-03-17 International Business Machines Corporation Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering
US7354806B2 (en) * 2004-09-17 2008-04-08 International Business Machines Corporation Semiconductor device structure with active regions having different surface directions and methods

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