CN202855741U - 晶圆与晶圆、晶圆与芯片、芯片与芯片键合的结构 - Google Patents

晶圆与晶圆、晶圆与芯片、芯片与芯片键合的结构 Download PDF

Info

Publication number
CN202855741U
CN202855741U CN2012202286372U CN201220228637U CN202855741U CN 202855741 U CN202855741 U CN 202855741U CN 2012202286372 U CN2012202286372 U CN 2012202286372U CN 201220228637 U CN201220228637 U CN 201220228637U CN 202855741 U CN202855741 U CN 202855741U
Authority
CN
China
Prior art keywords
pressure point
dielectric layer
bonding
wafer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN2012202286372U
Other languages
English (en)
Inventor
王志玮
毛剑宏
张镭
唐德明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Core Integrated Circuit Ningbo Co Ltd
Original Assignee
Lexvu Opto Microelectronics Technology Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lexvu Opto Microelectronics Technology Shanghai Co Ltd filed Critical Lexvu Opto Microelectronics Technology Shanghai Co Ltd
Priority to CN2012202286372U priority Critical patent/CN202855741U/zh
Application granted granted Critical
Publication of CN202855741U publication Critical patent/CN202855741U/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/80138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/80141—Guiding structures both on and outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80359—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence

Landscapes

  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

本实用新型涉及一种晶圆与晶圆、晶圆与芯片、芯片与芯片键合的结构。该结构包括制备包括多个金属压点的第一衬底和靠近所述金属压点的第一电介质层，所述金属压点和所述第一电介质层位于所述第一衬底的上表面；包括多个半导体压点的第二衬底和靠近所述半导体压点的第二电介质层，所述半导体压点和所述第二电介质层位于所述第二衬底的上表面；所述金属压点和所述半导体压点相互对齐并接触键合，所述第一电介质层和所述第二电介质层相互对齐并接触键合。

Description

晶圆与晶圆、晶圆与芯片、芯片与芯片键合的结构
技术领域
本实用新型涉及晶圆的键合领域，尤其是涉及在低温下，利用集成电路制造工艺制备的晶圆键合的结构。 
背景技术
随着传统的CMOS器件的物理性能逐渐的接近量子极限，迫切的需求高性能的电子系统，系统集成芯片（SOC）逐渐成为半导体产业的一个技术途径。在系统集成芯片的制造中，各种功能都需要集成在一个芯片上。虽然在硅衬底上制备电路是目前制备超大规模器件的主流技术，但是现在最好能从硅之外的材料中制造器件和/或电路获得所需的电路或光电功能。因此，集成硅基器件和非硅基器件的混合系统为独特的SOC功能提供了可能，而不是单独的从硅或非硅器件得到独特的SOC功能。 
在硅上异质外延生长异质材料是异质器件集成的方法之一。目前，通过异质外延生长的异质外延薄膜具有高密度的缺陷，主要是由于非硅薄膜和硅基衬底的晶格常数不匹配导致的。 
另一种异质器件集成的方法是晶圆键合技术。然而，在晶圆键合过程中，不同材料具有不同的热膨胀系数，在升温过程中产生的热应力会导致位错、剥离或开裂。因此，需要低温晶圆键合。尤其是针对那些不同的材料具有较低的分解温度或具有温度敏感的器件，比如磷化铟异质结双极晶体管或加工具有超浅源极和漏极的硅器件，这样不同材料的低温键合工艺是非常关键的。 
在晶圆上面制备具有不同功能和不同材料的芯片是很困难的，并且也很难优化工艺过程。确实，许多的SOC（尤其是那些更大规模集成）产量很低。一种途径是通过晶圆粘结键合与IC工艺兼容起来。然而，晶圆粘结键合通常是在高温下进行的，容易导致热应力、气泡的形成以及粘附性的不稳定性，使得工艺生产中产量减少和可靠性降低。 
晶圆直接键合是一种在低温下不使用任何粘合剂能使晶圆键合的技术。且在低温下晶圆直接键合是密封的。键合工艺在低温下，尤其是在室温下，晶圆直接键合中没有引入热应力和不均一性，能够生产更加可靠的电路。而且，在低温键合的晶圆如果能进行减薄工艺，当一个键合的晶圆减薄到小于组合材料的各自临界值时，在后续的热处理工艺中，键合的晶圆可以避免层间位错、滑移或开裂等现象。 
而且，晶圆直接键合和层转移是与超大规模集成电路（VLSI）相兼容的，非常具有可行性和可制造性，使用这种技术形成堆栈的三维SOC是非常可取的。三维SOC是在一个芯片上集成现有的集成电路形成一个系统。 
在低温下，晶圆或芯片之间的直接键合在制造三维SOC是可行的，使得晶圆或芯片之间电性连接起来，同时晶圆或芯片之间的非金属区域直接键合，因此消除了键合的后处理工艺，比如说衬底减薄、刻蚀、金属互连等工艺，实现了晶圆或芯片之间的电性连接，且优化了工艺过程。非常小的金属键合压点引起的寄生效应非常低，降低了功耗和增加带宽能力。 
目前，在超大规模集成电路工艺中，铜互连已经成为主流的技术。但是铜在硅和二氧化硅中具有很高的扩散率，使得铜很容易扩散进入硅的有源区而损坏器件，从而引起结或者氧化硅漏电。虽然采用阻挡层可以克服铜的扩散并且可以增加铜和氧化硅的粘附性，但是在键合过程中，位于氧化硅上面的阻挡层在键合过程中不能形成有效的化学键，导致键合的强度不够；另一方面，铜与氧化硅的粘附性不好，导致铜不能轻易沉积在硅片上，容易脱落从而不能很好地实现晶圆之间机械和电性连接。再者，即使在低温下（<200℃）的空气中，铜也很容易被氧化，而且不会形成保护层阻止铜进一步的氧化。最后，金属/金属键合过程中，在金属和金属键合周围会产生一定的空隙，并且随着金属压点厚度的增加，金属压点周围的空隙也逐渐增加，空隙的形成会导致键合强度的减小，并且增加了键合的后处理工艺。 
实用新型内容
本实用新型要解决的技术问题是提供一种晶圆、芯片在低温下无 需添加粘合剂和外加压力的直接键合的结构，从而获得非常可靠的机械和电性连接。 
为了解决上述技术问题，本实用新型提供一种晶圆与晶圆键合的结构，包括多个金属压点的第一衬底和靠近所述金属压点的第一电介质层，所述金属压点和所述第一电介质层位于所述第一衬底的上表面；包括多个半导体压点的第二衬底和靠近所述半导体压点的第二电介质层，所述半导体压点和所述第二电介质层位于所述第二衬底的上表面；所述金属压点和所述半导体压点相互对齐并接触键合，所述第一电介质层和所述第二电介质层相互对齐并接触键合。 
本实用新型提供了一种晶圆与芯片键合的结构，包括多个金属压点的第一衬底和靠近所述金属压点的第一电介质层，所述金属压点和所述第一电介质层位于所述第一衬底的上表面；包括多个半导体压点的第二衬底和靠近所述半导体压点的第二电介质层，所述半导体压点和所述第二电介质层位于所述第二衬底的上表面；所述金属压点和所述半导体压点相互对齐并接触键合，所述第一电介质层和所述第二电介质层相互对齐并接触键合。 
本实用新型还提供了一种芯片与芯片键合的结构，包括多个金属压点的第一衬底和靠近所述金属压点的第一电介质层，所述金属压点和所述第一电介质层位于所述第一衬底的上表面；包括多个半导体压点的第二衬底和靠近所述半导体压点的第二电介质层，所述半导体压点和所述第二电介质层位于所述第二衬底的上表面；所述金属压点和所述半导体压点相互对齐并接触键合，所述第一电介质层和所述第二电介质层相互对齐并接触键合。 
在本实用新型的结构中，可以是晶圆和晶圆键合，本领域的技术人员可知，也可以是芯片和晶圆键合，还可以是芯片和芯片键合。在芯片和晶圆键合结构中，可以是一个芯片与晶圆键合，也可以是多个芯片和晶圆键合。晶圆和芯片中至少含有一个PN结。 
优选的，金属压点的尺寸小于半导体压点的尺寸，半导体压点完全覆盖金属压点，且在覆盖金属压点之外的半导体压点与第一电介质层接触键合。更优选的，键合界面处是无缝键合。 
所述金属压点的尺寸可以小于所述半导体压点的尺寸，也可以等 于所述半导体压点的尺寸，还可以大于所述半导体压点的尺寸，优选所述金属压点的尺寸小于所述半导体压点的尺寸，这样在金属压点和半导体压点对位并键合后，使得金属压点包含在所述半导体压点之内，更加有效的防止金属的扩散造成器件电性能的改变。 
优选的，所述金属压点和所述半导体压点直接接触后，所述半导体压点完全覆盖所述金属压点，且使得所述金属压点之外的所述半导体压点和所述第一电介质层直接接触，并与所述第一电介质层键合。 
其中，所述金属压点低陷于所述第一电介质层表面，还可以是金属压点位于所述第一电介质层表面上，优选金属压点低陷于第一电介质层表面。所述半导体压点低陷于所述第二电介质层表面，还可以是半导体压点位于所述第二电介质层表面，优选半导体压点低陷于第二电介质层表面。 
所述金属压点的上表面突出于所述第一电介质层的表面，所述半导体压点位于所述第二电介质层的凹槽中，优选所述半导体压点的上表面低陷于所述第二电介质层的表面；还可以是所述半导体压点的上表面突出于所述第二电介质层的表面，所述金属压点位于所述第一电介质层的凹槽中，优选所述金属压点的上表面低陷于所述第一电介质层的表面。 
本领域的技术人员可知，金属压点和半导体压点可以都位于电介质层表面上，可以都低陷于电介质层的表面，也可以是都突出于电介质层的表面，还可以是其中的任意两两组合方式。 
所述金属压点是铝、金、镍或其合金中的一种，所述半导体压点是锗、硅或锗硅合金中的一种。 
对所述第一电介质层和所述第二电介质层的键合区域进行化学机械抛光，使得所述键合区域的表面粗糙度小于3.0nm。更优选的，对所述第一电介质层和所述第二电介质层的键合区域进行化学机械抛光，使得所述键合区域的表面粗糙度不大于1.0nm。 
形成厚度小于2000nm的所述金属压点和所述半导体压点。 
将所述第一衬底和所述第二衬底保持相对平行，将所述第一衬底和所述第二衬底光学对位，将所述多个金属压点与所述多个半导体压点对位，在真空环境下使得所述第一电介质层与所述第二电介质层直 接接触。 
在键合所述金属压点和所述半导体压点步骤中，在第一衬底和第二衬底的压力作用下，同时将所述第一衬底和所述第二衬底加热到100℃-450℃，使得所述金属压点热膨胀突起，键合所述金属压点和所述半导体压点，同时键合所述第一电介质层和所述第二电介质层。同时对于含有PN结的芯片或晶圆而言，这一退火温度不至于造成对PN结及其所形成的微电子器件产生热扩散作用和造成器件的微电子学电性能的改变。 
本实用新型的优点在于，提供一种不使用粘合剂和外部压力在低温下的晶圆级的键合结构。 
本实用新型另一个优点在于金属/半导体直接键合与超大规模集成电路技术是兼容的，在低温下直接键合降低了热膨胀过程中的影响，因为大多数的金属比半导体的热膨胀系数高很多。本实用新型与三维SOC制造是兼容的，金属压点的垂直键合或插塞连接键合芯片极大的简化了SOC制造工艺，并且改善了SOC的速度、功耗等性能。 
而且，本实用新型消除了电性接触的键合后处理过程。还消除了薄芯片带来的机械性损伤，使得衬底之间的键合强度接近衬底的机械断裂强度。并且消除了深插塞刻蚀中的台阶形覆盖问题，并且可以制备小尺寸电极，导致减少了键合晶圆之间的寄生效应。 
本实用新型中的金属/半导体直接键合能够实现比倒装芯片中更小的键合压点。并且能够实现金属衬底器件的键合。 
本实用新型中金属/半导体直接键合是自发的，在低温下没有施加外力作用。本实用新型在一般环境条件下实现了金属/半导体直接键合，晶圆或芯片键合，能够同时键合半导体/金属、氧化物/氧化物、半导体/氧化物、金属/氧化物。本实用新型中的金属/半导体直接键合与标准的VLSI工艺兼容，因此，生产成本低，是一个可以产业化的技术方案。 
附图说明
图1A-1D是本实用新型第一个实施例的剖面图。 
图2A-2C是本实用新型第一个实施例的第一种变形结构的剖面图。 
图3A-3D是本实用新型第二个实施例的剖面图。 
图4A-4D是本实用新型第三个实施例的剖面图。 
图5A-5C是本实用新型第四个实施例的剖面图。 
图6A-6C是本实用新型第五个实施例的剖面图。 
图7A-7C是本实用新型第六个实施例的剖面图。 
具体实施方式
以下配合附图及本实用新型的实施例，进一步阐述本实用新型为了达到目的所采取的技术方案。 
本实用新型是提供一种晶圆与晶圆键合的结构，包括多个金属压点的第一衬底和靠近所述金属压点的第一电介质层，所述金属压点和所述第一电介质层位于所述第一衬底的上表面；包括多个半导体压点的第二衬底和靠近所述半导体压点的第二电介质层，所述半导体压点和所述第二电介质层位于所述第二衬底的上表面；所述金属压点和所述半导体压点相互对齐并接触键合，所述第一电介质层和所述第二电介质层相互对齐并接触键合。 
在本实用新型的一个实施例中，是在低温下晶圆和晶圆之间的键合。 
在本实用新型的另一个实施例中，提供了一种芯片和晶圆之间的键合的结构，在芯片和晶圆键合结构中，可以是一个芯片与晶圆键合，也可以是多个芯片和晶圆键合。 
在本实用新型的另一个实施例中，提供了一种芯片和芯片键合的结构。 
在本实用新型的实施例中，在晶圆或芯片中包括至少一个PN结，更广泛的应用包括由多个PN结所组成的晶体管和以此形成的多个晶体管组成的电路，以及多个PN结形成的PN结矩阵器件，如光电感应阵列，包括硅基CMOS及其系统集成芯片和晶圆。 
金属压点的尺寸小于半导体压点的尺寸，半导体压点完全覆盖金属压点，且在覆盖金属压点之外的半导体压点与第一电介质层接触键合。键合界面处是无缝键合。 
在本实用新型的实施例中，所述金属压点是铝、金、镍或其合金 中的一种，所述半导体压点是锗、硅或锗硅合金中的一种。形成厚度小于2000nm的所述金属压点和所述半导体压点。优选地，所述金属压点的尺寸小于所述半导体压点的尺寸。 
此外，对所述第一电介质层和所述第二电介质层的键合区域进行化学机械抛光，使得所述键合区域的表面粗糙度小于3.0nm。还可以对所述第一电介质层和所述第二电介质层的键合区域进行精化学机械抛光，使得所述键合区域的表面粗糙度不大于1.0nm。 
将所述第一衬底和所述第二衬底保持相对平行，将所述第一衬底和所述第二衬底光学对位，将所述多个金属压点与所述多个半导体压点对位，在真空环境下使得所述第一电介质层与所述第二电介质层直接接触。 
在键合所述金属压点和所述半导体压点步骤中，在第一衬底和第二衬底的压力作用下，同时将所述第一衬底和所述第二衬底加热到100℃-450℃，使得所述金属压点热膨胀突起，键合所述金属压点和所述半导体压点，同时键合所述第一电介质层和所述第二电介质层。 
所述金属压点的尺寸可以小于所述半导体压点的尺寸，也可以等于所述半导体压点的尺寸，还可以大于所述半导体压点的尺寸，优选所述金属压点的尺寸小于所述半导体压点的尺寸，这样在金属压点和半导体压点对位并键合后，使得金属压点包含在所述半导体压点之内，更加有效的防止金属的扩散造成器件电性能的改变。 
所述金属压点和所述半导体压点直接接触后，所述半导体压点完全覆盖所述金属压点，且使得所述金属压点之外的所述半导体压点和所述第一电介质层直接接触，并与所述第一电介质层键合。 
在本实用新型的一个实施例中，所述金属压点低陷于所述第一电介质层表面，所述半导体压点低陷于所述第二电介质层表面。 
在本实用新型的另一个实施例中，所述金属压点的上表面突出于所述第一电介质层的表面，所述半导体压点位于所述第二电介质层的凹槽中，且所述半导体压点的上表面低陷于所述第二电介质层的表面。 
下面分别对本实用新型的具体实施例作出详细说明。 
为了叙述方便，下文中所称的“上”、“下”是以最下层的衬底作为基点而言，即衬底到所述的氧化层、电介质层、压点等的方向为从下到 上的方向，也就是说无论下文中图示的晶圆或芯片如何放置，晶圆或芯片中的其他器件结构都可以称为衬底之上、衬底上面、衬底的表面上等类似的表达方式。 
图1A-1D是本实用新型第一个实施例。如图1A所示，氧化硅片10、13分别具有上下两个相对置的晶圆表面11、14，晶圆表面11、14是氧化硅。化学机械抛光晶圆表面11和14，经过化学机械抛光后的晶圆表面11和14的粗糙度是0.5nm。在晶圆表面11上化学气相沉积直径为5mm、高度30nm、间隔距离是10mm的金属铝压点12，金属压点的形成还可以是溅射、蒸发、电镀。在晶圆表面14上沉积直径为7mm、高度为30nm、间隔距离是10mm的半导体锗压点15。本领域的技术人员可知，金属铝压点12还可以是金属金压点或金属镍压点或它们的合金；半导体锗压点15可以是硅或锗硅。为了确保金属压点和半导体压点的表面含有尽量少的氧化物和污染物，在键合前采用溅射清洗金属表面、物理汽相淀积或蒸镀一层金属薄膜。例如，我们可以在金属铝压点12和半导体压点15上面镀上一层厚度为5nm的金、铂或钯等金属薄膜，在高浓度的臭氧中，通过紫外灯除去金属铝压点12和半导体压点15表面的碳氢化合物污染物。另外，还可以使用氮等离子体或惰性气体的等离子体清洗金属铝压点12和半导体压点15表面，并且在室温下能增强化学键能。金属压点表面上残留的碳氢化合物能够降低金属键合，且是键合界面气泡形成的成核点，能够导致键合界面的脱气。晶圆10的晶圆表面11上包括金属铝压点12和靠近金属铝压点12的氧化硅电介质层键合区，晶圆13的晶圆表面14上包括半导体锗压点15和靠近半导体锗压点15的氧化硅电介质层键合区，金属铝压点12的上表面与晶圆表面11齐平，半导体锗压点15的上表面与晶圆表面14齐平。本领域的技术人员可知，金属铝压点和半导体锗压点可以是突出于晶圆表面，还可以是金属铝压点和半导体锗压点的上表面低陷于晶圆表面。将晶圆10和晶圆13保持相对平行，再将晶圆10和晶圆13光学对位，使得两个上下相对置的晶圆表面11和14上各自的金属铝压点12和半导体锗压点15对位并上下对齐排列。金属铝压点12和半导体锗压点15用来连接晶圆上面的器件和电路。 
图1B是金属铝压点12和半导体锗压点15在真空环境下刚好相互 接触的示意图。在这个时候，金属铝压点12和半导体锗压点15是可以分离的。 
在图1C中，金属铝压点12和半导体锗压点15键合产生的压力使得半导体晶圆10和13具有弹性形变，从而使得晶圆10和13上的氧化硅键合区域能够在键合结合处16相互接触，且使得金属铝压点12周围的半导体锗压点15和晶圆表面11上的氧化硅电介质层直接接触。本实施例只是示意性的展示了两个晶圆最初的氧化硅接触地方，本领域的技术人员可以理解，最初的接触区域还可以是晶圆表面11和14的其他一个地方或几个地方。 
图1D所示是键合晶圆的衬底剖面图。随着键合的逐渐进行，最初的键合结合处16开始在整个晶圆表面延伸形成键合结合处17。最初的键合强度很弱，随着键合的延伸和键合区域的增加，键合强度逐渐的增强。在图1D中，晶圆键合的化学键产生的压力能够使得不需要外部压力即可使得金属铝压点12和半导体锗压点15彼此接触。键合的晶圆两个相对置的表面之间形成强烈的化学键，同时金属铝压点周围的电介质和半导体压点相互接触并键合。为了缩短形成化学键的键合时间，在室温键合后进行低温退火处理。随着温度的上升，退火时间缩短。例如我们可以在100℃下退火5小时，可以在150℃下退火1小时，可以在250℃下退火20分钟，还可以在450℃下退火1分钟。金属铝压点和半导体压点越薄，键合的温度越低；金属铝压点和半导体压点厚度增加，键合时间增加。经过低温退火处理后，使得所述金属压点热膨胀突起，且使得金属铝压点12周围的半导体锗压点15和晶圆表面11上的氧化硅电介质层之间键合。 
如图1D所示，半导体锗压点15和金属铝压点12相互接触键合，形成了强烈的化学键。靠近金属铝压点12和半导体锗压点15的电介质层也相互接触键合并形成了强烈的化学键。晶圆键合界面处形成了无缝键合，从而极大的提高了键合强度。晶圆10和13中至少含有一个PN结（图中未示出），在本实施例中是由多个PN结构成的晶体管并由多个晶体管构成的特定功能的电路。半导体锗压点15尺寸大于金属铝压点12的尺寸，晶圆10和13键合后使得半导体锗压点15完全覆盖了金属铝压点12，并且覆盖在金属铝压点12之外的半导体锗压点 15与第一电介质层也接触并键合，形成无缝键合。 
图2A-2C是本实用新型第一个实施例的第一种变形结构的衬底结构示意图。图2A是两个相对置的晶圆键合前的剖面图，其与第一个实施例的区别在于，晶圆20和22的表面具有多个金属铝压点21和多个半导体锗压点23，且多个金属铝压点21和多个半导体锗压点23突出于晶圆20和晶圆22的表面，其中多个金属铝压点21和多个半导体锗压点23突出晶圆表面的厚度为5-50nm。在图2A中示出了五对金属/半导体压点，本领域的技术人员应该知道，压点的数目并不限于五对，还可以是实际应用所需的任意数目的压点数。多个金属铝压点21和多个半导体锗压点23光学对位并上下对齐排列，半导体锗压点23比金属铝压点21要大。两个相邻的压点之间具有空隙24。如图2B所示是两个晶圆的金属铝压点接触的示意图。相邻金属铝压点之间形成一个空隙24。图2C是两个晶圆的氧化硅层在空隙24键合并在键合界面处形成化学键25。经过100-450℃条件下退火处理后，使得所述金属铝压点21热膨胀突起，且使得金属铝压点21周围的半导体锗压点23和晶圆20表面上的氧化硅电介质层之间键合。 
如图2C所示，半导体锗压点23和金属铝压点21相互接触键合，形成了强烈的化学键。靠近金属铝压点21和半导体锗压点23的电介质层也相互接触键合并形成了强烈的化学键。晶圆键合界面处形成了无缝键合，从而极大的提高了键合强度。晶圆20和22中含有多个PN结构成的电路（图中未示出）。半导体锗压点23尺寸大于金属铝压点21的尺寸，晶圆20和22键合后使得半导体锗压点23完全覆盖了金属铝压点21，并且覆盖在金属铝压点21之外的半导体锗压点23与第一电介质层也接触并键合，形成无缝键合。 
图3A-3D是本实用新型第二个实施例的衬底结构示意图。如图3A-3D所示是两个完全不同的芯片键合的示意图。在图3A中，芯片30的氧化硅层中包括金属互连31。芯片30是含有多个PN结构成的半导体器件和电路的硅片，芯片30的表面32经过CMP工艺处理，处理方法与第一个实施例相同，在此不做赘述。 
在图3B中，在氧化硅层中形成通孔36，在通孔36中填充金属，通孔36中的填充金属与金属互连31连接，在表面32上形成半导体锗 压点33，使得半导体锗压点33与通孔36连接，在芯片30上面形成一层厚度大于半导体锗压点33厚度的氧化硅层34，之后在氧化硅层34上面正对着半导体锗压点33的地方形成宽度小于半导体锗压点33宽度的凹槽开口35，氧化硅层34的表面经过化学机械抛光，抛光后的氧化硅层34的表面粗糙度是0.8nm。 
在图3C中，第二个芯片37的氧化硅层里面含有金属互连38，在金属互连38的上面形成通孔39，在通孔39中填充金属与金属互连38连接，芯片37的表面41进行化学机械抛光，抛光后的芯片37的表面41的表面粗糙度是0.6nm。在通孔39上形成金属压点40并与通孔39连接。金属压点40的宽度和凹槽开口35的宽度相同或稍微小于凹槽开口35的宽度。在图3D中，键合过程中，将两个芯片保持相对平行并进行光学对位，再将金属压点40对准芯片30氧化硅层34上面的凹槽开口35，芯片30和芯片37相互接触并且键合。 
和第一个实施例一样，含有半导体锗压点33的氧化硅层和含有金属压点40的芯片表面41的氧化硅层相互接触，氧化硅和氧化硅在接触的地方形成化学键并开始键合，并且随着接触区域的增加，键能逐渐增加。在本实施例中，不需要施加压力即可使得两个芯片键合，经过退火处理后，两个芯片的键合接触面会形成无缝键合，因此可以减少键合后续处理工作，且使得键合的粘附性和键合强度增加，形成可靠的机械和电性连接。 
如图3D所示，半导体锗压点33和金属压点40相互接触键合，形成了强烈的化学键。靠近金属压点40和半导体锗压点33的电介质层也相互接触键合并形成了强烈的化学键。半导体锗压点33尺寸大于金属压点40的尺寸，芯片30和37键合后使得半导体锗压点33完全覆盖了金属压点37，并且覆盖在金属压点37之外的半导体锗压点33与第一电介质层也接触并键合，芯片键合界面处形成了无缝键合，从而极大的提高了键合强度。 
图4A-4C是本实用新型第三个实施例的示意图。在图4A中，在晶圆50上面含有金属互连51，金属互连51埋置于氧化硅层52中，氧化硅层52采用PECVD制备，还可以采用热氧化、旋涂玻璃法制备。图4A也示出了另一个具有金属互连54和氧化硅层55的芯片53。如 图4B所示，之后在晶圆50的氧化硅层52上面和芯片53的氧化硅层55上面分别刻出通孔，使得通孔垂直方向上分别正对着金属互连51和金属互连54，在通孔里面填充金属。在晶圆50和芯片53表面形成氧化硅层58，在氧化硅层58上面正对着金属互连51和金属互连54的地方形成通孔，之后在晶圆50的氧化硅层58的通孔上面填充半导体锗形成半导体锗压点56，在芯片53的氧化硅层58的通孔里填充金属铝形成金属铝压点57。对氧化硅层58进行化学机械抛光处理，再对其进行表面处理，处理方法与第一个实施例相同，在此不作赘述。图4C所示是晶圆50和芯片53的半导体锗压点56和芯片53的金属铝压点57相互接触并且键合，晶圆50和芯片53的氧化硅层相互键合形成化学键59。经过低温退火处理，晶圆50和芯片53之间形成无缝键合，增加了键合的强度，形成可靠的机械和电性连接。 
图4D示出了2个芯片53同时键合到晶圆50上。本领域的技术人员可以理解，键合的芯片可以是一个、也可以是二个，还可以是实际所需的很多个。芯片和晶圆里面含有多个PN结构成的晶体管电路，还可以是多个PN结构成的PN结矩阵器件。半导体锗压点56和金属铝压点57相互接触键合，形成了强烈的化学键。靠近金属铝压点57和半导体锗压点56的电介质层也相互接触键合并形成了强烈的化学键。半导体锗压点56尺寸大于金属铝压点57的尺寸，芯片53和晶圆50键合后使得半导体锗压点56完全覆盖了金属铝压点57，并且覆盖在金属铝压点57之外的半导体锗压点56与第一电介质层也接触并键合，键合界面处形成了无缝键合，从而极大的提高了键合强度。 
图5A-5C是本实用新型第四个实施例的示意图。为了得到更加可靠的机械和电性连接，可以增加金属压点或半导体压点的高度，还可以使得压点附近的非金属区的高度减少，在本实施例中，我们制备了厚度为2000nm的金属压点和半导体压点，本领域的技术人员可知，金属压点和半导体压点的厚度还可以是200nm、500nm、1000nm、1500nm，并不限于上述实施例。如图5A-5B所示，晶圆具有衬底85，衬底85可以是具有多层器件或电路结构，在衬底85上面具有一层84，层82和区域83形成于层84之上，区域83可以是低K电介质材料，形成工艺是标准的光刻、刻蚀和沉积等工艺，低K电介质的制备工艺流程是 一个常规的工艺流程，在此不作赘述。区域83占据层84上面很大一块区域，而层82也可以是低K电介质材料，与区域83一起形成一层低K电介质材料83。之后在区域83和层82上面形成一层用来键合的电介质层81，在电介质层81上面形成金属镍压点80。在图5C中，上面的晶圆包括衬底91和层90，衬底91可以有很多层结构，以及在层88中的低K材料区域89，电介质层87形成于89上，上面的晶圆与下面的晶圆结构类似，区别在于电介质层87上面形成半导体锗压点86。图5C是两个晶圆的键合，金属镍压点80和半导体锗压点86接触并开始键合。当晶圆键合后，金属镍压点和半导体锗压点周围的电介质层87和81也开始键合并形成强烈的化学键，经过退火处理后，两个晶圆的键合接触面会形成无缝键合，因此可以减少键合后续处理工作，且使得键合的粘附性和键合强度增加，形成可靠的机械和电性连接。 
图5C示出了半导体锗压点86和金属镍压点80相互接触键合，形成了强烈的化学键。靠近金属镍压点80和半导体锗压点86的电介质层也相互接触键合并形成了强烈的化学键。半导体锗压点86尺寸大于金属镍压点80的尺寸，晶圆键合后使得半导体锗压点86完全覆盖了金属镍压点80，并且覆盖在金属镍压点80之外的半导体锗压点86与第一电介质层也接触并键合，键合界面处形成了无缝键合，从而极大的提高了键合强度。 
图6A-6C是本实用新型的第五个实施例。图6A所示是晶圆60和61经过化学机械抛光处理后得到一个全局平坦化的平面，晶圆60和61的表面粗糙度为0.3nm，在晶圆60和61抛光后的平面上分别形成相对置的凹槽62和63，在凹槽62中形成金属金压点64，在凹槽63中形成半导体锗压点65。在图6B中，将晶圆60和61抛光后的两个表面接触，在平坦的表面形成化学键。晶圆60和61的键合界面没有空隙，因为金属金压点64和半导体锗压点65位于凹槽中，还没有形成可靠的电性连接。 
在图6C中，当键合界面的化学键形成后，键合晶圆在旋转过程中，经过低温熔流退火处理，使得金属金压点64和半导体锗压点65在重力、毛细管力的作用下相互熔流最终形成共熔晶键合，使得金和半导体锗之间形成可靠的机械和电性连接。 
图6C示出了半导体锗压点65和金属金压点64相互接触键合，形成了强烈的化学键。靠近金属金压点64和半导体锗压点65的电介质层也相互接触键合并形成了强烈的化学键。半导体锗压点65尺寸大于金属金压点64的尺寸，晶圆键合后使得半导体锗压点65完全覆盖了金属金压点64，并且覆盖在金属金压点64之外的半导体锗压点65与第一电介质层也接触并键合，键合界面处形成了无缝键合，从而极大的提高了键合强度。 
图7A-7C是本实用新型的第六个实施例，如图7A所示，与第五个实施例类似，其区别在于其中一个晶圆71具有超出晶圆表面的金属金压点73，另一个晶圆70具有凹槽74，凹槽的深度大于金属金压点73的高度，半导体硅压点72位于凹槽74中，且金属金压点73与凹槽74在垂直方向上对置排列。如图7B所示，在两个晶圆70和71的平面相互接触形成化学键的时候，金属金压点73和半导体硅72并没有相互接触，没有形成可靠的机械和电性连接。在图7C中，经过低温熔流退火处理，金属金压点73和半导体硅压点72相互接触并形成共熔晶键合，使得金和硅之间形成可靠的机械和电性连接。 
图7C示出了半导体硅压点72和金属金压点73相互接触键合，形成了强烈的化学键。靠近金属金压点73和半导体硅压点72的电介质层也相互接触键合并形成了强烈的化学键。半导体硅压点72尺寸大于金属金压点73的尺寸，晶圆键合后使得半导体硅压点72完全覆盖了金属金压点73，并且覆盖在金属金压点73之外的半导体硅压点72与第一电介质层也接触并键合，键合界面处形成了无缝键合，从而极大的提高了键合强度。 
本实用新型能够在晶圆的整个表面区域键合，即实现晶圆级键合。本实用新型并不限于以上所述的实施例，本领域的技术人员可以理解的是，还可以实现多层晶圆键合形成高密度的垂直互连集成，更可以进行晶圆和芯片之间的键合，芯片和芯片直接的键合。在低温下，还可以实现两个晶圆之间的金属/金属、半导体/半导体，半导体/氧化物，金属/氧化物等之间的键合。其中，金属压点可以是铝、镍或其合金，还可以是其他在硅或氧化硅中扩散效应小的金属，以避免或减小现有技术中铜在硅和二氧化硅中扩散导致的问题。 
上述实施例是用于例示性说明本实用新型的原理及其功效，但是本实用新型并不限于上述实施方式。任何熟悉此项技术的人员均可在不违背本实用新型的精神及范畴下，在权利要求保护范围内，对上述实施例进行修改。因此本实用新型的保护范围，应如本实用新型的权利要求书所列。 

Claims (8)

1.一种晶圆与晶圆键合的结构，其特征在于，包括多个金属压点的第一衬底和靠近所述金属压点的第一电介质层，所述金属压点和所述第一电介质层位于所述第一衬底的上表面；包括多个半导体压点的第二衬底和靠近所述半导体压点的第二电介质层，所述半导体压点和所述第二电介质层位于所述第二衬底的上表面；所述金属压点和所述半导体压点相互对齐并接触键合，所述第一电介质层和所述第二电介质层相互对齐并接触键合。
2.一种晶圆与芯片键合的结构，其特征在于，包括多个金属压点的第一衬底和靠近所述金属压点的第一电介质层，所述金属压点和所述第一电介质层位于所述第一衬底的上表面；包括多个半导体压点的第二衬底和靠近所述半导体压点的第二电介质层，所述半导体压点和所述第二电介质层位于所述第二衬底的上表面；所述金属压点和所述半导体压点相互对齐并接触键合，所述第一电介质层和所述第二电介质层相互对齐并接触键合。
3.一种芯片与芯片键合的结构，其特征在于，包括多个金属压点的第一衬底和靠近所述金属压点的第一电介质层，所述金属压点和所述第一电介质层位于所述第一衬底的上表面；包括多个半导体压点的第二衬底和靠近所述半导体压点的第二电介质层，所述半导体压点和所述第二电介质层位于所述第二衬底的上表面；所述金属压点和所述半导体压点相互对齐并接触键合，所述第一电介质层和所述第二电介质层相互对齐并接触键合。
4.根据权利要求1至3任一项所述的结构，其特征在于，键合界面处是无缝键合。
5.根据权利要求1至3任一项所述的结构，其特征在于，所述金属压点的尺寸小于所述半导体压点的尺寸，所述半导体压点完全覆盖所述金属压点，且在覆盖所述金属压点之外的半导体压点与所述第一电介质层接触键合。
6.根据权利要求1至3任一项所述的结构，其特征在于，所述晶圆或芯片中至少含有一个PN结。
7.根据权利要求1至3任一项所述的结构，其特征在于，所述金属压点的上表面与所述第一电介质层的表面齐平或低陷于所述第一电介质层的表面；所述半导体压点的上表面与所述第二电介质层的表面齐平或低陷于所述第二电介质层的表面。
8.根据权利要求1至3任一项所述的结构，其特征在于，所述金属压点的上表面突出于所述第一电介质层的表面，所述半导体压点位于所述第二电介质层的凹槽中，所述半导体压点的上表面低陷于所述第二电介质层的表面；或所述半导体压点的上表面突出于所述第二电介质层的表面，所述金属压点位于所述第一电介质层的凹槽中，所述金属压点的上表面低陷于所述第一电介质层的表面。
CN2012202286372U 2012-05-18 2012-05-18 晶圆与晶圆、晶圆与芯片、芯片与芯片键合的结构 Expired - Lifetime CN202855741U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2012202286372U CN202855741U (zh) 2012-05-18 2012-05-18 晶圆与晶圆、晶圆与芯片、芯片与芯片键合的结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2012202286372U CN202855741U (zh) 2012-05-18 2012-05-18 晶圆与晶圆、晶圆与芯片、芯片与芯片键合的结构

Publications (1)

Publication Number Publication Date
CN202855741U true CN202855741U (zh) 2013-04-03

Family

ID=47986909

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012202286372U Expired - Lifetime CN202855741U (zh) 2012-05-18 2012-05-18 晶圆与晶圆、晶圆与芯片、芯片与芯片键合的结构

Country Status (1)

Country Link
CN (1) CN202855741U (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426732A (zh) * 2012-05-18 2013-12-04 上海丽恒光微电子科技有限公司 低温晶圆键合的方法及通过该方法形成的结构
CN103794522A (zh) * 2014-01-24 2014-05-14 清华大学 晶圆-晶圆、芯片-晶圆和芯片-芯片键合方法
CN104241147A (zh) * 2013-06-14 2014-12-24 无锡华润上华半导体有限公司 一种基于铝锗共晶的低温键合方法
CN105006440A (zh) * 2015-06-24 2015-10-28 武汉新芯集成电路制造有限公司 一种真空键合大气加压混合键合方法
CN103794522B (zh) * 2014-01-24 2016-11-30 清华大学 晶圆‑晶圆、芯片‑晶圆和芯片‑芯片键合方法
CN107257938A (zh) * 2015-02-16 2017-10-17 苹果公司 衍射光学元件叠层的低温气密密封
CN107764439A (zh) * 2016-08-19 2018-03-06 上海丽恒光微电子科技有限公司 压力传感器的制备方法
CN106340524B (zh) * 2015-07-15 2018-10-16 上海微电子装备（集团）股份有限公司 一种晶圆键合方法
CN109755142A (zh) * 2019-01-02 2019-05-14 长江存储科技有限责任公司 键合结构及其形成方法
CN113410223A (zh) * 2021-06-15 2021-09-17 上海壁仞智能科技有限公司 芯片组及其制造方法
CN113809043A (zh) * 2020-06-12 2021-12-17 豪威科技股份有限公司 图像传感器中使用混合接合的金属布线
WO2023138120A1 (zh) * 2022-01-20 2023-07-27 长鑫存储技术有限公司 一种半导体封装结构及其形成方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426732A (zh) * 2012-05-18 2013-12-04 上海丽恒光微电子科技有限公司 低温晶圆键合的方法及通过该方法形成的结构
CN103426732B (zh) * 2012-05-18 2015-12-02 上海丽恒光微电子科技有限公司 低温晶圆键合的方法及通过该方法形成的结构
CN104241147A (zh) * 2013-06-14 2014-12-24 无锡华润上华半导体有限公司 一种基于铝锗共晶的低温键合方法
CN103794522B (zh) * 2014-01-24 2016-11-30 清华大学 晶圆‑晶圆、芯片‑晶圆和芯片‑芯片键合方法
CN103794522A (zh) * 2014-01-24 2014-05-14 清华大学 晶圆-晶圆、芯片-晶圆和芯片-芯片键合方法
US10732428B2 (en) 2015-02-16 2020-08-04 Apple Inc. Low-temperature hermetic sealing for diffractive optical element stacks
CN107257938A (zh) * 2015-02-16 2017-10-17 苹果公司 衍射光学元件叠层的低温气密密封
CN107257938B (zh) * 2015-02-16 2020-07-28 苹果公司 光学装置以及制造光学装置的方法
CN105006440B (zh) * 2015-06-24 2018-01-09 武汉新芯集成电路制造有限公司 一种真空键合大气加压混合键合方法
CN105006440A (zh) * 2015-06-24 2015-10-28 武汉新芯集成电路制造有限公司 一种真空键合大气加压混合键合方法
CN106340524B (zh) * 2015-07-15 2018-10-16 上海微电子装备（集团）股份有限公司 一种晶圆键合方法
CN107764439A (zh) * 2016-08-19 2018-03-06 上海丽恒光微电子科技有限公司 压力传感器的制备方法
CN109755142A (zh) * 2019-01-02 2019-05-14 长江存储科技有限责任公司 键合结构及其形成方法
CN113809043A (zh) * 2020-06-12 2021-12-17 豪威科技股份有限公司 图像传感器中使用混合接合的金属布线
CN113410223A (zh) * 2021-06-15 2021-09-17 上海壁仞智能科技有限公司 芯片组及其制造方法
WO2023138120A1 (zh) * 2022-01-20 2023-07-27 长鑫存储技术有限公司 一种半导体封装结构及其形成方法

Similar Documents

Publication Publication Date Title
CN103426732B (zh) 低温晶圆键合的方法及通过该方法形成的结构
CN202855741U (zh) 晶圆与晶圆、晶圆与芯片、芯片与芯片键合的结构
US11764177B2 (en) Bonded structure with interconnect structure
US10756056B2 (en) Methods and structures for wafer-level system in package
US9818615B2 (en) Systems and methods for bidirectional device fabrication
CN100561709C (zh) 三维集成电路的形成方法
US8922026B2 (en) Chip package and fabrication method thereof
US20050082526A1 (en) Techniques for layer transfer processing
JP2017536248A (ja) ３次元集積回路（３ｄ ｉｃ）集積化のためのマイクロ電気機械システム（ｍｅｍｓ）結合剥離構造およびウェハ移載の方法
US9647161B2 (en) Method of manufacturing a device comprising an integrated circuit and photovoltaic cells
SG152981A1 (en) Wafer level package integration and method
KR101372018B1 (ko) 집적 회로들의 형성 방법들 및 결과적인 구조들
KR101334220B1 (ko) 버팅 콘택 방식을 이용한 웨이퍼 간의 전기적 연결방법 및 이를 이용하여 구현한 반도체 장치
US20200111672A1 (en) Systems and Methods for Bidirectional Device Fabrication
US20120061794A1 (en) Methods of forming through wafer interconnects in semiconductor structures using sacrificial material, and semiconductor structures formed by such methods
CN105448755A (zh) 一种铜柱凸点的封装方法及封装结构
US9318527B2 (en) Method for producing photosensitive infrared detectors
CN104979226B (zh) 一种铜的混合键合方法
JP2013537363A (ja) 犠牲材料を使用して半導体構造体中にウェーハ貫通相互接続部を形成する方法、及びかかる方法により形成される半導体構造体
TW200540505A (en) Integrated circuit having a strengthened passivation structure
CN107546174A (zh) 一种集成电路元器件的工艺方法
US9417383B2 (en) Three-dimensional electronic photonic integrated circuit fabrication process
CN112242343A (zh) 单晶硅局域soi衬底、光电器件及制备方法
WO2009153909A1 (ja) 半導体装置の製造方法及び半導体装置
TWI748451B (zh) 在同一晶圓上形成複數相隔離基底層的半導體裝置製程及其半導體裝置

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160418

Address after: 710075, arc building, No. 60, West Avenue, new industrial park, hi tech Zone, Shaanxi, Xi'an, 204

Patentee after: Xi'an Yisheng Photoelectric Technology Co., Ltd.

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang hi tech park long East Road No. 3000 Building No. 5 room 501B

Patentee before: Shanghai Lexvu Opto Mircoelectrics Technology Co., Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200507

Address after: 315803 3 buildings, 4 buildings and 5 buildings, 335 Anju Road, Xiaogang street, Beilun District, Ningbo, Zhejiang.

Patentee after: China core integrated circuit (Ningbo) Co., Ltd

Address before: 710075, arc building, No. 60, West Avenue, new industrial park, hi tech Zone, Shaanxi, Xi'an, 204

Patentee before: Xi'an Yisheng Photoelectric Technology Co., Ltd.

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20130403