CN114207825A - 电子器件用基板及其制造方法 - Google Patents

电子器件用基板及其制造方法 Download PDF

Info

Publication number
CN114207825A
CN114207825A CN202080055655.2A CN202080055655A CN114207825A CN 114207825 A CN114207825 A CN 114207825A CN 202080055655 A CN202080055655 A CN 202080055655A CN 114207825 A CN114207825 A CN 114207825A
Authority
CN
China
Prior art keywords
substrate
wafer
bonded
bonding
resistivity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080055655.2A
Other languages
English (en)
Inventor
萩本和德
后藤正三郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Publication of CN114207825A publication Critical patent/CN114207825A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/06—Joining of crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本发明提供一种电子器件用基板，其是在单晶硅的接合基板上形成有氮化物半导体膜的基板，所述接合基板是至少在由单晶硅构成的基底晶片上接合了由单晶硅构成的接合晶片的基板，所述基底晶片由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成，所述接合晶片的结晶取向为<111>。由此，提供抑制了电子器件用基板的翘曲的基板。

Description

电子器件用基板及其制造方法
技术领域
本发明涉及电子器件用基板及其制造方法。
背景技术
以GaN或AlN为代表的氮化物半导体能够用于制造使用了二维电子气的高电子迁移率晶体管(HEMT)或高耐压电子器件。
难以制作使这些氮化物半导体在基板上生长而成的氮化物晶片，而使用蓝宝石基板或SiC基板作为基板。但是，为了大口径化或抑制基板的成本，使用在硅基板上的基于气相生长的外延生长。对于在硅基板上的基于气相生长的外延生长膜的制作而言，与蓝宝石基板或SiC基板相比，能够使用大口径的基板，因此器件的生产率高，在散热性方面有利。但是，由于晶格常数差或热膨胀系数差引起的应力，容易引起翘曲的增大或塑性变形，进行基于生长条件或缓和层的应力降低。此外，高频用基板需要使用高电阻硅基板。
作为翘曲对策，在专利文献1中，将高电阻基板与低电阻基板接合作为外延层AlN/Si(1000Ωcm以上)/Si(100Ωcm以下)。此外，在专利文献2中，将低电阻CZ基板与高电阻FZ基板接合作为外延层AlN/Si(CZ低电阻)/Si(FZ高电阻)。
电子器件制造用的基板(高耐压用·RF(高频)用)优选翘曲量为50μm以下，但在现有技术中，仍存在翘曲量超过50μm的问题。
现有技术文献
专利文献
专利文献1：国际公开第2011/016219号
专利文献2：特开2014-192226号公报
发明内容
(一)要解决的技术问题
本发明是为了解决上述问题而完成的，其目的在于提供一种在抑制了翘曲的硅基板上形成有氮化物半导体的高耐压用或高频用的电子器件用基板及其制造方法。
(二)技术方案
为了解决上述问题，本发明提供一种电子器件用基板，其是在单晶硅的接合基板上形成有氮化物半导体膜的基板，其特征在于，
所述接合基板是至少在由单晶硅构成的基底晶片上接合了由单晶硅构成的接合晶片的基板，
所述基底晶片由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成，
所述接合晶片的结晶取向为<111>。
如果是这样的电子器件用基板，则由于包含由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成的硬基底晶片，因此能够抑制电子器件用基板的翘曲。此外，由于在该基底晶片上接合了结晶取向为<111>的接合晶片，因此形成了良好的氮化物半导体膜。进而，通过将结晶取向为<100>和<111>的不同的晶片接合，从而相互的解理方向不同，电子器件用基板不易破裂。此外，通过使基底晶片的结晶取向为<100>，能够抑制锭的生长期间的多晶化。因此，最适合作为高耐压用或高频用的电子器件用基板。
其中，所述接合晶片优选是电阻率为0.1Ωcm以下的CZ硅基板。
如果是这样的结构，则能够进一步增加接合基板的强度。这样的电子器件用基板特别适合用于高耐压器件。
此外，所述接合晶片优选是电阻率为1000Ωcm以上、氮浓度为1×1014atoms/cm3以上的CZ硅基板。
如果是这样的结构，则通过在CZ硅基板的接合晶片中掺杂氮而进一步增加强度，并且由于是高电阻，因此特别适合用于高频器件。
此外，优选所述接合晶片是电阻率为1000Ωcm以上、氮浓度为8×1014atoms/cm3以上的FZ硅基板。
如果是这样的结构，则通过在FZ硅基板的接合晶片中掺杂氮而进一步增加强度，并且由于是高电阻，因此特别适合用于高频器件。
此外，所述接合基板优选是所述基底晶片和所述接合晶片经由SiO2膜接合而成的基板。
如果是这样的结构，则能够缓和由氮化物半导体膜引起的应力，能够形成更厚的氮化物半导体膜。
此外，本发明提供一种电子器件用基板的制造方法，其是在单晶硅基板上形成氮化物半导体膜的电子器件用基板的制造方法，其特征在于，包括以下工序：
在由单晶硅构成的基底晶片上接合由单晶硅构成的接合晶片而形成接合基板；以及
在所述接合基板的所述接合晶片上使氮化物半导体外延生长，
使用由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成的晶片作为所述基底晶片，
使用结晶取向为<111>的晶片作为所述接合晶片。
如果是这样的电子器件用基板的制造方法，则由于包含由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成的硬基底晶片，因此能够抑制电子器件用基板的翘曲，由于在该基底晶片上接合了结晶取向为<111>的接合晶片，因此形成了良好的氮化物半导体膜。进而，通过将结晶取向为<100>和<111>的不同的晶片接合，从而相互的解理方向不同，制造的电子器件用基板不易破裂。此外，通过使基底晶片的结晶取向为<100>，能够抑制锭的生长期间的多晶化。因此，能够制造最合适的基板作为高耐压用或高频用的电子器件用基板。
此时，优选使用电阻率为0.1Ωcm以下的CZ硅基板作为所述接合晶片。
如果是这样的制造方法，能够进一步增加接合基板的强度。通过这样的方法制造的电子器件用基板能够特别适合用于高耐压器件。
此外，优选使用电阻率为1000Ωcm以上、氮浓度为1×1014atoms/cm3以上的CZ硅基板作为所述接合晶片。
如果是通过这样的方法制造的电子器件用基板，则通过在CZ硅基板的接合晶片中掺杂氮而进一步增加强度，并且由于是高电阻，因此能够特别适合用于高频器件。
此外，优选使用电阻率为1000Ωcm以上、氮浓度为8×1014atoms/cm3以上的FZ硅基板作为所述接合晶片。
如果是通过这样的方法制造的电子器件用基板，则通过在FZ硅基板的接合晶片中掺杂氮而进一步增加强度，并且由于是高电阻，因此能够特别适合用于高频器件。
此外，优选地，在形成所述接合基板的工序中，将所述基底晶片和所述接合晶片经由SiO2膜进行接合。
如果是通过这样的方法制造的电子器件用基板，则能够缓和由氮化物半导体膜引起的应力，能够形成更厚的氮化物半导体膜。
(三)有益效果
如果是这样的电子器件用基板及其制造方法，则由于包含由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成的硬的基底晶片，因此能够抑制电子器件用基板的翘曲。此外，由于在该基底晶片上接合了结晶取向为<111>的接合晶片，因此形成了良好的氮化物半导体膜。进而，通过将结晶取向为<100>和<111>的不同的晶片接合，从而相互的解理方向不同，电子器件用基板不易破裂。此外，通过使基底晶片的结晶取向为<100>，抑制锭的生长期间的多晶化，而能够廉价地进行制造。因此，最适合作为高耐压用或高频用的电子器件用基板。
附图说明
图1是表示本发明的电子器件用基板的概念图。
具体实施方式
以下，对本发明进行详细说明，但本发明不限于此。
如上所述，在高耐压·高频用电子器件用基板中，为了提高器件特性，如果较厚地堆积外延层，则存在由于热膨胀系数的不同而在晶片上产生翘曲的问题。针对该问题，本发明人进行了深入研究，结果发现，为了抑制电子器件用基板的翘曲，通过将结晶取向为<100>、低电阻率的硬硅基板作为基底晶片，并在其上接合结晶取向为<111>的硅基板，能够良好地形成氮化物半导体膜，进而完成了本发明。
[电子器件用基板]
本发明是在单晶硅的接合基板上形成有氮化物半导体膜的电子器件用基板，其特征在于，
所述接合基板是至少在由单晶硅构成的基底晶片上接合了由单晶硅构成的接合晶片的基板，
所述基底晶片由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成，
所述接合晶片的结晶取向为<111>。
图1表示本发明的电子器件用基板的概念图。
如图1所示，本发明的电子器件用基板10包含：将由单晶硅构成的基底晶片1和由单晶硅构成的接合晶片2接合而成的接合基板6、由氮化物构成的氮化物半导体膜(器件层)5。此时，也可以包含上述接合基板6和器件层5之间的中间层4。此外，如图1所示，也可以是在基底晶片1和接合晶片2之间具有粘接层3的结构。粘接层例如可以是氧化膜(SiO2)。
在此，基底晶片1是由电阻率为0.1Ωcm以下的CZ单晶硅构成的、结晶取向为<100>的晶片。如果是这样的低电阻率的晶片，则由于掺杂剂浓度高，因此基板的强度增加，能够抑制翘曲。此外，电阻率的下限没有特别限制，例如可以为0.001Ωcm以上。此外，在利用CZ法进行的结晶生长中，结晶取向为<100>的晶片在生长期间不易多晶化，掺杂剂浓度越高越显著，因此将基底晶片的结晶取向设为<100>。由此，能够廉价地构成基底晶片。此外，基底晶片的氧浓度优选为1×1018atoms/cm3(ASTM’79)以下。
此外，要接合的接合晶片2是结晶取向为<111>的晶片。这样，如果接合晶片2的结晶取向为<111>，则能够良好地形成氮化物半导体膜5，特别是能够使氮化物系的外延层良好地外延生长。进而，通过将结晶取向为<100>和<111>的不同的晶片进行接合，从而相互的解理方向不同，电子器件用基板10不易破裂。
此外，能够将接合晶片2设为电阻率为0.1Ωcm以下的CZ硅基板。这样，通过使接合晶片2也为低电阻率，从而进一步增加接合基板的强度，并且能够进一步抑制翘曲。此外，这样的电子器件用基板能够适用于高耐压用器件。此外，电阻率的下限没有特别限制，例如可以为0.001Ωcm以上。另外，此时，接合晶片的氧浓度例如能够设为1×1018atoms/cm3(ASTM’79)以下。
此外，能够将接合晶片2设为电阻率1000Ωcm以上、氮浓度为1×1014atoms/cm3以上的CZ硅基板。这样，通过在接合晶片2中掺杂氮，强度进一步增加，并且是高电阻，因此适合用于高频器件。此外，电阻率的上限没有特别限制，例如可以为10kΩcm以下。此外，氮浓度的上限没有特别限制，例如可以为1×1016atoms/cm3以下。另外，此时，接合晶片的氧浓度例如可以为1×1018atoms/cm3(ASTM’79)以下。
此外，如果将接合晶片2作为电阻率为1000Ωcm以上、氮浓度为8×1014atoms/cm3以上的FZ硅基板，则通过掺杂氮，强度进一步增加，并且是高电阻，因此适合用于高频器件。此外，电阻率的上限没有特别限制，例如可以为10kΩcm以下。此外，氮浓度的上限没有特别限制，例如可以为8×1016atoms/cm3以下。
此外，能够在接合晶片2上形成中间层4。中间层4作为用于改善器件层的结晶性或控制应力而插入的缓冲层发挥作用。由于上述中间层4能够利用与氮化物半导体膜5相同的设备制作，因此优选用氮化物制作。
在接合晶片2上形成有由例如GaN、AlN、InN、AlGaN、InGaN、AlInN等氮化物的薄膜构成的器件层5。在此，在形成有中间层4的情况下，能够在中间层4上形成器件层5。器件层5能够通过MOVPE法或溅射等气相生长来生长。氮化物的薄膜为1～20μm，可以根据器件进行设计。
如果是本发明的电子器件用基板，则由于包含由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成的硬的基底晶片，因此能够抑制电子器件用基板的翘曲。另外，由于在该基底晶片上接合了结晶取向为<111>的接合晶片，因此形成了良好的氮化物半导体膜。进而，通过将结晶取向为<100>和<111>的不同的晶片接合，从而相互的解理方向不同，电子器件用基板不易破裂。此外，通过使基底晶片的结晶取向为<100>，能够抑制锭生长期间的多晶化。因此，最适合作为高耐压用或高频用的电子器件用基板。
[电子器件用基板的制造方法]
此外，本发明是在单晶硅基板上形成氮化物半导体膜的电子器件用基板的制造方法，其特征在于，包括以下工序：
在由单晶硅构成的基底晶片上接合由单晶硅构成的接合晶片而形成接合基板；以及
在所述接合基板的所述接合晶片上使氮化物半导体外延生长，
使用由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成的晶片作为所述基底晶片，
使用结晶取向为<111>的晶片作为所述接合晶片。
在本发明的制造方法中，在由单晶硅构成的基底晶片上接合由单晶硅构成的接合晶片而形成接合基板。
此时，使用由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成的晶片作为基底晶片。此外，电阻率的下限值没有特别限制，例如可以为0.001Ωcm以上。另外，此时，可以使用氧浓度为1×1018atoms/cm3(ASTM’79)以下的晶片作为基底晶片。
另外，此时，使用结晶取向为<111>的晶片作为接合晶片。
能够使用电阻率为0.1Ωcm以下的CZ硅基板作为接合晶片。这样，通过使接合晶片也使用低电阻率的晶片，从而强度进一步增加，并且能够进一步抑制翘曲。此外，这样制造的电子器件用基板能够适用于高耐压用器件。此外，电阻率的下限没有特别限制，例如可以为0.001Ωcm以上。另外，此时，能够使用氧浓度为1×1018atoms/cm3(ASTM’79)以下的晶片作为接合晶片。
此外，也能够使用电阻率1000Ωcm以上、氮浓度为1×1014atoms/cm3以上的CZ硅基板作为接合晶片。这样，通过在接合晶片中使用掺杂了氮的基板，强度进一步增加，并且为高电阻，因此能够适合用于高频器件。此外，电阻率的上限没有特别限制，例如可以为10kΩcm以下。此外，氮浓度的上限没有特别限制，例如可以为1×1016atoms/cm3以下。另外，此时，能够使用氧浓度为1×1018atoms/cm3(ASTM’79)以下的晶片作为接合晶片。
此外，如果使用电阻率为1000Ωcm以上、氮浓度为8×1014atoms/cm3以上的FZ硅基板作为接合晶片，则通过使用掺杂了氮的基板，强度进一步增加，并且为高电阻，因此能够适合用于高频器件。此外，电阻率的上限没有特别限制，例如可以为10kΩcm以下。此外，氮浓度的上限没有特别限制，例如可以为8×1016atoms/cm3以下。
将基底晶片和接合晶片接合的方法没有特别限定，但优选通过氧化膜进行贴合。此外，通过使接合前的氧化膜薄膜化，从而能够通过接合后的结合热处理，仅使氧化膜的氧扩散，形成在接合界面部没有氧化膜的结构。这样，通过利用氧化膜进行单晶硅基板的粘接，能够缓和氮化物生长时施加的应力。
接着，在如上述那样制造的接合基板上使氮化物半导体膜外延生长。在此，能够在氮化物半导体膜的生长之前形成中间层。通过在氮化物生长时形成中间层并加入适当的缓冲层，在冷却后能够控制由热膨胀系数差和晶格常数差引起的来自薄膜的应力，并且通过加厚基板，能够防止高温生长中的塑性变形，进而能够制造翘曲小的晶片。为了简化工序，优选用氮化物制作中间层。
如果是这样的电子器件用基板的制造方法，则由于使用由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成的硬的基底晶片，因此电子器件用基板的翘曲被抑制，由于在该基底晶片上接合结晶取向为<111>的接合晶片，因此能够形成良好的氮化物半导体膜。进一步地，通过将结晶取向为<100>和<111>的不同的晶片接合，从而相互的解理方向不同，制造的电子器件用基板不易破裂。此外，通过使基底晶片的结晶取向为<100>，能够抑制锭生长期间的多晶化。因此，能够制造最合适的基板作为高耐压用或高频用的电子器件用基板。
实施例
以下，示出实施例和比较例，更具体地说明本发明，但本发明不限于下述的实施例。
(实施例1)
准备了是电阻率为0.1Ωcm以下、氧浓度为1×1018atoms/cm3(ASTM’79)以下的(100)面CZ硅基板(电阻率：0.007Ωcm、氧浓度：7×1017atoms/cm3)、且基板的厚度为500μm和1000μm的基底晶片(直径150mm)。此外，作为贴合用，准备了2片是电阻率为0.1Ωcm以下、氧浓度为1×1018atoms/cm3(ASTM’79)以下的(111)面CZ硅基板(电阻率：0.007Ωcm、氧浓度：7×1017atoms/cm3)、且基板的厚度为500μm的接合晶片(直径150mm)。
接着，如下所述，制作图1所示的电子器件用基板。分别将2片基底晶片1热氧化(厚度1μm)，分别将双面研磨后的2片接合晶片2热氧化(厚度1μm)，经过结合工序，在1150℃下进行了2小时的结合热处理。然后，通过对结合后的基板的接合晶片进行磨削和抛光，使基板的接合晶片的厚度为200μm，作为氧化膜去除，浸渍在10％HF中而去除表面氧化膜，得到厚度700μm、1200μm的接合基板6。然后，在制作的这些接合基板6上用MOVPE炉进行了5μm厚的GaN外延生长(中间层2.5μm、器件层2.5μm)。此时的翘曲在接合基板6的厚度为700μm时为35μm，厚度为1200μm时为20μm。
(实施例2)
准备了电阻率为0.1Ωcm以下、氧浓度为1×1018atoms/cm3(ASTM’79)以下的(100)面CZ硅基板(电阻率：0.007Ωcm、氧浓度：7×1017atoms/cm3)的厚度为500μm和1000μm的基底晶片(直径150mm)。此外，作为贴合用，准备了2片是掺杂了高浓度氮的1000Ωcm以上的(111)面CZ硅基板(8×1014atoms/cm3，5000Ωcm)、且基板的厚度为500μm的接合晶片(直径150mm)。
接着，如下所述，制作了图1所示的电子器件用基板。对2片基底晶片1进行热氧化(厚度1μm)，对双面研磨后的2片接合晶片2进行热氧化(厚度1μm)，经过结合工序，在1150℃下进行了2小时的结合热处理。然后，通过对结合后的基板的接合晶片进行磨削和抛光，使基板的接合晶片的厚度为200μm，作为氧化膜去除，浸渍在10％HF中而去除表面氧化膜，得到厚度700μm、1200μm的接合基板。然后，在制作的这些接合基板厚度上用MOVPE炉进行了5μm厚的GaN外延生长(中间层2.5μm、器件层2.5μm)。此时的翘曲在接合基板的厚度为700μm时为40μm，厚度为1200μm时为20μm。
(实施例3)
准备了电阻率为0.1Ωcm以下、氧浓度为1×1018atoms/cm3(ASTM’79)以下的(100)面CZ硅基板(电阻率：0.007Ωcm、氧浓度：7×1017atoms/cm3)的厚度为500μm和1000μm的基底晶片(直径150mm)。此外，作为贴合用，准备了2片是掺杂了高浓度氮的1000Ωcm以上的(111)面FZ硅基板(8×1014atoms/cm3，5000Ωcm)、且基板的厚度为500μm的接合晶片(直径150mm)。
对基底晶片1进行热氧化(厚度1μm)，对双面研磨后的接合晶片2进行热氧化(厚度1μm)，经过结合工序，在1150℃下进行了2小时的结合热处理。然后，通过对结合的基板的接合晶片进行磨削和抛光，使基板的接合晶片的厚度为200μm，作为氧化膜去除，浸渍在10％HF中而去除表面氧化膜，得到了厚度700μm、1200μm的接合基板。然后，在制作的这些接合基板上用MOVPE炉进行了5μm厚的GaN外延生长(中间层2.5μm、器件层2.5μm)。此时的翘曲在接合基板的厚度为700μm时为45μm，厚度为1200μm时为20μm。
(比较例1)
准备了是电阻率为20Ωcm、氧浓度为5×1018atoms/cm3的(111)面CZ硅基板、且基板的厚度为700μm的晶片(直径150mm)。当在该基板上用MOVPE炉进行了5μm厚的GaN外延生长时，生长后的翘曲增大到130μm。
(比较例2)
准备了是电阻率为0.1Ωcm以下、氧浓度为1×1018atoms/cm3(ASTM’79)以下的(100)面CZ硅基板(电阻率：0.007Ωcm、氧浓度：7×1017atoms/cm3)、且基板的厚度为500μm和1000μm的基底晶片(直径150mm)。此外，作为贴合用，准备了2片是电阻率和氧浓度与基底晶片相同的(100)面CZ硅基板、且基板的厚度为500μm的接合晶片(直径150mm)。
接着，分别将2片基底晶片进行热氧化(厚度1μm)，分别将双面研磨后的2片接合晶片进行热氧化(厚度1μm)，经过结合工序，在1150℃下进行了2小时结合热处理。然后，通过对结合的基板的接合晶片进行磨削和抛光，使基板的接合晶片的厚度为200μm，作为氧化膜去除，浸渍在10％HF中而去除表面氧化膜，得到了厚度700μm、1200μm的基板。然后，在制作的这些基板上用MOVPE炉进行了5μm厚的GaN外延生长(中间层2.5μm、器件层2.5μm)。但是，在比较例2中，由于在(100)面上外延生长，因此所形成的外延层的缺陷多，原本就不能正常地进行外延生长。
根据上述结果，如实施例1～3那样，当在低电阻率的(100)面CZ硅基板上贴合结晶取向为<111>的接合晶片而形成接合基板时，在形成了氮化物半导体膜的情况下，晶片的翘曲为50μm以下，作为电子器件制作用的基板足够小。另一方面，在使用了(111)面CZ硅基板的比较例1中，由于基板较软，因此在形成了氮化物半导体膜的情况下的晶片的翘曲比实施例1～3大。此外，在使用了将低电阻率的(100)面CZ硅基板彼此贴合而成的基板的比较例2中，外延层的缺陷较多，并且晶片容易破裂。
本发明不限于上述实施方式。上述实施方式是例示，凡具有与本发明的权利要求书所记载的技术思想实质上相同的结构、起到同样的作用效果的任何方案都包含在本发明的技术范围内。

Claims (10)

1.一种电子器件用基板，其是在单晶硅的接合基板上形成有氮化物半导体膜的基板，其特征在于，
所述接合基板是至少在由单晶硅构成的基底晶片上接合了由单晶硅构成的接合晶片的基板，
所述基底晶片由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成，
所述接合晶片的结晶取向为<111>。
2.根据权利要求1所述的电子器件用基板，其特征在于，
所述接合晶片是电阻率为0.1Ωcm以下的CZ硅基板。
3.根据权利要求1所述的电子器件用基板，其特征在于，
所述接合晶片是电阻率为1000Ωcm以上、氮浓度为1×1014atoms/cm3以上的CZ硅基板。
4.根据权利要求1所述的电子器件用基板，其特征在于，
所述接合晶片是电阻率为1000Ωcm以上、氮浓度为8×1014atoms/cm3以上的FZ硅基板。
5.根据权利要求1至4中任一项所述的电子器件用基板，其特征在于，
所述接合基板是所述基底晶片和所述接合晶片经由SiO2膜接合而成的基板。
6.一种电子器件用基板的制造方法，其是在单晶硅基板上形成氮化物半导体膜的电子器件用基板的制造方法，其特征在于，包括以下工序：
在由单晶硅构成的基底晶片上接合由单晶硅构成的接合晶片而形成接合基板；以及
在所述接合基板的所述接合晶片上使氮化物半导体外延生长，
使用由电阻率为0.1Ωcm以下、结晶取向为<100>的CZ硅构成的晶片作为所述基底晶片，
使用结晶取向为<111>的晶片作为所述接合晶片。
7.根据权利要求6所述的电子器件用基板的制造方法，其特征在于，
使用电阻率为0.1Ωcm以下的CZ硅基板作为所述接合晶片。
8.根据权利要求6所述的电子器件用基板的制造方法，其特征在于，
使用电阻率为1000Ωcm以上、氮浓度为1×1014atoms/cm3以上的CZ硅基板作为所述接合晶片。
9.根据权利要求6所述的电子器件用基板的制造方法，其特征在于，
使用电阻率为1000Ωcm以上、氮浓度为8×1014atoms/cm3以上的FZ硅基板作为所述接合晶片。
10.根据权利要求6至9中任一项所述的电子器件用基板的制造方法，其特征在于，
在形成所述接合基板的工序中，将所述基底晶片和所述接合晶片经由SiO2膜进行接合。
CN202080055655.2A 2019-08-06 2020-07-02 电子器件用基板及其制造方法 Pending CN114207825A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019144251A JP6863423B2 (ja) 2019-08-06 2019-08-06 電子デバイス用基板およびその製造方法
JP2019-144251 2019-08-06
PCT/JP2020/025934 WO2021024654A1 (ja) 2019-08-06 2020-07-02 電子デバイス用基板およびその製造方法

Publications (1)

Publication Number Publication Date
CN114207825A true CN114207825A (zh) 2022-03-18

Family

ID=74502945

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080055655.2A Pending CN114207825A (zh) 2019-08-06 2020-07-02 电子器件用基板及其制造方法

Country Status (5)

Country Link
US (1) US20220367188A1 (zh)
EP (1) EP4012750A4 (zh)
JP (1) JP6863423B2 (zh)
CN (1) CN114207825A (zh)
WO (1) WO2021024654A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7279552B2 (ja) * 2019-07-11 2023-05-23 信越半導体株式会社 電子デバイス用基板およびその製造方法
WO2023100577A1 (ja) 2021-12-01 2023-06-08 信越半導体株式会社 電子デバイス用基板及びその製造方法
DE102022000425A1 (de) * 2022-02-03 2023-08-03 Azur Space Solar Power Gmbh III-N-Silizium Halbleiterscheibe
DE102022000424A1 (de) * 2022-02-03 2023-08-03 Azur Space Solar Power Gmbh Herstellungsverfahren für eine Halbleiterscheibe mit Silizium und mit einer III-N-Schicht
WO2023199616A1 (ja) * 2022-04-13 2023-10-19 信越半導体株式会社 電子デバイス用基板及びその製造方法
WO2023228868A1 (ja) * 2022-05-27 2023-11-30 信越半導体株式会社 電子デバイス用基板及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH09246505A (ja) * 1996-03-01 1997-09-19 Hitachi Ltd 半導体集積回路装置
US7999288B2 (en) * 2007-11-26 2011-08-16 International Rectifier Corporation High voltage durability III-nitride semiconductor device
US8946863B2 (en) * 2009-08-04 2015-02-03 Dowa Electronics Materials Co., Ltd. Epitaxial substrate for electronic device comprising a high resistance single crystal substrate on a low resistance single crystal substrate, and method of manufacturing
JP5636183B2 (ja) * 2009-11-11 2014-12-03 コバレントマテリアル株式会社 化合物半導体基板
JP2013239474A (ja) * 2012-05-11 2013-11-28 Sanken Electric Co Ltd エピタキシャル基板、半導体装置及び半導体装置の製造方法
JP2014192226A (ja) 2013-03-26 2014-10-06 Sharp Corp 電子デバイス用エピタキシャル基板
JP2014236093A (ja) * 2013-05-31 2014-12-15 サンケン電気株式会社 シリコン系基板、半導体装置、及び、半導体装置の製造方法
CN103681992A (zh) * 2014-01-07 2014-03-26 苏州晶湛半导体有限公司 半导体衬底、半导体器件及半导体衬底制造方法
JP2018041851A (ja) * 2016-09-08 2018-03-15 クアーズテック株式会社 窒化物半導体基板
JP7279552B2 (ja) * 2019-07-11 2023-05-23 信越半導体株式会社 電子デバイス用基板およびその製造方法

Also Published As

Publication number Publication date
JP6863423B2 (ja) 2021-04-21
WO2021024654A1 (ja) 2021-02-11
EP4012750A4 (en) 2023-10-18
EP4012750A1 (en) 2022-06-15
US20220367188A1 (en) 2022-11-17
JP2021027186A (ja) 2021-02-22

Similar Documents

Publication Publication Date Title
CN114207825A (zh) 电子器件用基板及其制造方法
KR101007273B1 (ko) 배제 영역을 가지지 않는 에피택시를 위한 구조의 제조방법
US10796905B2 (en) Manufacture of group IIIA-nitride layers on semiconductor on insulator structures
US11705330B2 (en) Substrate for electronic device and method for producing the same
WO2022038826A1 (ja) 窒化物半導体ウェーハの製造方法及び窒化物半導体ウェーハ
WO2005041287A1 (ja) 化合物半導体基板の製造方法
JP5439675B2 (ja) 窒化物半導体形成用基板及び窒化物半導体
WO2022181163A1 (ja) 窒化物半導体基板およびその製造方法
US20230290835A1 (en) Nitride semiconductor wafer and method for producing nitride semiconductor wafer
JP7173082B2 (ja) 気相成長用のシリコン単結晶基板、気相成長基板及びこれらの製造方法
WO2023090019A1 (ja) 窒化物半導体基板及び窒化物半導体基板の製造方法
US20230411151A1 (en) Method for producing a substrate for the epitaxial growth of a layer of a gallium-based iii-n alloy
KR20230080476A (ko) 갈륨계 ⅲ-n 합금층의 에피택셜 성장을 위한 기판 제조 방법
JP2023544984A (ja) ガリウムベースのｉｉｉ－ｎ合金の層をエピタキシャル成長させるための基板を製造するための方法
TW202347764A (zh) 電子裝置用基板及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination