JP7279552B2 - 電子デバイス用基板およびその製造方法 - Google Patents

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Description

本発明は、電子デバイス用基板およびその製造方法に関する。
ＧａＮやＡｌＮをはじめとする窒化物半導体は、２次元電子ガスを用いた高電子移動度トランジスタ（ＨＥＭＴ）や高耐圧電子デバイスの作製に用いることができる。
これらの窒化物半導体を基板上に成長させた窒化物ウェーハを製作することは難しく、基板としては、サファイア基板やＳｉＣ基板が用いられている。しかし、大口径化や基板のコストを抑えるために、シリコン基板上への気相成長によるエピタキシャル成長が用いられている。シリコン基板上への気相成長によるエピタキシャル成長膜の作製は、サファイア基板やＳｉＣ基板に比べて大口径の基板が使用できるのでデバイスの生産性が高く、放熱性の点で有利である。ただし、格子定数差や熱膨張係数差による応力により、反りの増大や塑性変形が起こりやすく、成長条件や緩和層による応力低減が行われている。
高耐圧電子デバイスでは、高耐圧特性を向上させるため、エピタキシャル層を厚く積む必要がある。その為、エピタキシャル層を厚く積むと、その基板であるシリコン基板がエピタキシャル層との熱膨張係数の違いにより、ウェーハに反りが発生する。
特許文献１では、エピタキシャル層ＡｌＮ／Ｓｉ（１０００Ωｃｍ以上）／Ｓｉ（１００Ωｃｍ以下）として、高抵抗基板を低抵抗基板と接合して反り形状を制御した電子デバイス用エピタキシャル基板が開示されている。また、特許文献２では、エピタキシャル層ＡｌＮ／Ｓｉ（ＣＺ低抵抗）／Ｓｉ（ＦＺ高抵抗）として、低抵抗ＣＺ基板を高抵抗ＦＺ基板と接合して反りを抑制した電子デバイス用エピタキシャル基板が開示されている。
しかしながら、高耐圧電子デバイスに用いる電子デバイス用基板において、エピタキシャル層を厚く積んだ際のウェーハの反りをさらに抑制することが望まれていた。
国際公開第２０１１／０１６２１９号 特開２０１４－１９２２２６号公報
本発明は上記課題を解決するためになされたもので、シリコン基板上に窒化物半導体膜が形成された電子デバイス用基板において、反りを抑制し、高耐圧品にも用いることが可能な電子デバイス用基板及びその製造方法を提供することを目的とする。
上記目的を解決するために、本発明は、シリコン単結晶の接合基板上に窒化物半導体膜が形成された電子デバイス用基板であって、
前記接合基板は、複数のシリコン単結晶基板を接合した基板であって、厚さが２０００μｍより厚く、
前記複数のシリコン単結晶基板は、ＣＺ法により製造された基板であって、抵抗率が０．１Ωｃｍ以下のものであることを特徴とする電子デバイス用基板を提供する。
本発明の電子デバイス用基板であれば、複数のシリコン単結晶基板を、抵抗率が０．１Ωｃｍ以下のＣＺ法により製造された基板とし、さらに接合基板の厚さを２０００μｍよりも厚くすることで、接合基板の強度が大幅に増す為、形成された窒化物半導体膜による電子デバイス用基板の反りを抑制することができる。このため、特に、高耐圧品に用いる電子デバイス用基板として最適なものとなる。
このとき、前記複数のシリコン単結晶基板は、酸素濃度が３．０×１０１７～１×１０１８ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のものであることが好ましい。
このようなものであれば、シリコン単結晶基板におけるスリップの発生を防止できる。
また、前記接合基板は、複数のＣＺシリコン単結晶基板がＳｉＯ２膜を介して接合されたものであることが好ましい。
このようなものであれば、窒化物半導体膜による応力を緩和することができ、より厚い窒化物半導体膜を形成することができる。
また本発明は、シリコン単結晶の接合基板上に窒化物半導体膜を形成する電子デバイス用基板の製造方法であって、
複数のシリコン単結晶基板を接合して、厚さが２０００μｍより厚い接合基板とする工程と、
前記接合基板上に窒化物半導体膜をエピタキシャル成長させる工程とを含み、
前記複数のシリコン単結晶基板として、ＣＺ法により製造された、抵抗率が０．１Ωｃｍ以下のものを用いることを特徴とする電子デバイス用基板の製造方法を提供する。
本発明の電子デバイス用基板の製造方法であれば、抵抗率が０．１Ωｃｍ以下の複数のＣＺシリコン単結晶基板を用い、さらに接合基板の厚さを２０００μｍよりも厚くすることで、強度が高い接合基板を作製できる為、窒化物半導体膜を形成させた際の電子デバイス用基板の反りを抑制することができる。このため、特に、高耐圧品に用いる電子デバイス用基板の製造方法として最適なものとなる。
また、前記複数のシリコン単結晶基板として、酸素濃度が３．０×１０１７～１×１０１８ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のものを用いることが好ましい。
このようなものであれば、シリコン単結晶基板におけるスリップの発生を防止できる。
また、前記接合基板とする工程において、複数のＣＺシリコン単結晶基板をＳｉＯ２膜を介して接合することが好ましい。
このようなものであれば、窒化物成長時に加わる応力を緩和することができ、窒化物半導体膜をより厚く形成することができる。
本発明の電子デバイス用基板及びその製造方法であれば、複数のシリコン単結晶基板を、抵抗率が０．１Ωｃｍ以下のＣＺ法により製造された基板とし、さらに接合基板の厚さを２０００μｍよりも厚くすることで、接合基板の強度が大幅に増す為、形成された窒化物半導体膜による電子デバイス用基板の反りを抑制することができる。このため、特に、高耐圧品に用いる電子デバイス用基板に最適なものとなる。
（ａ）複数のシリコン単結晶基板間に接着層を有する場合、及び、（ｂ）接着層を有しない場合の、本発明の電子デバイス用基板を示す概念図である。
以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
本発明者らは、シリコン基板に窒化物半導体をエピタキシャル成長させて製造する電子デバイス用基板において、熱膨張係数の違いにより発生する反りが抑制された電子デバイス用基板及びその製造方法について鋭意検討を重ねたところ、低抵抗率の複数のＣＺシリコン単結晶基板を接合した基板であって厚さが２０００μｍより厚い基板を用いることで、著しく反りが抑制されることがわかり、本発明を完成させた。
［電子デバイス用基板］
即ち、本発明は、シリコン単結晶の接合基板上に窒化物半導体膜が形成された電子デバイス用基板であって、
前記接合基板は、複数のシリコン単結晶基板を接合した基板であって、厚さが２０００μｍより厚く、
前記複数のシリコン単結晶基板は、ＣＺ法により製造された基板であって、抵抗率が０．１Ωｃｍ以下のものであることを特徴とする電子デバイス用基板である。
本発明の電子デバイス用基板は、シリコン単結晶の接合基板上に窒化物半導体膜が形成されたものである。また、本発明において、接合基板は、ＣＺ法により製造された複数のシリコン単結晶基板を接合した基板である。
図１に本発明の電子デバイス用基板の概念図を示す。
図１（ａ）、（ｂ）に示すように、本発明の電子デバイス用基板１０は、シリコン単結晶基板１とシリコン単結晶基板２（複数のシリコン単結晶基板）を接合した接合基板６と、窒化物からなる窒化物半導体膜（デバイス層）５とで構成される。複数のシリコン単結晶基板間の接合形態は特に限定されないが、接着層を設けることができる。図１（ａ）はシリコン単結晶基板１と、シリコン単結晶基板２の間に接着層３を有する構造を示す。接着層は特に限定されないが、例えば酸化膜（ＳｉＯ２）とすることができる。また、図１（ｂ）にはシリコン単結晶基板１と、シリコン単結晶基板２の間に接着層３の無い構造を示す。例えば接合前の酸化膜を薄膜化することで接合後の結合熱処理により、酸化膜の酸素のみが拡散し、接合界面部で酸化膜の無い構造とすることができる。このように、シリコン単結晶基板の接着が酸化膜により行われたものであれば、窒化物成長時に加わる応力を緩和することができる。なお、接合するシリコン単結晶基板の枚数は２枚に限らず３枚以上としてもよい。以下では図１を参照して、接合基板が２枚のシリコン単結晶基板を接合した基板である場合を例に説明する。
本発明では、シリコン単結晶基板１及びシリコン単結晶基板２を、ＣＺ法により製造したシリコン単結晶基板（以下、単にＣＺ単結晶基板と言う場合がある）で、抵抗率が０．１Ωｃｍ以下とし、接合後の接合基板の厚みを２０００μｍよりも厚くする。抵抗率が０．１Ωｃｍ以下のＣＺ単結晶基板とすることでシリコン単結晶基板の剛性が上がり、接合基板の強度が増す為、窒化物半導体膜を形成させた際の電子デバイス用基板の反りを抑制することができる。
また、本発明において、酸素濃度は３．０×１０１７～１×１０１８ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）とすることが好ましい。一般にＣＺ単結晶は、ＦＺ単結晶と異なり、酸素を含有し、それによって基板の強度や硬度が向上する。一方、酸素濃度が３．０×１０１７～１×１０１８ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のものとすることでＣＺ単結晶基板におけるスリップの発生を防止できる。
また、シリコン単結晶基板２とデバイス層５の間には中間層４が形成されていてもよい。中間層４は、デバイス層の結晶性改善や応力の制御のために挿入される緩衝層として働く。上記中間層４は、窒化物半導体膜と同一の設備で作製できるので、窒化物で作製されたものであることが望ましい。
シリコン単結晶基板２の上には、例えばＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮ等の窒化物の薄膜からなるデバイス層５が形成されている。ここで、中間層４が形成されている場合は、デバイス層５が中間層４の上に形成されたものとすることができる。デバイス層５はＭＯＶＰＥ法やスパッタリングなどの気相成長で成長させることができる。窒化物の薄膜は１～２０μｍとすることができ、デバイスに合わせて設計することができる。
例えば窒化ガリウムは、Ｓｉ（１１１）単結晶と格子定数差が１７％、熱膨張係数差が１１６％あり、高温での成長中に薄膜や基板に応力がかかる。また、成長中１０００℃以上に加熱されているため、ウェーハに応力がかかると脆性破壊せずに、延性を示すようになり、転位を発生させて塑性変形する。
本発明の電子デバイス用基板であれば、基板の厚さを十分厚くし、抵抗率が０．１Ωｃｍ以下のＣＺ単結晶基板とすることで、成長中の塑性変形を防止して、反りを小さくすることができる。また、接合基板の厚さを２０００μｍよりも厚くすることで、接合基板の強度が増す為、形成された窒化物半導体膜による電子デバイス用基板の反りをさらに抑制することができる。このため、特に、高耐圧品に用いる電子デバイス用基板として最適なものとなる。
［電子デバイス用基板の製造方法］
また、本発明は、シリコン単結晶の接合基板上に窒化物半導体膜を形成する電子デバイス用基板の製造方法であって、
複数のシリコン単結晶基板を接合して、厚さが２０００μｍより厚い接合基板とする工程と、
前記接合基板上に窒化物半導体膜をエピタキシャル成長させる工程とを含み、
前記複数のシリコン単結晶基板として、ＣＺ法により製造された、抵抗率が０．１Ωｃｍ以下のものを用いることを特徴とする電子デバイス用基板の製造方法を提供する。
本発明の製造方法では、まず複数のシリコン単結晶基板を接合して、厚さが２０００μｍより厚い接合基板とする。ここで、本発明の製造方法では、複数のシリコン単結晶基板として、硬く強度に優れるＣＺ法により製造された、抵抗率が０．１Ωｃｍ以下のものを用いる。
また、複数のシリコン単結晶基板として、酸素濃度が３．０×１０１７～１×１０１８ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のものを用いることが好ましい。酸素濃度が３．０×１０１７～１×１０１８ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のものを用いることでＣＺ単結晶基板におけるスリップの発生を防止できる。
複数のシリコン単結晶基板を接合する方法は特に限定されないが、酸化膜により貼り合わせることが好ましい。また、接合前の酸化膜を薄膜化することで接合後の結合熱処理により、酸化膜の酸素のみを拡散させ、接合界面部で酸化膜の無い構造とすることもできる。このように、シリコン単結晶基板の接着を酸化膜により行うことで、窒化物成長時に加わる応力を緩和することができる。
また、複数のシリコン単結晶基板のそれぞれの厚みを１０００μｍ以上とすることが好ましい。２０００μｍを超える厚みの接合基板を製作するには、装置類の冶具等を準備する必要があるが、１０００μｍ以上の厚みのシリコン単結晶基板２枚を貼り合わせることで、簡単に２０００μｍを超える厚みの接合基板を製作することができる。
次に、上記のようにして製造した接合基板上に窒化物半導体膜をエピタキシャル成長させる。ここで、窒化物半導体膜の成長前に中間層を形成することができる。窒化物成長時に中間層を形成して適切な緩衝層を入れることで、冷却後には熱膨張係数差と格子定数差による薄膜からの応力を制御することができ、基板を厚くすることで、高温成長中の塑性変形を防ぎ、さらに反りの小さいウェーハを製造することができる。工程を簡単にするため、中間層を窒化物で作製することが望ましい。
このような製造方法であれば、抵抗率が０．１Ωｃｍ以下の複数のＣＺシリコン単結晶基板を用い、さらに接合基板の厚さを２０００μｍよりも厚くすることで、強度が高い接合基板を作製できる為、窒化物半導体膜を形成させた際の電子デバイス用基板の反りを抑制することができる。このため、特に、高耐圧品に用いる電子デバイス用基板の製造方法として最適なものとなる。
以下、実施例及び比較例を示し、本発明をより具体的に説明するが、本発明は下記の実施例に制限されるものではない。
（実施例１）
抵抗率が０．００７Ωｃｍ、酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のＣＺシリコン単結晶基板の厚みが１１００μｍのウェーハ（直径１５０ｍｍ、結晶方位（１１１））を２枚準備した。
次に以下のようにして、図１（ａ）に示すような電子デバイス用基板を作製した。ＣＺシリコン単結晶基板（ベースウェーハ）１及び両面研磨したＣＺシリコン単結晶基板（ボンドウェーハ）２を熱酸化し、それぞれに厚さ１００ｎｍのＳｉＯ２膜を形成した。そして、結合工程を経て、結合熱処理を１１５０℃で２時間行った。その後、酸化膜除去として、１０％ＨＦに浸漬し表面酸化膜を除去し、得られた厚さ２２００μｍ（１１００μｍ基板２枚＋接合層２００ｎｍ）の接合基板を作製した。そして、作製した接合基板をＭＯＶＰＥ炉で８μｍ厚のＧａＮ（中間層：４μｍ、デバイス層４μｍ）をエピタキシャル成長した。エピタキシャル成長後のウェーハの反りは、１０μｍであった。
（比較例１）
比較例１では、ＣＺシリコン単結晶基板の厚みを変更した以外は実施例１と同様にして基板を作製した。抵抗率が０．００７Ωｃｍ、酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のＣＺシリコン単結晶基板の厚みが５００μｍ、６２５μｍのウェーハ（直径１５０ｍｍ、結晶方位（１１１））をそれぞれ２枚準備した。
ＣＺシリコン単結晶基板（ベースウェーハ）を熱酸化（厚さ１００ｎｍ）、両面研磨したＣＺシリコン単結晶基板（ボンドウェーハ）を熱酸化（厚さ１００ｎｍ）し、結合工程を経て、結合熱処理を１１５０℃で２時間行った。その後、酸化膜除去として、１０％ＨＦに浸漬し表面酸化膜を除去し、得られた厚さ１０００μｍ（５００μｍ基板２枚＋接合層２００ｎｍ）、１２５０μｍ（６２５μｍ基板２枚＋接合層２００ｎｍ）の結合基板を作製した。そしてそれぞれの結合基板を同一のＭＯＶＰＥ炉で８μｍ厚のＧａＮ（中間層：４μｍ、デバイス層４μｍ）をエピタキシャル成長した。基板厚み１２５０μｍのウェーハの反りは、２０μｍであった。基板厚み１０００μｍのウェーハでは、５０μｍであった。
（比較例２）
比較例２では、ＦＺシリコン単結晶基板とＣＺシリコン単結晶基板とを貼り合わせた結合基板を作製し、作製した結合基板にエピタキシャル層を成長させた。抵抗率が０．００７Ωｃｍ、酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のＣＺシリコン単結晶基板と、抵抗率が５０００Ωｃｍ、窒素濃度が８×１０１４ａｔｏｍｓ／ｃｍ３のＦＺシリコン単結晶基板それぞれの基板の厚みが６２５μｍ、６７５μｍのウェーハ（直径１５０ｍｍ、結晶方位（１１１））を準備した。
ＣＺシリコン単結晶基板（ベースウェーハ）を熱酸化（厚さ１００ｎｍ）、両面研磨したＦＺシリコン単結晶基板（ボンドウェーハ）を熱酸化（厚さ１００ｎｍ）し、結合工程を経て、結合熱処理を１１５０℃で２時間行った。その後、酸化膜除去として、１０％ＨＦに浸漬し表面酸化膜を除去し、得られた厚さ１２５０μｍ（６２５μｍ基板２枚＋接合層２００ｎｍ）、１３５０μｍ（６７５μｍ基板２枚＋接合層２００ｎｍ）の結合基板を作製した。そしてそれぞれの結合基板を同一のＭＯＶＰＥ炉で８μｍ厚のＧａＮ（中間層：４μｍ、デバイス層４μｍ）をエピタキシャル成長した。基板厚み１２５０μｍのウェーハの反りは、２５μｍであった。基板厚み１３５０μｍのウェーハでは、１５μｍであった。
（比較例３）
比較例３では、ＦＺシリコン単結晶基板同士を貼り合わせた結合基板を作製し、作製した結合基板にエピタキシャル層を成長させた。抵抗率が５０００Ωｃｍ、窒素濃度が８×１０１４ａｔｏｍｓ／ｃｍ３のＦＺシリコン単結晶基板の厚みが６２５μｍ、６７５μｍのウェーハ（直径１５０ｍｍ、結晶方位（１１１））それぞれ２枚を準備した
ＦＺシリコン単結晶基板（ベースウェーハ）１を熱酸化（厚さ１００ｎｍ）、両面研磨したＦＺシリコン単結晶基板（ボンドウェーハ）２を熱酸化（厚さ１００ｎｍ）し、結合工程を経て、結合熱処理を１１５０℃で２時間行った。その後、酸化膜除去として、１０％ＨＦに浸漬し表面酸化膜を除去し、得られた厚さ１２５０μｍ（６２５μｍ基板２枚＋接合層２００ｎｍ）、１３５０μｍ（６７５μｍ基板２枚＋接合層２００ｎｍ）の結合基板を作製した。そしてそれぞれの結合基板を同一のＭＯＶＰＥ炉で８μｍ厚のＧａＮ（中間層：４μｍ、デバイス層４μｍ）をエピタキシャル成長した。基板厚み１２５０μｍのウェーハの反りは、３０μｍであった。基板厚み１３５０μｍのウェーハでは、２０μｍであった。
（比較例４）
比較例４では、ＣＺシリコン単結晶基板の厚みを比較例１よりもさらに薄くして、比較例１と同様に基板を作製した。抵抗率が０．００７Ωｃｍ以下、酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のＣＺシリコン基板で、基板の厚みが４００μｍと４００μｍのウェーハ（直径１５０ｍｍ、結晶方位（１１１））を準備した。
ＣＺシリコン単結晶基板（ベースウェーハ）１を熱酸化（厚さ５０ｎｍ）、両面研磨したＣＺシリコン単結晶基板（ボンドウエーハ）２を熱酸化（厚さ５０ｎｍ）し、結合工程を経て、結合熱処理を１１５０℃で２時間行った。その後、酸化膜除去として、１０％ＨＦに浸漬し表面酸化膜を除去し、得られた厚さ８００μｍ（４００μｍ基板２枚＋接合層１００ｎｍ）の結合基板を作製した。そして基板をＭＯＶＰＥ炉で８μｍ厚のＧａＮ（中間層：４μｍ、デバイス層４μｍ）をエピタキシャル成長した。ウェーハの反りは２００μｍであった。
（比較例５）
比較例５では、ＣＺシリコン単結晶基板の貼り合わせを行わずにエピタキシャル層を成長させた。抵抗率が０．００７Ωｃｍ以下、酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のＣＺシリコン基板で、基板の厚みが６２５μｍのウェーハ（直径１５０ｍｍ、結晶方位（１１１））を準備した。
そして基板をＭＯＶＰＥ炉で８μｍ厚のＧａＮ（中間層：４μｍ、デバイス層４μｍ）をエピタキシャル成長した。ウェーハの反りは３００μｍであった。
上記の結果から、実施例１のように、抵抗率が０．１Ωｃｍ以下のＣＺシリコン単結晶基板を貼り合わせ、貼り合わせ後の接合基板の厚さを２０００μｍより厚くした場合は、窒化物半導体膜を形成させた場合に、ウェーハの反りが最も小さいものとなった。一方で、同様の抵抗率を有するＣＺシリコン単結晶基板を用いても、比較例１、４、５のように、基板の厚さが２０００μｍ以下の場合は、ウェーハの反りがより大きくなることがわかった。また、比較例１と比較例２、３との比較から、同様の基板の厚さであっても、ＣＺシリコン単結晶基板と比較して軟らかいＦＺシリコン単結晶基板を用いると、ウェーハの反りがより大きくなることがわかった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１０…電子デバイス用基板、
１、２…（複数の）シリコン単結晶基板、 ３…接着層、 ４…中間層、
５…窒化物半導体膜（デバイス層）、 ６…接合基板。

Claims (6)

  1. シリコン単結晶の接合基板上に窒化物半導体膜が形成された電子デバイス用基板であって、
    前記接合基板は、複数のシリコン単結晶基板を接合した基板であって、前記複数のシリコン単結晶基板を含んでおり、厚さが２０００μｍより厚く、
    前記複数のシリコン単結晶基板は、ＣＺ法により製造された基板であって、抵抗率が０．１Ωｃｍ以下のもので、かつ、各々、１０００μｍ以上の厚さを有するものであることを特徴とする電子デバイス用基板。
  2. 前記複数のシリコン単結晶基板は、酸素濃度が３．０×１０１７～１×１０１８ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のものであることを特徴とする請求項１に記載の電子デバイス用基板。
  3. 前記接合基板は、複数のＣＺシリコン単結晶基板がＳｉＯ２膜を介して接合されたものであることを特徴とする請求項１又は請求項２に記載の電子デバイス用基板。
  4. シリコン単結晶の接合基板上に窒化物半導体膜を形成する電子デバイス用基板の製造方法であって、
    複数のシリコン単結晶基板を接合して、厚さが２０００μｍより厚い接合基板とする工程と、
    前記複数のシリコン単結晶基板を含む前記接合基板上に窒化物半導体膜をエピタキシャル成長させる工程とを含み、
    前記複数のシリコン単結晶基板として、ＣＺ法により製造された、抵抗率が０．１Ωｃｍ以下のもので、かつ、各々、１０００μｍ以上の厚さを有するものを用いることを特徴とする電子デバイス用基板の製造方法。
  5. 前記複数のシリコン単結晶基板として、酸素濃度が３．０×１０１７～１×１０１８ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ’７９）のものを用いることを特徴とする請求項４に記載の電子デバイス用基板の製造方法。
  6. 前記接合基板とする工程において、複数のＣＺシリコン単結晶基板をＳｉＯ２膜を介して接合することを特徴とする請求項４又は請求項５に記載の電子デバイス用基板の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7279552B2 (ja) * 2019-07-11 2023-05-23 信越半導体株式会社 電子デバイス用基板およびその製造方法
JP6863423B2 (ja) * 2019-08-06 2021-04-21 信越半導体株式会社 電子デバイス用基板およびその製造方法
JP7173082B2 (ja) * 2020-04-17 2022-11-16 信越半導体株式会社 気相成長用のシリコン単結晶基板、気相成長基板及びこれらの製造方法
WO2023100577A1 (ja) 2021-12-01 2023-06-08 信越半導体株式会社 電子デバイス用基板及びその製造方法
EP4509645A1 (en) 2022-04-13 2025-02-19 Shin-Etsu Handotai Co., Ltd. Substrate for electronic devices and method for producing same
WO2023228868A1 (ja) 2022-05-27 2023-11-30 信越半導体株式会社 電子デバイス用基板及びその製造方法
JP7563434B2 (ja) * 2022-05-27 2024-10-08 信越半導体株式会社 電子デバイス用基板及びその製造方法
JP7779251B2 (ja) * 2022-12-28 2025-12-03 信越半導体株式会社 エピタキシャル基板の製造方法及びエピタキシャル基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007246289A (ja) 2004-03-11 2007-09-27 Nec Corp 窒化ガリウム系半導体基板の作製方法
JP2010225947A (ja) 2009-03-25 2010-10-07 Silicon Technology Co Ltd 窒化物半導体用形成用基板およびその製造方法
JP2011103380A (ja) 2009-11-11 2011-05-26 Covalent Materials Corp 化合物半導体基板
JP2018041851A (ja) 2016-09-08 2018-03-15 クアーズテック株式会社 窒化物半導体基板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194290B1 (en) * 1998-03-09 2001-02-27 Intersil Corporation Methods for making semiconductor devices by low temperature direct bonding
JP4276764B2 (ja) * 2000-03-27 2009-06-10 シルトロニック・ジャパン株式会社 シリコン単結晶基板及びその製造方法
JP2008166646A (ja) * 2007-01-04 2008-07-17 Covalent Materials Corp 半導体基板の製造方法
WO2011016219A1 (ja) 2009-08-04 2011-02-10 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP5159858B2 (ja) * 2010-09-08 2013-03-13 コバレントマテリアル株式会社 窒化ガリウム系化合物半導体基板とその製造方法
US10546949B2 (en) * 2012-12-26 2020-01-28 Agency For Science, Technology And Research Group III nitride based high electron mobility transistors
JP5462377B1 (ja) * 2013-01-04 2014-04-02 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
JP2014192226A (ja) 2013-03-26 2014-10-06 Sharp Corp 電子デバイス用エピタキシャル基板
JP7279552B2 (ja) * 2019-07-11 2023-05-23 信越半導体株式会社 電子デバイス用基板およびその製造方法
JP6863423B2 (ja) * 2019-08-06 2021-04-21 信越半導体株式会社 電子デバイス用基板およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007246289A (ja) 2004-03-11 2007-09-27 Nec Corp 窒化ガリウム系半導体基板の作製方法
JP2010225947A (ja) 2009-03-25 2010-10-07 Silicon Technology Co Ltd 窒化物半導体用形成用基板およびその製造方法
JP2011103380A (ja) 2009-11-11 2011-05-26 Covalent Materials Corp 化合物半導体基板
JP2018041851A (ja) 2016-09-08 2018-03-15 クアーズテック株式会社 窒化物半導体基板

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