JP6484328B2 - バッファ層スタック上にｉｉｉ−ｖ族の活性半導体層を備える半導体構造および半導体構造を製造するための方法 - Google Patents

バッファ層スタック上にｉｉｉ−ｖ族の活性半導体層を備える半導体構造および半導体構造を製造するための方法 Download PDF

Info

Publication number
JP6484328B2
JP6484328B2 JP2017506280A JP2017506280A JP6484328B2 JP 6484328 B2 JP6484328 B2 JP 6484328B2 JP 2017506280 A JP2017506280 A JP 2017506280A JP 2017506280 A JP2017506280 A JP 2017506280A JP 6484328 B2 JP6484328 B2 JP 6484328B2
Authority
JP
Japan
Prior art keywords
layer
buffer layer
content
buffer
relaxation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017506280A
Other languages
English (en)
Other versions
JP2017529692A5 (ja
JP2017529692A (ja
Inventor
デリュイン、ジョフ
デグローテ、シュテファン
Original Assignee
エピガン ナムローゼ フェンノートシャップ
エピガン ナムローゼ フェンノートシャップ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エピガン ナムローゼ フェンノートシャップ, エピガン ナムローゼ フェンノートシャップ filed Critical エピガン ナムローゼ フェンノートシャップ
Publication of JP2017529692A publication Critical patent/JP2017529692A/ja
Publication of JP2017529692A5 publication Critical patent/JP2017529692A5/ja
Application granted granted Critical
Publication of JP6484328B2 publication Critical patent/JP6484328B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Description

本発明は、複数のＩＩＩ−Ｖ材料層を備えるバッファ層スタックと、バッファ層スタック上に設けられた、ＩＩＩ−Ｖ族の活性半導体層、例えば、ＧａＮ層と、を備え、バッファ層スタックが基板上に設けられている、半導体構造に関する。本発明はまた、かかる半導体構造を製造するための方法にも関する。
窒化ガリウム材料は、比較的広い、直接型のバンドギャップを有する半導体化合物である。これらの電子遷移は、窒化ガリウム材料に、多数の魅力的な特性、例えば、高電場に耐える能力、高周波数で信号を伝送する能力、および他の能力をもたらす。したがって、窒化ガリウム材料は、多くのマイクロエレクトロニクス用途、例えば、トランジスタ、電界放出器、および光電子デバイスなどにおいて広く研究されている。窒化ガリウム材料は、窒化ガリウム（ＧａＮ）ならびにその合金、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などを含む。
純粋なＧａＮ基板は、作製することが困難であり、結果として非常に高価になるので、大部分のＧａＮエピ層は、例えばサファイア（Ａｌ２Ｏ３）、ＳｉＣ、またはＳｉなどの異種基板上に成長される。これらの基板は、（Ｉｎ）（Ａｌ）ＧａＮエピ層と比べて異なる構造的および機械的特性を有し、例えば、それらは、異なる熱膨張係数または異なる格子定数を備える。これは、ＧａＮエピ層内に深刻な歪み蓄積を結果としてもたらし、それは、エピ層の厚さが増えるにつれて増大する。
したがって、先行技術では、層状バッファ構造が、基板とデバイスの活性部との間に導入される。このバッファ構造は、基板材料および層の活性部分に使用される材料の特性間の相違の影響に可能な限り適応する。かかる相違は、限定されるものではないが、格子定数の相違、熱膨張係数の相違、異なる結晶構造、異なるバンドギャップエネルギー、および結果として生じる絶縁破壊の強さを含み得る。このバッファ層は、理想的には、活性部分またはデバイスの特性に影響を及ぼさないが、例えば、接触層のような、またはその代わりに、電流阻止層のような、最終デバイスにおける副次的機能を有し得る。
層スタックの活性部分は、層スタック上に製造されるデバイスの特性を直接的に決定する構造の部分である。例えば、ＡｌＧａＮ／ＧａＮ ＨＥＭＴ構造の活性部分は、典型的には、薄い（約２０ｎｍ厚）ＡｌＧａＮ障壁層を頂部上に有する、比較的厚い（１００ｎｍを超える）ＧａＮチャネル層から成る。かかるＨＥＭＴでは、閾値電圧、相互コンダクタンス、および一部分についてオン状態抵抗が、ＡｌＧａＮ障壁層の組成および厚さによって直接的に決定される。ＬＥＤでは、例えば、量子井戸および障壁の組成ならびに厚さが、放出される光の波長を決定する。活性部分における材料の設計および選択は、最良なデバイス性能のために最適化され、基板またはバッファ構造の選択によって課される制約に可能な限り少なく依存する。
Ｓｉ上のＧａＮ（ＧａＮ ｏｎ Ｓｉ）技術では、ほとんどの場合、追加的な核生成層が、一方では基板と、他方ではバッファ構造および活性部分との間に導入される。この層は、ＡｌＮ層とすることができ、なぜなら、ＡｌＧａＮまたはＧａＮ層内のガリウムは、Ｓｉ基板のエッチバックを引き起こすからである。いくつかの場合では、誘電体層が、基板上に堆積され、この影響（例えば、Ｓｉ上のＳｉＣ、Ｓｉ内のダイヤモンド等）を軽減する。用語「ＡｌＧａＮ」は、任意の化学量論的／組成比（ＡｌｘＧａ１−ｘＮ）におけるＡｌ、Ｇａ、およびＮを含む組成に関し、その組成は、例えば、層の底部においてＧａを有さないことから、層の頂部においてＡｌを有さないことまで、層内で変動し得る。例えば（Ｉｎ）ＡｌＧａＮなどの組成は、任意の適切な量にあるインジウム（Ｉｎ）を更に含み得る。
バッファ構造は、典型的には、複数の層から成る。ＧａＮ ｏｎ Ｓｉ技術では、バッファ層の組成が、一般に、ＡｌＮ核生成層の近くのＡｌに富む層から、典型的には１つ以上のＧａＮ層を備える活性部分の近くのＧａに富む層の方に向かって展開する。核生成層から活性部分への組成変動は、様々な手法で行われ得る。
シリコン上のＧａＮ（ＧａＮ ｏｎ ｓｉｌｉｃｉｕｍ）技術の場合では、バッファ構造が、層スタックのエピタキシャル成長の間の動作温度から室温への冷却の間に層スタック内に誘起される引張応力を補償するべきである。典型的には、これは、バッファ構造における層を選択することによって行われ、それによって、これらの層の組み合わせが、成長温度においてその層内に圧縮応力を導入する。例えば、より高いＡｌ濃度を有する第１の厚いおよび緩和されるＡｌＧａＮ層の頂部上に、より低いＡｌ濃度を有する第２のＡｌＧａＮ層を堆積することが、圧縮応力を誘起する。なぜなら、第２の層のより大きな格子定数が、圧縮されて、下の第１の層のより小さな格子定数に適合するからである。
例えば、ＷＯ０２１３２４５には、バッファ構造の使用が、開示される。
国際公開公報第０２／１３２４５号
バッファ構造を、それらが、層スタックのエピタキシャル成長の間の動作温度から室温への冷却の間に層スタック内に誘起される引張応力を補償するように、改善するための産業的なニーズが存在する。
本発明の第１の態様によれば、複数のＩＩＩ−Ｖ材料層を備える（または該材料層から成る）バッファ層スタックであって、該バッファ層スタックが、少なくとも１つ（または少なくとも２つ、または少なくとも３つ、例えば、１つ、２つ、３つ、もしくは４つ）の層状サブ構造（複数可）を備え、各層状サブ構造が、それぞれの第１のバッファ層と、バッファ層スタック内でそれぞれの第１のバッファ層よりも高く（上方に）位置付けられたそれぞれの第２のバッファ層との間に圧縮応力誘起構造を備え、それぞれの第２のバッファ層の下面が、それぞれの第１のバッファ層の上面よりも低いＡｌ含有量を有する、バッファ層スタックと、バッファ層スタック上に設けられたＩＩＩ−Ｖ族の活性半導体層と、を備える、半導体構造が開示される。
層内の元素、例えばアルミニウムの含有量は、一方では層内のアルミニウム原子の数と、他方では層内の全てのＩＩＩ族原子の総数との比として定義される。ＡｌがＩＩＩ族の構成要素であると、これは、この比がゼロ以上、かつ１以下であることを意味する。
好適な実施形態によれば、ＩＩＩ−Ｖ族の活性半導体層が、ＧａＮ型の層を備える。好適な実施形態によれば、活性半導体層が、層スタックの活性部分の下部層である。好適な実施形態によれば、層スタックの活性部分が、ＧａＮチャネル層およびＡｌＧａＮ電子誘起障壁層を備える。
好適な実施形態によれば、半導体構造が、シリコンベースウェハを更に備え、バッファ層スタックが、シリコンベースウェハおよびバッファ層スタックと直接接触しているＡｌＮ核生成層によって、シリコンベースウェハから分離される。好適な実施形態によれば、核生成層の総厚が、１０ｎｍ〜２００ｎｍの範囲内にある。
好適な実施形態によれば、バッファ層スタックが、上部バッファ層および下部バッファ層を有し、下部バッファ層が、ＡｌＮ核生成層と直接接触しており、上部バッファ層が、活性層と直接接触している。好適な実施形態によれば、バッファ層スタックの総厚が、５００ｎｍ〜１０μｍの範囲内にある。バッファ層スタックの層は、好適には、全て（Ｉｎ）ＡｌＧａＮ層である。
好適な実施形態によれば、圧縮応力誘起層状構造、または圧縮応力誘起層状構造のそれぞれが、その下面近くに擬似格子整合（ｐｓｅｕｄｏｍｏｒｐｈｉｃ）平坦化層およびその上面近くに（平坦化層の頂部上に／その上方に）緩和層を備え、平坦化層の下面のＡｌ含有量が、それぞれの第１のバッファ層の上面のＡｌ含有量に等しいかまたはそれよりも低く、平坦化層の上面のＡｌ含有量が、緩和層の下面のＡｌ含有量よりも低く、緩和層の上面のＡｌ含有量が、それぞれの第２のバッファ層のＡｌ含有量よりも高い。
好適な実施形態によれば、層状サブ構造（複数可）のそれぞれの平坦化層および緩和層が、直接接触している。好適な実施形態によれば、層状サブ構造（複数可）の擬似格子整合平坦化層および緩和層間の遷移が、Ａｌ含有量に関して急峻的または不連続的である。好適な実施形態によれば、層状サブ構造（複数可）の擬似格子整合平坦化層および緩和層間の遷移が、Ａｌ含有量に関して急峻的または不連続的である。好適な実施形態によれば、層状サブ構造（複数可）の擬似格子整合平坦化層および緩和層間の遷移が、Ａｌ含有量に関して１０％よりも大きいまたは２０％よりも大きいまたは５０％よりも大きい。
好適な実施形態によれば、それぞれの第１のバッファ層のＡｌ含有量が、１５％〜１００％の範囲内にある。より好適には、それが、４０〜７０％の範囲内にある。
好適な実施形態によれば、それぞれの第１のバッファ層の厚さが、５０ｎｍ〜２ミクロンの範囲内にある。より好適には、それが、３５０〜１ミクロンの範囲内にある。
好適な実施形態によれば、それぞれの第２のバッファ層のＡｌ含有量が、０〜４０％の範囲内にある。より好適には、それが、８〜４０％の範囲内にある。
好適な実施形態によれば、それぞれの第２のバッファ層の厚さが、５０ｎｍ〜８ミクロンの範囲内にある。より好適には、それが、５００ｎｍ〜４ミクロンの範囲内にある。
それぞれの第１のバッファ層および第２のバッファ層は、好適には、（Ｉｎ）ＡｌＧａＮ層を含む。
好適な実施形態によれば、それぞれの平坦化層が、０〜２０％の範囲内のＡｌ含有量を有する。好適な実施形態によれば、それぞれの平坦化層のうちの少なくとも１つ、それぞれの平坦化層のうちの複数、またはそれぞれの平坦化層のうちの全てが、０％のＡｌ含有量を有し、すなわち、アルミニウムを含まない。
好適な実施形態によれば、それぞれの平坦化層のＡｌ含有量が、少なくとも１つの層状サブ構造について（または複数の層状サブ構造についてもしくは全ての層状サブ構造について）一定である。
好適な実施形態によれば、平坦化層が、少なくとも１つの層状サブ構造について（または複数の層状サブ構造についてもしくは全ての層状サブ構造について）ＧａＮ層である。
好適な実施形態によれば、それぞれの平坦化層の厚さが、５ｎｍ〜５０ｎｍの範囲内にある。
好適な実施形態によれば、それぞれの緩和層が、５０〜１００％の範囲内のＡｌ含有量を有する。
好適な実施形態によれば、少なくとも１つの層状サブ構造の（または複数の層状サブ構造についてもしくは全ての層状サブ構造について）緩和層のＡｌ含有量が、一定である。
好適な実施形態によれば、緩和層が、少なくとも１つの層状サブ構造について（または複数の層状サブ構造についてもしくは全ての層状サブ構造について）ＡｌＮ層である。
好適な実施形態によれば、それぞれの緩和層の厚さが、０．２８ｎｍ〜５０ｎｍの範囲内、より好適には、１ｎｍ〜１０ｎｍの範囲内にある。好適には、それぞれの緩和層の厚さが、１ｎｍよりも大きい、または２ｎｍよりも大きい、または５ｎｍよりも大きい。
好適な実施形態によれば、該緩和層の面が、それぞれの第２のバッファ層の緩和を抑制するのに十分に粗い。好適には、緩和層のＲＭＳ（二乗平均平方根）粗さが、１ｎｍよりも大きい。好適には、緩和層のＲＭＳ粗さが、１ｎｍ〜１０ｎｍの範囲内にある。
好適な実施形態によれば、バッファ層スタックが、圧縮応力誘起構造を除いて、その下面においてより高いＡｌ含有量を有する組成勾配を付けられており、そのＡｌ含有量は、活性半導体層の方に向かって単調に減少する。
本発明の第２の態様によれば、
−基板上に複数のＩＩＩ−Ｖ材料層を備える（その材料層から成る）バッファ層スタックを成長させることと、
−バッファ層スタック上に設けられるＩＩＩ−Ｖ族の活性半導体層を成長させることと、を含み、
バッファ層スタックを成長させることが、層状サブ構造を少なくとも１回成長させることを含み、層状サブ構造を成長させることが、第１のバッファ層、第１のバッファ層の頂部上に圧縮応力誘起構造を成長させることと、圧縮応力誘起構造の頂部上に第２のバッファ層を成長させることと、これによって、それぞれの第２のバッファ層の下面において、それぞれの第１のバッファ層の上面におけるものよりも低いＡｌ含有量を提供することと、を含む、半導体構造を製造するための方法が開示される。
好適な実施形態によれば、該方法が、シリコンベースウェハを提供することと、シリコンベースウェハ上にＡｌＮ核生成層を成長させることと、ＡｌＮ核生成層上にバッファ層スタックを成長させることと、を含む。
好適な実施形態によれば、バッファ層スタックを成長させることが、バッファ層スタックを、それが、圧縮応力誘起構造を構成する層におけるものは除いて、その下面においてより高いＡｌ含有量を有する組成勾配を付けられ（例えば、好適には、段階的に勾配を付けられるが、連続的に勾配を付けられてもよい）、そのＡｌ含有量が、活性半導体層の方に向かって単調に減少するように、成長させることを含む。
好適な実施形態によれば、それぞれの圧縮応力誘起層状構造を成長させることが、それぞれの第１のバッファ層上にそれぞれの擬似格子整合平坦化層を成長させることと、平坦化層上に、最初に擬似格子整合的に、それぞれの緩和層を成長させることと、を含み、それぞれの平坦化層の下面のＡｌ含有量が、それぞれの第１のバッファ層の上面のＡｌ含有量よりも低いかまたはそれに等しく、それぞれの平坦化層の上面のＡｌ含有量が、それぞれの緩和層の下面のＡｌ含有量よりも低く、それぞれの緩和層の上面のＡｌ含有量が、それぞれの第２のバッファ層のＡｌ含有量よりも高い。
好適な実施形態によれば、緩和層（複数可）を成長させることが、１１００℃よりも高い、または１２００℃よりも高い温度で行われる。これらの温度で緩和層（複数可）を成長させることは、例えば、１ｎｍよりも大きな、ＲＭＳ粗さの増大を結果としてもたらす。これは、緩和層の頂部上に設けられたそれぞれの第２のバッファ層の緩和が抑制されるという利点をもたらす。頂部上に擬似格子整合的に成長された第２のバッファ層は、次いで、高レベルのまたは最大限にされた面内圧縮歪みを含むことになる。
本発明の第１の態様の実施形態について説明されるような特徴および利点は、本発明の第２の態様に適用することができ、
必要な変更を加えて、逆もまた同じである。
本開示の目的のために、範囲が定義される場合は常に、それらの閉じた、開いた、および２つの半分開いた形態にあるこれらの範囲を開示することが意図される。たとえ、用語「間」が、かかる範囲を定義する文脈において使用される場合でさえも、全てのこれらの選択肢が、開示されることが意味される。
本発明の利点は、記載全体を通して詳述される。
バッファ層スタックを備える先行技術の半導体構造を例示する。 本発明の好適な実施形態に従うバッファ層スタックを例示する。 本発明の別の実施形態に従うバッファ層スタックを例示する。 先端技術と比べた、本発明の実施形態に従う方法および半導体構造の有効性を例示する。 先行技術の解決策について、スタックの成長方向「ｚ」に沿って測定された、層スタック内の高さレベルに応じた格子定数の展開を例示する。 本発明の好適な実施形態について、スタックの成長方向「ｚ」に沿って測定された、層スタック内の高さレベルに応じた格子定数の展開を例示する。 本発明の好適な実施形態について、スタックの成長方向「ｚ」に沿って測定された、層スタック内の高さレベルに応じた応力の展開を例示する。
本発明は、特定の実施形態に関しておよび一定の図面に関して記載されるが、本発明は、それに限定されず、ただし、特許請求の範囲によってのみ限定される。記載される図面は、単なる概略であって、限定するものではない。図面中、要素のうちのいくつかのサイズが、例示的な目的のために誇張され得、一定の縮尺で描かれない可能性がある。寸法および相対寸法は、発明の実施化への現実の縮図に対応しない。
なおその上に、記載および特許請求の範囲における用語、第１の、第２の、第３の、ならびに同様のものは、類似要素を区別するために使用され、必ずしも連続的または時間的順序を説明するために使用されない。それらの用語は、適切な状況下で互換性があり、開示の実施形態は、本明細書において記載または例示されるものとは別の順番で機能することができる。
その上、記載および特許請求の範囲における用語、頂部、底部、上、下、ならびに同様のものは、説明的な目的のために使用され、必ずしも相対位置を説明するために使用されない。そのように使用される用語は、適切な状況下で互換性があり、開示の実施形態は、本明細書において記載または例示されるものとは別の方向付けで機能することができる。
なおその上に、様々な実施形態は、「好適な」と呼ばれるが、開示の範囲の限定としてではなくて、開示が実現され得る例示的な様態として解釈される。
図１は、複数のＩＩＩ−Ｖ材料層を備えるバッファ層スタック３と、バッファ層スタック上に設けられたＩＩＩ−Ｖ族の活性半導体層１０と、を備える、先行技術の半導体構造１００を例示する。活性半導体層１０は、例えば、層スタックの活性部分の下の層である。バッファ層スタック３は、シリコンベースウェハ１およびバッファ層スタック３と直接接触しているＡｌＮ核生成層２によって、シリコンベースウェハから分離される。バッファ構造またはバッファ層スタック３は、典型的には、複数の層から成る。ＧａＮ−ｏｎ−Ｓｉ技術では、バッファ層の組成が、一般に、ＡｌＮ核生成層の近くのＡｌに富む層から、活性半導体層１０の近くのＧａに富む（および比較的Ａｌに乏しい）層、例えば、ＧａＮ層１０の方に向かって展開する。核生成層２から活性部分１０へのバッファ層３の組成変動は、当業者に既知の様々な手法で行われ得る。組成変動は、例えば、バッファ層３のＡｌ含有量の段階的または連続的な勾配付けを含むことができる。
ＧａＮ ｏｎ ｓｉｌｉｃｉｕｍ技術の場合では、バッファ層スタックまたはバッファ構造は、層スタックのエピタキシャル成長の間の動作温度から室温への冷却の間に層スタック内に誘起される引張応力を補償するべきである。
典型的なバッファ層スタック３内の高アルミニウム濃度（例えば５０％よりも大きなＡｌ％）を有する層は、著しい表面粗さに悩まされ得ることが分かった。なおその上に、第１および第２のバッファ層がアルミニウム含有量において段階的に勾配を付けられ、第２のバッファ層（後の段階）が第１のバッファ層（前の段階）より低いＡｌ含有量を有する、先行技術の場合では、面内圧縮応力が、第２のバッファ層の最初に成長された部分の擬似格子整合成長の間に誘起される。成長する第２のバッファ層が緩和する際、それは、それ自体の歪みのない格子定数を呈し始め、それは、圧縮応力の蓄積を低減して、最終的に停止する。
本発明の態様では、圧縮応力の発生が、好適には、第１のバッファ層４０と、バッファ層スタック内でそれぞれの第１のバッファ層４０よりも高く位置付けられた第２のバッファ層４１との間にバッファ層スタック３内に２つの層を備える少なくとも１つの圧縮応力誘起構造５を含むことによって、更に増大される。この圧縮応力誘起構造５は、好適には、２つの層、すなわち、平坦化層６および緩和層８を備える。層状サブ構造４は、第１のバッファ層４０と、バッファ層スタック内でそれぞれの第１のバッファ層４０より高く位置付けられた第２のバッファ層４１との間に圧縮応力誘起構造５を備える。好適には、第２のバッファ層４１の下面が、第１のバッファ層４０の上面よりも低いＡｌ含有量を有する。
バッファ層スタック３（３１、４（４０、５（６、８）、４１）、３２）についての本発明のかかる好適な実施形態が、図２に描写される。シリコン基板１が、設けられており、その上にＡｌＮ核生成層２が成長される。バッファ層スタック３は、ＡｌＮ核生成層２の頂部上に成長され、下部部分３１、層状構造４、および上部部分３２を備える。バッファ層スタック３上には、ＩＩＩ−Ｖ族の活性半導体層１０、例えばＧａＮ層が設けられている。
平坦化層６は、第１のバッファ層４０の表面粗さを減らす。それが緩和しない（その格子定数が、これによって、第１のバッファ層４０の格子定数の値を呈し、それゆえ、その層が、第１のバッファ層の頂部上に擬似格子整合的に成長される）ような条件（例えば、適切に低い温度（例えば、１２５０℃よりも低い、または１２００℃よりも低い、または１１００℃よりも低い、および好適には、また９００℃よりも高い）ならびに高い成長率）で成長されることが好適である。また、平坦化層６の厚さは、低く（例えば、５〜５０ｍの厚さに）保たれ、臨界厚さを超えることを回避し、その後、緩和が起こり始める。平坦化を促進するために、その層は、Ｇａに富み、すなわち、平坦化層のＡｌ濃度は、可能な限り低く保たれる（例えば、少しもＡｌを含まない、純粋なＧａＮ層）。この層６の平坦性は、第１の部分、すなわち、緩和層８の最初に成長された部分が、平坦化層６および第１のバッファ層４０に対して擬似格子整合される（同じ面内格子定数を有する）ことを確実にする。
緩和層８は、平坦化層６の頂部上に成長される。緩和層８は、その層の第１の部分が、擬似格子整合的に成長されるけれども、緩和が可能な限り速く起こるような条件で、成長される。理想的には、緩和層の頂部は、十分に緩和されるが、いくつかの場合では、それはまた、部分的にのみ緩和され得る。緩和は、例えば、不整合転位の発生を通してまたは表面の粗化を通して起こり得る。実際、平坦化層６と比較されるときに、（例えば、１１００℃よりも高いまたは１２００℃よりも高い）高い温度が使用され、格子定数における大きな相違が、緩和層８について使用される（例えば、Ａｌ含有量（Ａｌ％）の相違が５０％よりも大きい可能性がある）。緩和層８は、好適には、Ａｌに富み、すなわち、それが、第２のバッファ層の緩和を抑制する面を有するように、例えば、それが、十分に粗い面を有する（例えば、１ｎｍよりも大きなＲＭＳ粗さを有する）ように、および頂部上に擬似格子整合的に成長される第２のバッファ層が、可能な限り多くの面内圧縮歪みを含むように、それは、できる限り高いＡｌ含有量（すなわち、できる限り低い格子定数）を有する。好適には、それがＡｌＮ層である。更に、緩和は、故意に、成長の中断を導入することによって、または前駆体および周囲ガス分圧を変動させることによって促進されてもよい。緩和層の厚さの増加は、緩和を促進するために有益であり得るけれども、過度の引張応力の蓄積を回避するために、その厚さを比較的薄く保つことが最良である。
第２のバッファ層は、緩和層の頂部上に成長される。第２のバッファ層は、緩和層より低いＡｌ含有量を有するので、圧縮応力は、第２のバッファ層が十分に緩和されない限り、蓄積される。この層内での緩和の発生は、制御され得る成長条件（低成長温度、高成長率）と、それが成長されるそれの頂部上の層の平坦性とに相関する。
図３は、図２に関して記載された実施形態に類似する、本発明の更なる好適な実施形態を例示するが、２つの層状サブ構造（４、４’）が、バッファ層スタック３内に成長される。バッファ層スタックは、底部から頂部へと、下部部分３１、第１のサブ構造４、中間部分３２、第２のサブ構造４’、および上部部分３３を備える。第２のサブ構造４’は、バッファ層スタック３内で第１のサブ構造よりも高く位置付けられ、第１のサブ構造４に類似する。第２のサブ構造４’は、バッファ層スタック部分３２によって、第１のサブ構造４から分離され得る。その代わりに、層４１および４０’は同じ層であってもよい。第２のサブ構造４’は、第１のバッファ層４０’と、第１のバッファ層４０’上に成長された圧縮応力誘起層状構造（ＣＳＩＳ）５’と、圧縮応力誘起構造５’上に成長された第２のバッファ層４１’と、を備える。圧縮応力誘起構造５’は、第１のバッファ層４０’上に成長された平坦化層６’と、平坦化層６’上に成長された緩和層８’と、を備える。第２のサブ構造の特性は、第１のサブ構造について記載されたものに類似する。第１および第２のサブ構造は、同じであってもよいし、または異なってもよい。
好適な実施形態によれば、複数のこれらのサブ構造（４、４’、４’’、４’’’、…）は、当業者が認識するように、バッファ層スタック３内で成長され得る。例えば、２つ、３つ、４つ、５つ、またはより多くのサブ構造が存在し得る。より多くのサブ構造がバッファ層スタック３内に存在すればするほど、ますます多くの圧縮応力が導入され得る。
好適な実施形態によれば、バッファ層スタック３が、圧縮応力誘起構造４、４’、４’’…を除いて、その下面においてより高いＡｌ含有量を有する組成勾配を付けられており、そのＡｌ含有量は、活性半導体層１０の方に向かって単調に、連続的に、または段階的に減少する。換言すれば、ＣＳＩＳ５、５’の部分ではないバッファ層スタック４０、４１、４０’、４１’、３１、３２、３３の部分を備える事実上のスタックが、その下面においてより高いＡｌ含有量を有する組成勾配を付けられ得、そのＡｌ含有量は、その上面の方に向かって、単調に、連続的に、または段階的に減少する。
核生成層２、バッファ層スタック３の層、および活性層１０の成長は、好適には、ＭＯＣＶＤ、またはＭＢＥ、またはＨＶＰＥ、またはＣＢＥによって行われる。好適な実施形態によれば、該層が、ＭＯＣＶＤを使用して成長される。例えば、シリコン（Ｓｉ）基板が、ＭＯＣＶＤ反応炉チャンバに導入される。反応炉は、（例えば、水素および／または窒素の）制御された周囲ガス流を有し、適切に制御された圧力および適切に制御された温度に保持される。測定は、反応炉チャンバ内の汚染物質の存在を回避するように行われるべきである。基板は、水素雰囲気中で高温まで（例えば、１０００℃を超えて）加熱され、自然酸化物を除去する。その後、窒素前駆体（例えば、ＮＨ３）およびＡｌ前駆体（例えば、ＴＭＡｌ）の制御されたガス流が、同時にまたは特定の切り換える順番でのいずれかにおいて反応炉に導入され、ＡｌＮ核生成層の成長を開始する。核生成層の成長が終了されると、バッファ層スタックが、例えば、Ａｌ（例えば、ＴＭＡｌ）、Ｇａ（例えば、ＴＭＧａ）、および窒素（例えば、ＮＨ３）について前駆体を導入することによって、成長される。バッファスタックの頂部上に、活性部分が成長される。成長後、基板は、適切な取り扱い温度に至るまで冷却され、その直後に、頂部上にＩＩＩ−Ｎ層スタックを有する基板が、反応炉チャンバから取り出され、更に処理される。
半導体構造であるが、応力の蓄積が、図４〜７に記載される。
応力は、擬似格子整合成長の間に、成長している層が、別の（下にある）層の面内格子定数を呈するときに蓄積している。成長している層の実効面内格子定数と、その固有格子定数（すなわち、歪みのない「バルク」層の格子定数）との相違に応じて、局所的な面内歪みが誘起される。
本発明の実施形態では、第１の圧縮応力が、擬似格子整合的な低Ａｌ濃度の平坦化層６を成長させることによって誘起される。この層は、かなり薄く保たれ、緩和を回避する。緩和層８は、それが平坦化層６の頂部上に歪んだ状態で成長する一方で、引張応力が誘起されるように、高Ａｌ含有量を有する。緩和ができる限り直ぐに起こるように成長条件を調整することによって、この層８の厚さは、引張応力が、平坦化層６内に発生される圧縮応力によって幾分補償されるように、できる限り小さく保たれ得る。緩和層８が十分に緩和され次第、該層が厚さを増やしたとしても、更なる引張応力は発生されない。
この緩和された緩和層８の頂部上に、第２のバッファ層４１が成長される。歪みの発生は、（典型的な先端技術の第１のバッファ層４０と第２のバッファ層４１との間の格子定数のかなり小さな相違とは対照的に）緩和層８と第２のバッファ層４１との間の格子定数の相違によって今や決定されるので、この遷移における圧縮応力の量は、かなり大きくなり得る。その上、本発明の好適な実施形態では、この層の緩和は、例えば、適切な成長条件を選択することによって、またはそれを十分に粗い表面を有する層の頂部上に成長することによって、できる限り長く遅らされる。
図４は、成長時間に応じたウェハの反りの量およびそれゆえに成長された層の厚さを例示し、それは、成長された層における歪みを表わす。「−ＣＳＩＳ」曲線は、図１に記載されるような先行技術の構造についての応力蓄積に対応する。「＋ＣＳＩＳ」曲線は、類似構造についての応力蓄積に対応し、その類似構造は、圧縮応力誘起構造５の存在において主に先行技術の構造とは異なる。両構造を製造するためのプロセスパラメータは、更に実質的に同一であった。本発明の実施形態に従う圧縮応力誘起構造５の使用は、先行技術の解決策よりもかなり多くの圧縮応力の導入を可能にすることが明らかである。実際、＋ＣＳＩＳ曲線は、より長時間、レベルＳ２に至るまで落ち続け（応力が蓄積され続け）、一方で、−ＣＳＩＳ曲線は、レベルＳ１に至るまで、より迅速に定常状態状況へと展開し、それによって、該層が緩和され、更なる応力蓄積が起こらない。
図５、６、および７は、先行技術の構造と本発明の実施形態に従う構造との相違を更に例示するグラフである。
図５および６は、先行技術のスタック（図５）における２つの連続して段階的に勾配を付けられた層についておよび本発明の実施形態（図６）の層状サブ構造４について、（成長方向「ｚ」に沿った、典型的には、基板表面上に垂直な）層スタック厚さに応じた格子定数の展開を例示する。図５は、第２のバッファ層４１が、第１のバッファ層４０上に直接的に成長され、第２のバッファ層４１が、第１のバッファ層４０よりも大きな格子定数を有する（より低いアルミニウム含有量を有する）先行技術の場合を例示する。示される領域は、層スタック内に蓄積された応力の量を一般的に例示する。図６は、第１のバッファ層４０と第２のバッファ層４１との間において圧縮応力誘起構造５を備える本発明の実施形態に従う構造についての同等のグラフである。示される領域は、この場合において蓄積される応力の量を一般的に例示し、それは、先行技術の構造内におけるものよりもかなり多い。
図７は、先行技術のスタック（点線）ならびに本発明の好適な実施形態に従うスタック（実線）の両方について、（成長方向「ｚ」に沿った、典型的には、基板表面上に垂直な）層スタック厚さに応じて結果として生じる応力の展開を例示する。それは、本発明の実施形態に従う圧縮応力誘起構造５によって誘起される圧縮応力が、先行技術の構造についてのものよりも大きいことを例示する。
上記発明を実施するための形態は、様々な実施形態に適用されるように本発明の態様の新規な特徴を示し、記載し、指摘したが、例示されたデバイスまたはプロセスの形態および詳細における様々な省略、置換、ならびに変更が、本発明の態様の一般的な概念から逸脱することなく、当業者によって行われてもよいことが理解される。

Claims (19)

  1. 複数のＩＩＩ−Ｖ材料層を備えるバッファ層スタックであって、前記バッファ層スタックが、少なくとも１つの層状サブ構造を備え、前記層状サブ構造の各々が、それぞれの第１のバッファ層と、前記バッファ層スタック内で前記それぞれの第１のバッファ層よりも高く位置付けられたそれぞれの第２のバッファ層との間に圧縮応力誘起構造を備え、前記それぞれの第２のバッファ層の下面が、前記それぞれの第１のバッファ層の上面よりも低いＡｌ含有量を有する、バッファ層スタックと、
    前記バッファ層スタック上に設けられた前記ＩＩＩ−Ｖ族の活性半導体層と、を備え、
    前記圧縮応力誘起層状構造のそれぞれが、その下面近くに擬似格子整合平坦化層およびその上面近くに緩和層を備え、前記平坦化層の下面の前記Ａｌ含有量が、前記それぞれの第１のバッファ層の前記上面の前記Ａｌ含有量よりも低いかまたはそれに等しく、前記平坦化層の上面の前記Ａｌ含有量が、前記緩和層の下面の前記Ａｌ含有量よりも低く、前記緩和層の上面の前記Ａｌ含有量が、前記それぞれの第２のバッファ層の前記Ａｌ含有量よりも高く、
    前記それぞれの緩和層の前記面が、１ｎｍよりも大きな二乗平均平方根（ＲＭＳ）粗さを備え、それにより前記粗さが、前記それぞれの第２のバッファ層の緩和を抑制する、半導体構造。
  2. シリコンベースウェハを更に備え、前記バッファ層スタックが、前記シリコンベースウェハおよび前記バッファ層スタックと直接接触しているＡｌＮ核生成層によって、前記シリコンベースウェハから分離される、請求項１に記載の半導体構造。
  3. 少なくとも１つの層状サブ構造について、前記それぞれの平坦化層および緩和層が、直接接触しており、前記擬似格子整合平坦化層および前記緩和層間の遷移が、Ａｌ含有量に関して急峻的または不連続的である、請求項１または２に記載の半導体構造。
  4. 前記それぞれの第１のバッファ層の前記Ａｌ含有量が、１５％〜１００％の範囲内にある、請求項１〜３のいずれかに記載の半導体構造。
  5. 前記それぞれの第１のバッファ層の厚さが、５０ｎｍ〜２ミクロンの範囲内にあり、前記それぞれの第２のバッファ層の厚さが、５０ｎｍ〜８ミクロンの範囲内にある、請求項１〜４のいずれかに記載の半導体構造。
  6. 前記それぞれの第２のバッファ層の前記Ａｌ含有量が、０〜４０％の範囲内にある、請求項１〜５のいずれかに記載の半導体構造。
  7. 前記それぞれの擬似格子整合平坦化層が、０〜２０％の範囲内のＡｌ含有量を有する、請求項１〜６のいずれかに記載の半導体構造。
  8. 前記それぞれの擬似格子整合平坦化層の前記Ａｌ含有量が、少なくとも１つの層状サブ構造について一定である、請求項１〜７のいずれかに記載の半導体構造。
  9. 前記擬似格子整合平坦化層が、少なくとも１つの層状サブ構造についてＧａＮ層である、請求項８に記載の半導体構造。
  10. 前記それぞれの緩和層が、５０〜１００％の範囲内のＡｌ含有量を有する、請求項１〜９のいずれかに記載の半導体構造。
  11. 前記緩和層が、少なくとも１つの層状サブ構造についてＡｌＮ層である、請求項１０に記載の半導体構造。
  12. 前記それぞれの緩和層の厚さが、０．２８ｎｍ〜５０ｎｍの範囲内にある、請求項１〜１１のいずれかに記載の半導体構造。
  13. 前記バッファ層スタックが、前記圧縮応力誘起構造（複数可）を除いて、その下面においてより高いＡｌ含有量を有する組成勾配を付けられており、そのＡｌ含有量は、前記活性半導体層の方に向かって単調に減少する、請求項１〜１２のいずれかに記載の半導体構造。
  14. 前記バッファ層スタックは、前記圧縮応力誘起構造（複数可）を除いて、その下面においてより高いＡｌ含有量を有する組成勾配を付けられており、そのＡｌ含有量は、前記活性半導体層の方に向かって連続的に減少する、請求項１３に記載の半導体構造。
  15. 前記減少が、段階的である、請求項１３に記載の半導体構造。
  16. 少なくとも２つの層状サブ構造を備える、請求項１〜１５のいずれかに記載の半導体構造。
  17. −基板上に複数のＩＩＩ−Ｖ材料層を備えるバッファ層スタックを成長させることと、
    −前記バッファ層スタック上に設けられる前記ＩＩＩ−Ｖ族の活性半導体層を成長させることと、を含み、
    前記バッファ層スタックを成長させることが、層状サブ構造を少なくとも１回成長させることを含み、層状サブ構造を成長させることが、第１のバッファ層、前記第１のバッファ層の頂部上に圧縮応力誘起構造を成長させることと、前記圧縮応力誘起構造の頂部上に第２のバッファ層を成長させることと、これによって、前記それぞれの第２のバッファ層の下面において、前記それぞれの第１のバッファ層の上面におけるものよりも低いＡｌ含有量を提供することと、を含み、
    圧縮応力誘起構造を成長させることが、前記それぞれの第１のバッファ層上にそれぞれの擬似格子整合平坦化層を成長させることと、前記平坦化層上に、それぞれの、最初に擬似格子整合的な、緩和層を成長させることと、を含み、前記それぞれの擬似格子整合平坦化層の下面の前記Ａｌ含有量が、前記それぞれの第１のバッファ層の前記上面の前記Ａｌ含有量よりも低いかまたはそれに等しく、前記それぞれの擬似格子整合平坦化層の上面の前記Ａｌ含有量が、前記それぞれの緩和層の下面の前記Ａｌ含有量よりも低く、前記それぞれの緩和層の上面の前記Ａｌ含有量が、前記それぞれの第２のバッファ層の前記Ａｌ含有量よりも高く、
    前記緩和層を成長させるために、１２００℃よりも高い温度を使用して、前記それぞれの緩和層の前記面を成長させ、当該それぞれの緩和層の前記面が、１ｎｍよりも大きな二乗平均平方根（ＲＭＳ）粗さを備え、それにより前記粗さが、前記それぞれの第２のバッファ層の緩和を抑制する、半導体構造を製造するための方法。
  18. 前記平坦化層上に前記それぞれの緩和層を前記成長させるステップが、前記それぞれの緩和層を最初に擬似格子整合的に成長させて、前記それぞれの緩和層を緩和させることを可能にすることを含む、請求項１７に記載の方法。
  19. 複数のＩＩＩ−Ｖ材料層を備えるバッファ層スタックであって、前記バッファ層スタックが、少なくとも１つの層状サブ構造を備え、前記層状サブ構造の各々が、それぞれの第１のバッファ層と、前記バッファ層スタック内で前記それぞれの第１のバッファ層よりも高く位置付けられたそれぞれの第２のバッファ層との間に圧縮応力誘起構造を備え、前記それぞれの第２のバッファ層の下面が、前記それぞれの第１のバッファ層の上面よりも低いＡｌ含有量を有する、バッファ層スタックと、
    前記バッファ層スタック上に設けられた前記ＩＩＩ−Ｖ族の活性半導体層と、を備え、
    前記圧縮応力誘起層状構造のそれぞれが、その下面近くに擬似格子整合平坦化層およびその上面近くに緩和層を備え、前記平坦化層の下面の前記Ａｌ含有量が、前記それぞれの第１のバッファ層の前記上面の前記Ａｌ含有量よりも低いかまたはそれに等しく、前記平坦化層の上面の前記Ａｌ含有量が、前記緩和層の下面の前記Ａｌ含有量よりも低く、前記緩和層の上面の前記Ａｌ含有量が、前記それぞれの第２のバッファ層の前記Ａｌ含有量よりも高く、
    前記それぞれの第２のバッファ層は前記それぞれの緩和層の上面で擬似格子整合的に成長することにより、前記それぞれの第２のバッファ層の圧縮歪みが蓄積され、
    前記それぞれの緩和層の前記面が、１ｎｍよりも大きな二乗平均平方根（ＲＭＳ）粗さを備え、それにより前記粗さが、前記それぞれの第２のバッファ層の緩和を抑制する、半導体構造。
JP2017506280A 2014-08-04 2015-07-22 バッファ層スタック上にｉｉｉ−ｖ族の活性半導体層を備える半導体構造および半導体構造を製造するための方法 Active JP6484328B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP14179690.4A EP2983195A1 (en) 2014-08-04 2014-08-04 Semiconductor structure comprising an active semiconductor layer of the iii-v type on a buffer layer stack and method for producing semiconductor structure
EP14179690.4 2014-08-04
PCT/EP2015/066785 WO2016020196A1 (en) 2014-08-04 2015-07-22 Semiconductor structure comprising an active semiconductor layer of the iii-v type on a buffer layer stack and method for producing semiconductor structure

Publications (3)

Publication Number Publication Date
JP2017529692A JP2017529692A (ja) 2017-10-05
JP2017529692A5 JP2017529692A5 (ja) 2018-07-05
JP6484328B2 true JP6484328B2 (ja) 2019-03-13

Family

ID=51260763

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017506280A Active JP6484328B2 (ja) 2014-08-04 2015-07-22 バッファ層スタック上にｉｉｉ−ｖ族の活性半導体層を備える半導体構造および半導体構造を製造するための方法

Country Status (7)

Country Link
US (1) US9991346B2 (ja)
EP (2) EP2983195A1 (ja)
JP (1) JP6484328B2 (ja)
KR (1) KR101899742B1 (ja)
CN (1) CN106663596B (ja)
TW (1) TWI655790B (ja)
WO (1) WO2016020196A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6653750B2 (ja) * 2016-02-26 2020-02-26 サンケン電気株式会社 半導体基体及び半導体装置
CN106876253B (zh) * 2017-03-10 2019-06-04 成都海威华芯科技有限公司 一种锐角金属图形剥离方法
WO2019069604A1 (ja) * 2017-10-06 2019-04-11 パナソニックＩｐマネジメント株式会社 半導体発光素子
SG11202002830TA (en) * 2017-11-22 2020-04-29 Iqe Plc A strain-balanced semiconductor structure
CN108598234A (zh) * 2018-04-26 2018-09-28 吉林大学 一种降低SiC衬底上GaN薄膜内张应力的外延结构及其制备方法
TWI701717B (zh) 2019-08-12 2020-08-11 環球晶圓股份有限公司 磊晶結構
KR20210045835A (ko) * 2019-10-17 2021-04-27 삼성전자주식회사 반도체 박막 구조체 및 이를 포함하는 전자 소자
CN110783395B (zh) * 2019-11-06 2022-10-14 錼创显示科技股份有限公司 半导体结构
TWI730494B (zh) * 2019-11-06 2021-06-11 錼創顯示科技股份有限公司 半導體結構
TWI735212B (zh) * 2020-04-24 2021-08-01 環球晶圓股份有限公司 具有超晶格疊層體的磊晶結構

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214194A (ja) * 1998-01-30 1999-08-06 Kyocera Corp プラズマ処理装置用窓部材
WO2002013245A1 (en) 2000-08-04 2002-02-14 The Regents Of The University Of California Method of controlling stress in gallium nitride films deposited on substrates
US6498131B1 (en) 2000-08-07 2002-12-24 Ekc Technology, Inc. Composition for cleaning chemical mechanical planarization apparatus
JP4700333B2 (ja) * 2003-12-22 2011-06-15 シルトロニック・ジャパン株式会社 シリコンウエーハ用の高純度アルカリエッチング液およびシリコンウエーハアルカリエッチング方法
JP2007088426A (ja) * 2005-08-25 2007-04-05 Furukawa Electric Co Ltd:The 半導体電子デバイス
US8362503B2 (en) * 2007-03-09 2013-01-29 Cree, Inc. Thick nitride semiconductor structures with interlayer structures
WO2011136052A1 (ja) * 2010-04-28 2011-11-03 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JP5911727B2 (ja) * 2011-05-16 2016-04-27 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
JP5127978B1 (ja) * 2011-09-08 2013-01-23 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
JP2013069939A (ja) * 2011-09-23 2013-04-18 Sumitomo Chemical Co Ltd 半導体基板および半導体基板の製造方法
CN103578926B (zh) * 2012-08-09 2018-01-02 三星电子株式会社 半导体缓冲结构、半导体器件和制造半导体器件的方法
US8946773B2 (en) * 2012-08-09 2015-02-03 Samsung Electronics Co., Ltd. Multi-layer semiconductor buffer structure, semiconductor device and method of manufacturing the semiconductor device using the multi-layer semiconductor buffer structure
JP5296255B1 (ja) * 2012-11-21 2013-09-25 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法
JP6121806B2 (ja) * 2013-06-07 2017-04-26 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法

Also Published As

Publication number Publication date
EP3178107A1 (en) 2017-06-14
CN106663596A (zh) 2017-05-10
WO2016020196A1 (en) 2016-02-11
TW201611330A (zh) 2016-03-16
KR20170041227A (ko) 2017-04-14
US9991346B2 (en) 2018-06-05
CN106663596B (zh) 2019-11-22
KR101899742B1 (ko) 2018-09-17
TWI655790B (zh) 2019-04-01
JP2017529692A (ja) 2017-10-05
US20170229549A1 (en) 2017-08-10
EP2983195A1 (en) 2016-02-10

Similar Documents

Publication Publication Date Title
JP6484328B2 (ja) バッファ層スタック上にｉｉｉ−ｖ族の活性半導体層を備える半導体構造および半導体構造を製造するための方法
US8785943B2 (en) Nitride semiconductor device, nitride semiconductor wafer, and method for manufacturing nitride semiconductor layer
JP5836158B2 (ja) 歪吸収中間層遷移モジュールを有するｉｉｉ族窒化物半導体構造
US8633569B1 (en) AlN inter-layers in III-N material grown on REO/silicon substrate
US10192737B2 (en) Method for heteroepitaxial growth of III metal-face polarity III-nitrides on substrates with diamond crystal structure and III-nitride semiconductors
JP5133927B2 (ja) 化合物半導体基板
US8823055B2 (en) REO/ALO/A1N template for III-N material growth on silicon
JP2009158804A (ja) 半導体材料、半導体材料の製造方法及び半導体素子
JP6592524B2 (ja) ＳｉＣ層を備えた化合物半導体基板
US9139934B2 (en) REN semiconductor layer epitaxially grown on REAIN/REO buffer on Si substrate
JP2007258406A (ja) 半導体装置
JP2010251738A (ja) 窒化物半導体エピタキシャル基板
US9543146B2 (en) Manufacturing method of semiconductor device that includes forming plural nitride semiconductor layers of identical material
WO2015123043A1 (en) Iii-n semiconductor layer on si substrate
US8872308B2 (en) AlN cap grown on GaN/REO/silicon substrate structure
US8994032B2 (en) III-N material grown on ErAIN buffer on Si substrate
US8823025B1 (en) III-N material grown on AIO/AIN buffer on Si substrate
US9401420B2 (en) Semiconductor device
JP2016058539A (ja) 高電子移動度トランジスタの製造方法
KR20220161628A (ko) 반도체 디바이스 및 이를 제조하는 방법
JP5024307B2 (ja) 電界効果型トランジスタ用窒化物半導体エピタキシャルウェハの製造方法
TW201327633A (zh) 具有應力吸收緩衝層之半導體結構及其製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180522

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180522

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180522

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180920

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180925

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190215

R150 Certificate of patent or registration of utility model

Ref document number: 6484328

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250