KR101899742B1 - 버퍼 층 스택 상에 iii-v 형의 활성 반도체 층을 포함하는 반도체 구조물 및 반도체 구조물의 제조 방법 - Google Patents

버퍼 층 스택 상에 iii-v 형의 활성 반도체 층을 포함하는 반도체 구조물 및 반도체 구조물의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 구조물로서,
- 복수의 III-V 재료 층들을 포함하는 버퍼 층 스택으로서, 상기 버퍼 층 스택은 적어도 하나의 층상 하부구조를 포함하고, 각각의 층상 하부구조는 각각의 제 1 버퍼 층과 상긱 각각의 제 1 버퍼 층보다 상기 버퍼 층 스택에서 더 높게 배치된 각각의 제 2 버퍼 층 사이의 압축 응력 유도 구조를 포함하고, 상기 각각의 제 2 버퍼 층의 하부 표면은 상기 각각의 제 1 버퍼 층의 상부 표면보다 낮은 Al 함량을 갖는, 상기 버퍼 층 스택;
- 상기 버퍼 층 스택 상에 제공되는 III-V 형의 활성 반도체 층
을 포함하고
상기 각각의 완화 층의 표면은 1㎚보다 큰 RMS (Root Mean Square) 거칠기를 포함하는 상기 각각의 제 2 버퍼 층의 완화를 억제하기에 충분히 거친, 반도체 구조물; 및 그 반도체 구조물의 제조 방법에 관한 것이다.

Description

버퍼 층 스택 상에 III-V 형의 활성 반도체 층을 포함하는 반도체 구조물 및 반도체 구조물의 제조 방법{SEMICONDUCTOR STRUCTURE COMPRISING AN ACTIVE SEMICONDUCTOR LAYER OF THE III-V TYPE ON A BUFFER LAYER STACK AND METHOD FOR PRODUCING SEMICONDUCTOR STRUCTURE}
본 발명은 복수의 III-V 재료 층들을 포함하는 버퍼 층 스택, 및 버퍼 층 스택 상에 제공되는 III-V 형의 활성 반도체 층, 예를 들어, GaN 층을 포함하고, 버퍼 층 스택이 기판 상에 제공되는, 반도체 구조물에 관한 것이다. 본 발명은 또한 그러한 반도체 구조물의 제조 방법에 관한 것이다.
갈륨 나이트라이드 재료는 상대적으로 넓고, 직접 밴드 갭을 갖는 반도체 화합물이다. 이들 전자적 천이 (electronic transition) 는 갈륨 나이트라이드 재료에 많은 매력적인 특성, 가령 높은 전기장을 견디고, 고주파에서 신호를 송신하는 등의 능력을 제공한다. 그러므로, 갈륨 나이트라이드 재료는 트랜지스터, 필드 이미터 (field emitter), 및 광전자 디바이스와 같은 많은 미세전자 응용들에서 널리 연구되고 있다. 갈륨 나이트라이드 재료는 갈륨 나이트라이드 (GaN) 및 그의 합금 이를테면 알루미늄 갈륨 나이트라이드 (AlGaN), 인듐 갈륨 나이트라이드 (InGaN), 및 알루미늄 인듐 갈륨 나이트라이드 (AlInGaN) 를 포함한다.
네이티브 GaN 기판은 만들기가 어렵기 때문에 대부분의 GaN 에피층은 사파이어 (Al2O3), SiC 또는 Si 와 같은 이질적인 기판 상에서 성장되고 결과적으로 매우 비싸다. 이들 기판은 (In)(Al)GaN 에피층에 비해 상이한 구조적 및 기계적 특성을 가지며, 예를 들어 그것들은 상이한 열팽창 계수 또는 상이한 격자 상수를 포함한다. 이것은 에피층 두께가 증가함에 따라 증가하는 GaN 에피층에서의 심각한 변형 축적 (strain build-up) 을 야기한다.
따라서, 종래 기술에서, 층상 버퍼 구조가 기판과 디바이스의 활성 부분 사이에 도입된다. 이 버퍼 구조는 기판 재료와 층의 활성 부분에 사용되는 재료의 특성들 사이의 차이의 효과를 가능한 한 많이 수용한다. 이러한 차이는 격자 상수의 차이, 열 팽창 계수의 차이, 상이한 결정 구조, 상이한 밴드 갭 에너지 및 결과적인 절연 파괴 강도를 포함할 수도 있지만, 이에 한정되지는 않는다. 이 버퍼 층은 이상적으로 활성 부분 또는 디바이스의 특성에 영향을 미치지 않지만, 예를 들어 접촉 층으로서 또는 다르게는 전류 차단 층으로서 최종 디바이스에서 작은 기능성을 가질 수 있다.
층 스택의 활성 부분은 층 스택에서 제조될 디바이스의 속성을 직접 결정하는 구조의 부분이다. 예를 들어, AlGaN/GaN HEMT 구조의 활성 부분은 전형적으로 위에 얇은 (약 20㎚ 두께의) AlGaN 배리어 층을 갖는 상대적으로 두꺼운 (> 100㎚) GaN 채널 층으로 이루어진다. 이러한 HEMT에서, 임계 전압, 트랜스컨덕턴스 및 일부분에 대해 온-상태 (on-state) 저항이 AlGaN 배리어 층의 조성 및 두께에 의해 직접적으로 결정된다. 예를 들어, LED에서, 양자 우물 및 배리어의 조성 및 두께는 방출된 광의 파장을 결정한다. 활성 부분에서의 재료의 설계 및 선택은 최선의 디바이스 성능을 위해 최적화되고, 기판 또는 버퍼 구조의 선택에 의해 부과되는 제약에 가능한 한 적게 의존한다.
GaN on Si 기술에서, 거의 항상 추가적인 핵형성 층이 한편으로는 기판과 다른 한편으로는 버퍼 구조 및 활성 부분 사이에 도입된다. 이 층은, AlGaN 또는 GaN 층에서의 갈륨이 Si 기판의 에치-백 (etch-back) 을 야기하기 때문에, AlN 층일 수 있다. 어떤 경우에는 유전체 층이 이 효과를 완화하기 위해 기판 상에 성막된다 (예 : SiC on Si, Si 내 다이아몬드 등). "AlGaN"이라는 용어는 임의의 화학량론/조성비 (AlxGa1-xN) 의 Al, Ga 및 N을 포함하는 조성에 관한 것으로, 이 조성은 층이, 예를 들어, 층의 저부에 Ga를 갖지 않는 것에서부터 층의 상부에 Al을 갖지 않는 것까지, 변화될 수도 있다. (In)AlGaN과 같은 조성은 임의의 적합한 양의 인듐 (In) 을 더 포함할 수도 있다.
버퍼 구조는 전형적으로 복수의 층들로 이루어진다. GaN on Si 기술에서, 버퍼 층의 조성은 일반적으로 AlN 핵형성 층 부근의 Al 풍부 층으로부터 전형적으로 하나 이상의 GaN 층을 포함하는 활성 부분 부근의 Ga 풍부 층으로 전개될 것이다. 핵형성 층으로부터 활성 부분으로의 조성 변화는 다양한 방법으로 행해질 수 있다.
GaN on 규소 기술의 경우, 버퍼 구조는 층 스택의 에피텍셜 성막 동안 작업 온도로부터 실온으로의 냉각 동안 층 스택에 유도되는 인장 응력을 보상해야 한다. 전형적으로, 이것은 버퍼 구조 내의 층들을, 이들 층들의 조합이 성장 온도에서 층들에 압축 응력을 도입하도록 선택함으로써 행해진다. 예를 들어, 보다 높은 Al 농도를 갖는 제 1의 두껍고 완화된 AlGaN 층 위에 낮은 Al 농도를 갖는 제 2 AlGaN 층을 성막하는 것은 압축 응력을 유도할 것인데, 왜냐하면, 제 2 층의 더 큰 격자 상수가 아래 제 1 층의 더 작은 격자 상수 아래에 매치하도록 압축될 것이기 때문이다.
예를 들어, WO0213245에는 버퍼 구조의 사용이 개시되어 있다.
층 스택의 에피텍셜 성막 동안 작업 온도로부터 실온으로의 냉각 동안 층 스택에 유도되는 인장 응력을 보상하도록 버퍼 구조를 개선시키기 위한 산업적 필요성이 존재한다.
본 발명의 제 1 양태에 따르면, 복수의 III-V 재료 층들을 포함하는 (또는 이들로 이루어지는) 버퍼 층 스택으로서, 그 버퍼 층 스택은 적어도 하나 (또는 적어도 2개, 또는 적어도 3개; 가령, 1개, 2개, 3개 또는 4개) 의 층상 하부구조(들)를 포함하고, 각각의 층상 하부구조는 각각의 제 1 버퍼 층과 그 각각의 제 1 버퍼 층보다 버퍼 층 스택에서 더 높이 (상부에) 배치된 각각의 제 2 버퍼 층 사이에 압축 응력을 유도하는 구조를 포함하고, 각각의 제 2 버퍼 층의 하부 표면은 각각의 제 1 버퍼 층의 상부 표면보다 더 낮은 Al 함량을 갖는, 상기 버퍼 층 스택;및 상기 버퍼 층 스택 상에 제공되는 III-V 형의 활성 반도체 층을 포함하는 반도체 구조물이 개시된다.
층에 있는 원소, 예를 들어 알루미늄의 함량은 한편으로는 층에 있는 알루미늄 원자의 수와 다른 한편으로는 층에 있는 모든 III 족 원자의 총 수 사이의 비로서 정의된다. Al 이 III 족의 원소임에 따라, 이것은 이 비가 0 이상이고 1 이하라는 것을 의미한다.
바람직한 실시 형태에 따르면, III-V 형의 활성 반도체 층은 GaN 형의 층을 포함한다. 바람직한 실시 형태에 따르면, 활성 반도체 층은 층 스택의 활성 부분의 하부 층이다. 바람직한 실시 형태에 따르면, 층 스택의 활성 부분은 GaN 채널 층 및 AlGaN 전자 유도 배리어 층을 포함한다.
바람직한 실시 형태에 따르면, 반도체 구조물은 실리콘 베이스 웨이퍼를 더 포함하고, 그 버퍼 층 스택은, 실리콘 베이스 웨이퍼 및 버퍼 층 스택과 직접 접촉하는 AlN 핵형성 층에 의해 실리콘 베이스 웨이퍼로부터 분리된다. 바람직한 실시 형태에 따르면, 핵형성 층의 총 두께는 10㎚ 와 200㎚ 사이의 범위 내에 있다.
바람직한 실시 형태에 따르면, 버퍼 층 스택은 상부 버퍼 층과 하부 버퍼 층을 가지며, 하부 버퍼 층은 AlN 핵형성 층과 직접 접촉하고 상부 버퍼 층은 활성층과 직접 접촉한다. 바람직한 실시 형태에 따르면, 버퍼 층 스택의 총 두께는 500 ㎚ 와 10 ㎛ 사이의 범위 내에 있다. 버퍼 층 스택의 층은 바람직하게는 모두 (In)AlGaN 층이다.
바람직한 실시 형태에 따르면, 압축 응력 유도 층상 구조 (compressive stress inducing layered structure) 또는 각각의 압축 응력 유도 층상 구조는 그 하부 표면 부근에 부정형 (pseudomorphic) 평탄화 층 그리고 그 상부 표면 근처에 (평탄화 층 위에/상부에) 완화 층을 포함하며, 상기 평탄화 층의 하부 표면의 Al 함량은 각각의 제 1 버퍼 층의 상부 표면의 Al 함량 이하이고 상기 평탄화 층의 상부 표면의 Al 함량은 상기 완화 층의 하부 표면의 Al 함량보다 더 낮고, 완화 층의 상부 표면의 Al 함량은 각각의 상기 제 2 버퍼 층의 Al 함량보다 높다.
바람직한 실시 형태에 따르면, 층상 하부구조(들)의 각각의 평탄화 층 및 완화 층은 직접 접촉한다. 바람직한 실시 형태에 따르면, 층상 하부구조 (들) 의 부정형 평탄화 층과 완화 층 사이의 천이는 Al 함량에 대해 급격하거나 또는 불연속적이다. 바람직한 실시 형태에 따르면, 층상 하부구조 (들) 의 부정형 평탄화 층과 완화 층 사이의 천이는 Al 함량에 대해 급격하거나 또는 불연속적이다. 바람직한 실시 형태에 따르면, 층상 하부구조 (들) 의 부정형 평탄화 층과 완화 층 사이의 천이는 Al 함량에 대해 10 % 보다 크거나, 또는 20 % 보다 크거나 또는 50% 보다 크다.
바람직한 실시 형태에 따르면, 각각의 제 1 버퍼 층의 Al 함량은 15 % 내지 100 %의 범위 내에 있다. 보다 바람직하게는 그것은 40 내지 70 %의 범위 내에 있다.
바람직한 실시 형태에 따르면, 각각의 제 1 버퍼 층의 두께는 50㎚ 내지 2 미크론의 범위 내에 있다. 보다 바람직하게는 그것은 350 내지 1 미크론의 범위 내에 있다.
바람직한 실시 형태에 따르면, 각각의 제 2 버퍼 층의 Al 함량은 0 과 40%의 범위 내에 있다. 보다 바람직하게는 그것은 8 내지 40%의 범위 내에 있다.
바람직한 실시 형태에 따르면, 각각의 제 2 버퍼 층의 두께는 50㎚ 내지 8 미크론의 범위 내에 있다. 보다 바람직하게는 그것은 500㎚ 내지 4 미크론의 범위 내에 있다.
각각의 제 1 버퍼 층 및 제 2 버퍼 층은 (In)AlGaN 층을 포함하는 것이 바람직하다.
바람직한 실시 형태에 따르면, 각각의 평탄화 층은 0 내지 20 %의 범위 내의 Al 함량을 갖는다. 바람직한 실시 형태에 따르면, 각각의 평탄화 층의 적어도 하나, 복수 또는 전부는 Al 함량이 0 %, 즉 알루미늄을 포함하지 않는다.
바람직한 실시 형태에 따르면, 각각의 평탄화 층의 Al 함량은 적어도 하나 (또는 복수 또는 전부) 의 층상 하부구조에 대해 일정하다.
바람직한 실시 형태에 따르면, 평탄화 층은 적어도 하나 (또는 복수 또는 전부) 의 층상 하부구조에 대해 GaN 층이다.
바람직한 실시 형태에 따르면, 각각의 평탄화 층의 두께는 5㎚ 내지 50㎚ 의 범위 내에 있다.
바람직한 실시 형태에 따르면, 각각의 완화 층은 50 내지 100% 의 범위 내의 Al 함량을 갖는다.
바람직한 실시 형태에 따르면, 적어도 하나 (또는 복수 또는 전부) 의 층상 하부구조의 완화 층의 Al 함량은 일정하다.
바람직한 실시 형태에 따르면, 완화 층은 적어도 하나 (또는 복수 또는 전부) 의 층상 하부구조에 대해 AlN 층이다.
바람직한 실시 형태에 따르면, 각각의 완화 층의 두께는 0.28 ㎚ 내지 50 ㎚의 범위 내에 있고, 보다 바람직하게는 1 ㎚ 내지 10 ㎚의 범위 내에 있다. 바람직하게는, 각각의 완화 층의 두께는 1㎚보다 크거나, 2㎚보다 크거나, 또는 5㎚보다 크다.
바람직한 실시 형태에 따르면, 완화 층의 표면은 각각의 제 2 버퍼 층의 완화를 억제하기에 충분히 거칠다. 바람직하게는, 완화 층의 RMS (Root Mean Square) 거칠기는 1 ㎚보다 크다. 바람직하게는, 완화 층의 RMS 거칠기는 1㎚ 내지 10㎚의 범위 내에 있다.
바람직한 실시 형태에 따르면, 버퍼 층 스택은 하부 표면에서 보다 높은 Al 함량을 갖고, 압축 응력 유도 구조를 제외하고, Al 함량이 활성 반도체 층쪽으로 단조적으로 감소하게, 조성 그레이딩된다.
본 발명의 제 2 양태에 따르면, 반도체 구조를 제조하는 방법으로서,
- 기판 상에 복수의 Ⅲ-Ⅴ 재료 층들을 포함하는 (이들로 이루어지는) 버퍼 층 스택을 성장시키는 단계;
- 상기 버퍼 층 스택 상에 제공되는 III-V 형의 활성 반도체 층을 성장시키는 단계
를 포함하고,
상기 버퍼 층 스택을 성장시키는 단계는, 층상 하부구조를 적어도 한번 성장시키는 단계를 포함하고, 상기 층상 하부구조를 성장시키는 단계는 제 1 버퍼 층, 상기 제 1 버퍼 층 상부에 압축 응력 유도 구조를 성장시키는 단계, 및 압축 응력 유도 구조의 상부에 제 2 버퍼 층을 성장시키는 단계를 포함하고, 이에 의해 각각의 제 1 버퍼 층의 상부 표면에서보다 각각의 제 2 버퍼 층의 하부 표면에서 더 낮은 Al 함량을 제공하는, 반도체 구조를 제조하는 방법이 개시된다.
바람직한 실시 형태에 따르면, 상기 방법은 실리콘 베이스 웨이퍼를 제공하는 단계, 상기 실리콘 베이스 웨이퍼 상에 AlN 핵형성 층을 성장시키는 단계, 및 상기 AlN 핵형성 층 상에 상기 버퍼 층 스택을 성장시키는 단계를 포함한다.
바람직한 실시 형태에 따르면, 버퍼 층 스택을 성장시키는 단계는, 하부 표면에서 더 높은 Al 함량을 갖고, 압축 응력 유도 구조를 구성하는 층들에서를 제외하고, Al 함량이 활성 반도체 층쪽으로 단조적으로 감소하게 조성 그레이딩 (예를 들어, 스텝 그레이딩되는 것이 바람직하지만, 또한 연속적으로 그레이딩될 수도 있음) 되도록 버퍼 층 스택을 성장시키는 단계를 포함한다.
바람직한 실시 형태에 따르면, 압축 응력 유도 층상 구조를 성장시키는 단계는 각각의 제 1 버퍼 층 상에서 각각의 부정형 평탄화 층을 성장시키는 단계 및 평탄화 층 상에 각각의, 초기 부정형 완화 층을 성장시키는 단계를 포함하고, 각각의 평탄화 층의 하부 표면의 Al 함량은 각각의 제 1 버퍼 층의 상부 표면의 Al 함량 이하이고 각각의 평탄화 층의 상부 표면의 Al 함량은 각각의 완화 층의 하부 표면의 Al 함량보다 더 낮고, 각각의 완화 층의 상부 표면의 Al 함량은 각각의 제 2 버퍼 층의 Al 함량보다 높다.
바람직한 실시 형태에 따르면, 완화 층(들) 을 성장시키는 단계는 1100 ℃보다 높거나, 또는 1200 ℃보다 높은 온도에서 수행된다. 이러한 온도에서 완화 층(들) 을 성장시키는 단계는 RMS 거칠기를, 예를 들어, 1 ㎚보다 크게, 증가시킨다. 이는 완화 층의 상부에 제공된 각각의 제 2 버퍼 층의 완화가 억제된다는 이점을 제공한다. 위에 부정형으로 성장되는 제 2 버퍼 층은 고 레벨 또는 최대화된 면내 압축 변형을 포함할 것이다.
본 발명의 제 1 양태의 실시 형태들에 대해 설명된 특징들 및 이점들은 본 발명의 제 2 양태에 적용가능하고, 필요한 부분만 약간 수정하여 반대의 경우도 마찬가지이다.
본 개시의 목적을 위해, 범위가 정의될 때마다, 그것은 이들 범위를 폐쇄형, 개방형 및 2개의 반 개방형 형태로 개시하도록 의도된다. 이러한 모든 옵션은 그러한 범위를 정의하는 맥락에서 "사이"라는 용어가 사용되는 경우에도 개시되도록 의도된다.
본 발명의 이점들은 설명 전체에 걸처 상세히 나타나 있다.
도 1은 버퍼 층 스택을 포함하는 종래 기술의 반도체 구조물을 도시한다.
도 2는 본 발명의 바람직한 실시 형태에 따른 버퍼 층 스택을 도시한다.
도 3은 본 발명의 다른 실시 형태에 따른 버퍼 층 스택을 도시한다.
도 4는 종래 기술과 비교하여 본 발명의 실시 형태에 따른 방법 및 반도체 구조물의 유효성을 도시한다.
도 5는 종래 기술의 솔루션에 대해, 스택의 성장 방향 "z" 을 따라 측정된, 층 스택 내의 높이 레벨의 함수로서의 격자 상수의 전개를 도시한다.
도 6은 본 발명의 바람직한 실시형태에 대해, 스택의 성장 방향 "z" 을 따라 측정된, 층 스택 내의 높이 레벨의 함수로서의 격자 상수의 전개를 도시한다.
도 7은 본 발명의 바람직한 실시형태에 대해, 스택의 성장 방향 "z" 을 따라 측정된, 층 스택 내의 높이 레벨의 함수로서의 응력의 전개를 도시한다.
본 발명은 구체적인 실시 형태에 대하여 및 특정 도면을 참조하여 설명될 것이나, 본 발명은 이에 한정되지 않고 청구항에 의해서만 한정된다. 설명된 도면은 단지 개략적이며 비제한적이다. 도면들에서, 일부 구성 요소들의 크기는 과장될 수 있으며, 설명의 목적으로 축적대로 그려지지 않을 수도 있다. 치수 및 상대 치수는 본 발명의 실제 구현 (actual reductions to practice) 에 대응하지 않는다.
게다가, 상세한 설명 및 청구항에서 용어들, 제 1, 제 2, 제 3 등은 유사한 엘리먼트들을 구별하기 위하여 사용되고, 반드시 순차적 또는 시간순을 기술하는 것은 아니다. 이들 용어는 적절한 상황하에서 상호 교환가능하며, 본 개시의 실시 형태는 본원에 설명되거나 도시된 것과 다른 순서로 동작할 수 있다.
또한, 상세한 설명 및 청구항에서의 상부, 하부, 위, 아래 등의 용어는 설명의 목적으로 사용되며 반드시 상대 위치를 설명하는 데 사용되는 것은 아니다. 그렇게 사용된 이들 용어는 적절한 상황하에서 상호 교환가능하며, 본원에 설명된 본 개시의 실시 형태는 본원에 설명되거나 도시된 것과 다른 배향으로 동작할 수 있다.
또한, 다양한 실시 형태는 비록 "바람직한"이라고 언급되지만, 본 개시의 범위를 제한하기보다는 본 개시가 구현될 수도 있는 예시적인 방식으로 해석되어야 한다.
도 1은 복수의 III-V 재료 층들을 포함하는 버퍼 층 스택 (3) 및 버퍼 층 스택 상에 제공된 III-V 형의 활성 반도체 층 (10) 을 포함하는 종래 기술의 반도체 구조물 (100) 을 도시한다. 활성 반도체 층 (10) 은 예를 들어 층 스택의 활성 부분의 하부 층이다. 버퍼 층 스택 (3) 은, 실리콘 베이스 웨이퍼 (1) 및 버퍼 층 스택 (3) 과 직접 접촉하는 AlN 핵형성 층 (2) 에 의해 실리콘 베이스 웨이퍼로부터 분리된다. 버퍼 구조 또는 버퍼 층 스택 (3) 은 전형적으로 복수의 층들로 이루어진다. GaN-on-Si 기술에서, 버퍼 층의 조성은 일반적으로 AlN 핵형성 층 부근의 Al 풍부 층으로부터 활성 반도체 층 (10), 가령 GaN 층 (10) 부근의 Ga 풍부 (그리고 상대적으로 Al 빈약) 층으로 전개될 것이다. 핵형성 층 (2) 으로부터 활성 부분 (10) 으로의 버퍼 층 (3) 의 조성 변화는 당업자에게 공지된 다양한 방법으로 행해질 수 있다. 조성 변화는 예를 들어 버퍼 층 (3) 의 Al 함량의 스텝식 (stepwise) 또는 연속적인 그레이딩 (continuous grading) 을 포함할 수 있다.
GaN on 규소 기술의 경우, 버퍼 층 스택 또는 버퍼 구조는 층 스택의 에피텍셜 성막 동안 동작 온도로부터 실온으로의 냉각 동안 층 스택에 유도되는 인장 응력을 보상해야 한다.
전형적인 버퍼 층 스택 (3) 에서 높은 알루미늄 농도 (예를 들어, 50 %보다 큰 Al %) 를 갖는 층은 현저한 표면 거칠기를 겪을 수도 있다는 것을 발견했다. 또한, 제 1 및 제 2 버퍼 층이 알루미늄 함량에 있어서 스텝 그레이딩되고, 제 2 버퍼 층 (후속 스텝) 이 제 1 버퍼 층 (이전 스텝) 보다 낮은 Al 함량을 갖는 종래 기술의 경우, 면내 압축 응력 (in-plane compressive stress) 은 제 2 버퍼 층의 제 1 성장 부분의 부정형 성장 동안 유도된다. 성장하는 제 2 버퍼 층이 완화됨에 따라, 그 자신의 비변형된 격자 상수 (unstrained lattice constant) 를 띠기 시작하고, 이것은 압축 응력의 축적을 감소시키고 최종적으로 정지시킨다.
본 발명의 양태에서, 압축 응력 발생은 바람직하게는 제 1 버퍼 층 (40) 과 상기 각각의 제 1 버퍼 층 (40) 보다 상기 버퍼 층 스택에서 더 높게 배치된 제 2 버퍼 층 (41) 사이의 버퍼 층 스택 (3) 내에 2 개의 층을 바람직하게 포함하는 적어도 하나의 압축 응력 유도 구조 (5) 를 포함시키는 것에 의해 더 증가된다. 이 압축 응력 유도 구조 (5) 는 2 개의 층들; 평탄화 층 (6) 및 완화 층 (8) 을 포함하는 것이 바람직하다. 층상 하부구조 (4) 는 제 1 버퍼 층 (40) 과 상기 각각의 제 1 버퍼 층 (40) 보다 상기 버퍼 층 스택에서 더 높게 배치된 제 2 버퍼 층 (41) 사이에 압축 응력 유도 구조 (5) 를 포함한다. 제 2 버퍼 층 (41) 의 하부 표면은 제 1 버퍼 층 (40) 의 상부 표면보다 Al 함량이 낮은 것이 바람직하다.
버퍼 층 스택 (3(31, 4 (40, 5 (6,8), 41), 32)) 에 대한 본 발명의 이러한 바람직한 실시 형태가 도 2에 도시되어 있다. 실리콘 기판 (1) 이 제공되고 그 실리콘 기판 상에 AlN 핵형성 층 (2) 이 성장된다. 하부 부분 (31), 층상 구조 (4) 및 상부 부분 (32) 을 포함하는 버퍼 층 스택 (3) 이 AlN 핵형성 층 (2) 위에 성장된다. 버퍼 층 스택 (3) 상에, III-V 형의 활성 반도체 층 (10), 예를 들어 GaN 층이 제공된다.
평탄화 층 (6) 은 제 1 버퍼 층 (40) 의 표면 거칠기를 감소시킨다. 이는 바람직하게는 그것이 완화되지 않은 (그의 격자 상수는 이에 의해 제 1 버퍼 층 (40) 의 격자 상수의 값을 취하고, 따라서 층은 제 1 버퍼 층의 상부에 부정형으로 성장되는) 그러한 조건에서 (예를 들어, 적절하게 저온 (예를 들어, 1250 ℃ 미만 또는 1200 ℃ 미만, 또는 1100 ℃ 미만; 그리고 바람직하게는 또한 900 ℃ 초과) 및 높은 성장 속도) 에서 성장된다. 또한, 평탄화 층 (6) 의 두께는 완화가 일어나기 시작하는 임계 두께를 초과하지 않도록 낮게 (예를 들어, 5 과 50m 사이의 두께로) 유지된다. 평탄화를 촉진하기 위해, 층은 Ga 풍부, 즉 평탄화 층의 Al 농도는 가능한 한 낮게 유지된다 (예를 들어, Al을 포함하지 않는 순수한 GaN 층). 이 층 (6) 의 평탄성은 평탄화 층 (6) 및 제 1 버퍼 층 (40) 에 대해 완화 층 (8) 의 제 1 부분, 즉 처음으로 성장된 부분이 부정형이도록 (동일한 면내 격자 상수를 가지도록) 보장한다.
완화 층 (8) 은 평탄화 층 (6) 의 상부에서 성장된다. 완화 층 (8) 은 층의 제 1 부분이 부정형으로 성장하더라도, 완화는 가능한 한 빨리 발생하는 그러한 조건으로 성장된다. 이상적으로는, 완화 층의 상단은 완전히 완화되어 있지만, 일부 경우에 부분적으로만 완화될 수도 있다. 완화는 예를 들어 불일치 전위 (misfit dislocation) 의 발생을 통하여 또는 표면의 조면화 (roughening) 를 통해 발생할 수도 있다. 실제로, 고온 (예를 들어, 1100 ℃ 초과 또는 1200 ℃ 초과) 이 사용되며, 평탄화 층 (6) 과 비교할 때 완화 층 (8) 에 큰 격자 상수 차이가 사용된다 (예를 들어, Al 함량 (Al %) 차이가 50%보다 클 수도 있다). 완화 층 (8) 은 바람직하게는 Al 풍부, 즉 Al 함량이 가능한 한 높아 (즉 격자 상수가 가능한 한 낮아), 이것이 제 2 버퍼 층의 완화 (relaxation) 를 억제하는 표면을 가지며, 예를 들어, (예를 들어, 1㎚보다 큰 RMS 거칠기를 갖는) 충분히 거친 표면을 갖고, 상부에 부정형으로 성장된 제 2 버퍼 층이 가능한 많은 면내 압축 변형을 포함하도록 한다. 바람직하게, 그것은 AlN 층이다. 또한, 의도적으로 성장 중단을 도입하거나 또는 전구체 및 주변 가스 분압의 변화시킴으로써 완화가 촉진될 수도 있다. 완화 층의 두께를 증가시키는 것이 완화를 촉진시키는데 유익할 수도 있지만, 너무 많은 인장 응력이 축적되는 것을 피하기 위해 상대적으로 얇게 유지하는 것이 가장 좋다.
제 2 버퍼 층은 완화 층의 상부에서 성장된다. 이는 완화 층보다 Al 함량이 낮기 때문에, 제 2 버퍼 층이 완전히 완화되지 않는 한 압축 응력이 축적될 것이다. 이 층에서 완화의 발생은, 제어될 수 있는 성장 조건 (낮은 성장 온도, 높은 성장 속도) 및 그 층이 성장되는 아래 층의 평탄도의 함수이다.
도 3은 도 2와 관련하여 설명된 실시 형태와 유사하지만 2 개의 층상 하부구조 (4, 4') 가 버퍼 층 스택 (3) 내에서 성장되는 본 발명의 다른 바람직한 실시 형태를 도시한다. 버퍼 층 스택은, 하부에서 상부로, 하부 부분 (31), 제 1 하부구조 (4), 중간 부분 (32), 제 2 하부구조 (4') 및 상부 부분 (33) 을 포함한다. 제 2 하부구조 (4')는 제 1 하부구조보다 버퍼 층 스택 (3) 에서 더 높게 배치되고 제 1 하부구조 (4) 와 유사하다. 제 2 하부구조 (4') 는 버퍼 층 스택 부분 (32) 에 의해 제 1 하부구조 (4) 로부터 분리될 수 있다. 대안적으로, 층들 (41 및 40') 은 동일한 층일 수 있다. 제 2 하부구조 (4') 는 제 1 버퍼 층 (40'), 제 1 버퍼 층 (40') 상에 성장된 압축 응력 유도 층상 구조 (CSIS) (5') 및 압축 응력 유도 구조 (5') 상에 성장된 제 2 버퍼 층 (41') 을 포함한다. 압축 응력 유도 구조 (5') 는 제 1 버퍼 층 (40') 상에 성장된 평탄화 층 (6') 및 평탄화 층 (6') 상에 성장된 완화 층 (8') 을 포함한다. 제 2 하부구조의 특성은 제 1 하부구조에 대해 설명된 것들과 유사하다. 제 1 및 제 2 하부구조는 동일할 수 있거나 또는 상이할 수 있다.
바람직한 실시 형태에 따르면, 당업자가 인식할 수 있는 바와 같이, 복수의 이들 하부구조들 (4, 4', 4'', 4''', ...) 이 버퍼 층 스택 (3) 에서 성장될 수 있다. 예를 들어 2개, 3개, 4개, 5개 이상의 하부구조들이 있을 수 있다. 버퍼 층 스택 (3) 에 존재하는 하부구조가 많을수록, 더 많은 압축 응력이 도입될 수 있다.
바람직한 실시 형태에 따르면, 버퍼 층 스택 (3) 은 하부 표면에서 보다 높은 Al 함량을 갖고, 압축 응력 유도 구조 (4, 4', 4'' … ) 들을 제외하고, Al 함량이 활성 반도체 층 (10) 쪽으로 단조적으로, 연속적으로 또는 스텝식으로 감소하게, 조성 그레이딩된다. 환언하면, CSIS (5, 5') 의 일부가 아닌 버퍼 층 스택 (40, 41, 40', 41', 31, 32, 33) 의 부분들을 포함하는 버츄얼 스택 (virtual stack) 은 그 하부 표면에서 보다 높은 Al 함량을 갖고, Al 함량이 그 상부 표면을 향하여 단조적으로, 연속적으로 또는 스텝식으로 감소하게, 조성 그레이딩될 수 있다.
핵형성 층 (2), 버퍼 층 스택 (3) 의 층들 및 활성층 (10) 의 성장은 바람직하게는 MOCVD 또는 MBE 또는 HVPE 또는 CBE에 의해 수행된다. 바람직한 실시 형태에 따르면, 층들은 MOCVD를 이용하여 성장된다. 예를 들어, 실리콘 (Si) 기판이 MOCVD 반응기 챔버내에 도입된다. 반응기는 (예를 들어, 수소 및/또는 질소의) 제어된 주위 가스 흐름을 가지며, 잘 제어된 압력 및 잘 제어된 온도로 유지된다. 반응기 챔버에 오염물이 존재하지 않도록 조치를 취해야 한다. 기판은 수소 분위기에서 상승된 온도 (예를 들어, 1000 ℃ 초과) 로 가열되어 자연 산화물을 제거한다. 이어서, 질소 전구체 (예를 들어, NH3) 및 Al 전구체 (예를 들어, TMA1) 의 제어된 가스 흐름이 동시에 또는 특정 스위칭 순서로 반응기에 도입되어 AlN 핵형성 층의 성장을 개시한다. 핵형성 층의 성장이 마무리될 때, 예를 들어, Al (예를 들어, TMAl), Ga (예, TMGa) 및 질소 (예를 들어, NH3) 에 대한 전구체를 도입함으로써, 버퍼 층 스택이 성장된다. 버퍼 스택 위에, 활성 부분이 성장된다. 성장 후, 기판은 상부에 III-N 층 스택을 갖는 기판이 반응기 챔버로부터 제거되고 추가 처리될 수 있는 적절한 취급 온도로 냉각된다.
반도체 구조물을 통한 응력의 축적은 도 4 내지 7 에 설명되어 있다.
부정형 성장 동안, 성장하는 층이 또 다른 층 (하지) 층의 면내 격자 상수를 취할 때 응력이 축적된다. 성장 층의 유효 면내 격자 상수와 그것의 천연 격자 상수 (즉, 변형되지 않은 "벌크" 층의 격자 상수) 사이의 차이에 따라, 국부적인 면내 변형이 유도된다.
본 발명의 실시 형태들에서, 제 1 압축 응력은 부정형의 낮은 Al- 농도 평탄화 층 (6) 을 성장시킴으로써 유도된다. 이 층은 완화를 피하기 위해 꽤 얇게 유지된다. 완화 층 (8) 은 높은 Al 함량을 가지므로, 평탄화 층 (6) 의 상부에서 변형된 상태로 성장하는 동안, 인장 응력이 유도된다. 완화가 가능한 한 빨리 일어나도록 성장 조건을 조정함으로써, 이 층 (8) 의 두께는 가능한 한 낮게 유지되어 인장 응력이 평면 층 (6) 에서 발생된 압축 응력에 의해 다소 보상될 수 있다. 완화 층 (8) 이 완전히 완화되면, 층이 두께가 늘더라도 추가의 인장 응력이 발생되지 않는다.
이 완화된 완화 층 (8) 의 상부에, 제 2 버퍼 층 (41) 이 성장된다. 이제 변형 발생이 (종래 기술의 제 1 버퍼 층 (40) 과 제 2 버퍼 층 (41) 의 전형적인 상태 사이의 훨씬 낮은 격자 상수 차이와는 대조적으로) 완화 층 (8) 과 제 2 버퍼 층 (41) 사이의 격자 상수의 차이에 의해 결정되기 때문에, 이 천이에서 압축 응력의 양은 훨씬 더 클 수 있다. 또한, 본 발명의 바람직한 실시 형태에서, 이 층의 완화는, 적절한 성장 조건을 선택하거나 또는 표면이 충분히 거친 층 위에 성장시키는 것에 의해, 가능한 한 많이 연기된다.
도 4는 성장 시간 및 따라서 성장된 층 두께의 함수로서 웨이퍼 구부러짐 (wafer bow) 의 양을 도시하고, 이는 성장된 층에서 변형을 나타낸다. "-CSIS" 곡선은 도 1에서 설명한 종래 기술 구조물에 대한 응력 축적 (stress build-up) 에 대응한다. "+CSIS"곡선은, 주로 압축 응력 유도 구조 (5) 가 존재할 때 종래 기술 구조와 상이한, 유사 구조물에 대한 응력 축적에 대응한다. 두 구조물들을 생산하기 위한 공정 변수는 또한 실질적으로 동일했다. 본 발명의 실시 형태에 따른 압축 응력 유도 구조 (5) 의 사용은 종래 기술의 솔루션보다 훨씬 많은 압축 응력의 도입을 허용한다는 것이 명백하다. 실제로, +CSIS 곡선은 레벨 S2에 이르기까지 더 오랜 시간 동안 계속해서 떨어지는 (응력이 계속 축적되는) 반면, -CSIS 곡선은 더욱 빠르게 정상 상태 상황으로, 레벨 S1에 이르기까지 전개하여, 층이 완화되고 더 이상 응력 축적이 일어나지 않는다.
도 5, 도 6 및 도 7은 종래 기술의 구조물과 본 발명의 실시 형태에 따른 구조물 사이의 차이를 더 설명하는 그래프이다.
도 5 및 도 6 은 종래 기술의 스택에서의 2개 후속 스텝-그레이딩된 층에 대한 (도 5), 그리고 본 발명의 실시 형태의 층상 하부구조 (4) 에 대한 (도 6), (기판 표면 상에 전형적으로 수직한, 성장 방향 "z" 을 따라) 층 스택 두께의 함수로서의 격자 상수의 전개를 예시한다. 도 5는 제 2 버퍼 층 (41) 이 제 1 버퍼 층 (40) 상에 직접 성장되는 종래 기술의 경우를 도시하며, 제 2 버퍼 층 (41) 은 제 1 버퍼 층 (40) 보다 큰 격자 상수를 갖는다 (낮은 알루미늄 함량을 갖는다). 표시된 면적은 일반적으로 층 스택에 축적된 응력의 양을 나타낸다. 도 6은 제 1 버퍼 층 (40) 과 제 2 버퍼 층 (41) 사이에 압축 응력 유도 구조 (5) 를 포함하는 본 발명의 실시 형태에 따른 구조물에 대한 동등한 그래프이다. 표시된 면적은 일반적으로 이 경우에 축적되는 응력의 양을 나타내며, 이것은 종래 기술의 구조물에서보다 훨씬 더 크다.
도 7은 종래 기술의 스택 (점선) 및 본 발명의 바람직한 실시형태에 따른 스택 (연속선) 양자 모두에 대한 (일반적으로 기판 표면에 수직한, 성장 방향 "z" 를 따라) 층 스택 두께의 함수로서 결과적인 응력 전개를 도시한다. 이는 본 발명의 실시 형태에 따른 압축 응력 유도 구조 (5) 에 의해 유도된 압축 응력이 종래 기술의 구조에 대한 것보다 크다는 것을 나타낸다.
상기 상세한 설명은 다양한 실시 형태들에 적용되는 바와 같은 본 발명의 양태들의 신규한 특징들을 도시하고, 설명하고, 적시하였지만, 예시된 디바이스 또는 프로세스의 형태 및 세부 사항들에서 다양한 생략, 대체 및 변경이, 본 발명의 양태들의 일반적인 개념들로부터 벗어남이 없이 기술 분야의 당업자에 의해, 만들어질 수 있다는 것을 이해할 것이다.

Claims (19)

  1. 반도체 구조물로서
    - 복수의 III-V 재료 층들을 포함하는 버퍼 층 스택으로서, 상기 버퍼 층 스택은 적어도 하나의 층상 하부구조를 포함하고, 각각의 상기 층상 하부구조는 각각의 제 1 버퍼 층과 상기 각각의 제 1 버퍼 층보다 상기 버퍼 층 스택에서 더 높게 배치된 각각의 제 2 버퍼 층 사이의 압축 응력 유도 구조를 포함하고, 상기 각각의 제 2 버퍼 층의 하부 표면은 상기 각각의 제 1 버퍼 층의 상부 표면보다 낮은 Al 함량을 갖는, 상기 버퍼 층 스택;
    - 상기 버퍼 층 스택 상에 제공되는 III-V 형의 활성 반도체 층
    을 포함하고,
    각각의 압축 응력 유도 층상 구조는 그 하부 표면 부근에 부정형 (pseudomorphic) 평탄화 층 그리고 그 상부 표면 부근에 완화 층을 포함하며, 상기 평탄화 층의 하부 표면의 Al 함량은 상기 각각의 제 1 버퍼 층의 상기 상부 표면의 Al 함량 이하이고 상기 평탄화 층의 상부 표면의 Al 함량은 상기 완화 층의 하부 표면의 Al 함량보다 더 낮고, 상기 완화 층의 상부 표면의 Al 함량은 상기 각각의 제 2 버퍼 층의 Al 함량보다 높고; 그리고
    상기 각각의 완화 층의 표면은 1 ㎚보다 큰 RMS (Root Mean Square) 거칠기를 포함하여 상기 거칠기가 상기 각각의 제 2 버퍼 층의 완화를 억제하는, 반도체 구조물.
  2. 제 1 항에 있어서,
    실리콘 베이스 웨이퍼를 더 포함하고, 상기 버퍼 층 스택은, 상기 실리콘 베이스 웨이퍼 및 상기 버퍼 층 스택과 직접 접촉하는 AlN 핵형성 층에 의해 상기 실리콘 베이스 웨이퍼로부터 분리되는, 반도체 구조물.
  3. 제 1 항에 있어서,
    적어도 하나의 층상 하부구조에 대해, 상기 각각의 평탄화 층 및 완화 층은 직접 접촉하고, 상기 부정형 평탄화 층과 상기 완화 층 사이의 천이는 Al 함량에 대해 급격하거나 불연속적인, 반도체 구조물.
  4. 제 1 항에 있어서,
    상기 각각의 제 1 버퍼 층의 Al 함량은 15 % 과 100 %의 범위 내에 있는, 반도체 구조물.
  5. 제 1 항에 있어서,
    상기 각각의 제 1 버퍼 층의 두께는 50 ㎚ 내지 2 미크론의 범위 내에 있고, 상기 각각의 제 2 버퍼 층의 두께는 50 ㎚ 내지 8 미크론의 범위 내에 있는, 반도체 구조물.
  6. 제 1 항에 있어서,
    상기 각각의 제 2 버퍼 층의 Al 함량은 0 과 40%의 범위 내에 있는, 반도체 구조물.
  7. 제 1 항에 있어서,
    상기 각각의 부정형 평탄화 층은 0 내지 20 %의 범위 내의 Al 함량을 갖는, 반도체 구조물.
  8. 제 1 항에 있어서,
    상기 각각의 부정형 평탄화 층의 Al 함량은 적어도 하나의 층상 하부구조에 대해 일정한, 반도체 구조물.
  9. 제 8 항에 있어서,
    상기 부정형 평탄화 층은 적어도 하나의 층상 하부구조에 대해 GaN 층인, 반도체 구조물.
  10. 제 1 항에 있어서,
    상기 각각의 완화 층은 50 내지 100%의 범위 내의 Al 함량을 갖는, 반도체 구조물.
  11. 제 10 항에 있어서,
    상기 완화 층은 적어도 하나의 층상 하부구조에 대해 AlN 층인, 반도체 구조물.
  12. 제 1 항에 있어서,
    상기 각각의 완화 층의 두께는 0.28 ㎚ 내지 50 ㎚의 범위 내에 있는, 반도체 구조물.
  13. 제 1 항에 있어서,
    상기 버퍼 층 스택은 하부 표면에서 보다 높은 Al 함량을 갖고, 상기 압축 응력 유도 구조(들) 을 제외한 상기 Al 함량이 상기 활성 반도체 층쪽으로 단조적으로 감소하게, 조성 그레이딩되는, 반도체 구조물.
  14. 제 13 항에 있어서,
    상기 버퍼 층 스택은 그 하부 표면에서 높은 Al 함량을 갖고, 상기 압축 응력 유도 구조(들) 을 제외한 상기 Al 함량은 상기 활성 반도체 층쪽으로 연속적으로 감소하게 조성 그레이딩되는, 반도체 구조물.
  15. 제 13 항에 있어서,
    상기 감소는 스텝식인, 반도체 구조물.
  16. 제 1 항에 있어서,
    적어도 2개의 층상 하부구조들을 포함하는, 반도체 구조물.
  17. 반도체 구조물을 제조하는 방법으로서,
    - 기판 상에 복수의 Ⅲ-Ⅴ 재료 층들을 포함하는 버퍼 층 스택을 성장시키는 단계;
    - 상기 버퍼 층 스택 상에 제공되는 III-V 형의 활성 반도체 층을 성장시키는 단계
    를 포함하고,
    상기 버퍼 층 스택을 성장시키는 단계는, 층상 하부구조를 적어도 한번 성장시키는 단계를 포함하고, 상기 층상 하부구조를 성장시키는 단계는 제 1 버퍼 층, 상기 제 1 버퍼 층 상부에 압축 응력 유도 구조를 성장시키는 단계, 및 상기 압축 응력 유도 구조의 상부에 제 2 버퍼 층을 성장시키는 단계를 포함하고, 이에 의해 상기 각각의 제 1 버퍼 층의 상부 표면에서보다 상기 각각의 제 2 버퍼 층의 하부 표면에서 더 낮은 Al 함량을 제공하고;
    압축 응력 유도 구조를 성장시키는 단계는 상기 각각의 제 1 버퍼 층 상에서 각각의 부정형 평탄화 층을 성장시키는 단계 및 상기 평탄화 층 상에 각각의, 초기 부정형 완화 층을 성장시키는 단계를 포함하고, 상기 각각의 부정형 평탄화 층의 하부 표면의 Al 함량은 상기 각각의 제 1 버퍼 층의 상부 표면의 Al 함량 이하이고 상기 각각의 부정형 평탄화 층의 상부 표면의 Al 함량은 상기 각각의 완화 층의 하부 표면의 Al 함량보다 더 낮고, 상기 각각의 완화 층의 상부 표면의 Al 함량은 상기 각각의 제 2 버퍼 층의 Al 함량보다 높고; 그리고
    상기 각각의 완화 층들을 성장시키는 단계는, 1nm 보다 큰 RMS (Root Mean Square) 거칠기를 포함하여 상기 거칠기가 상기 각각의 제 2 버퍼 층에서의 압축 응력의 완화를 억제하는 상기 각각의 완화 층들의 표면을, 1200 ℃ 보다 높은 온도에서, 성장시키는 단계를 포함하는, 반도체 구조물을 제조하는 방법.
  18. 제 17 항에 있어서,
    상기 평탄화 층 상에 상기 각각의 완화 층을 성장시키는 단계는 초기에 상기 각각의 완화 층을 부정형으로 성장시키고 상기 각각의 완화 층이 완화될 수 있게 하는 단계를 포함하는, 반도체 구조물을 제조하는 방법.
  19. 반도체 구조물로서
    - 복수의 III-V 재료 층들을 포함하는 버퍼 층 스택으로서, 상기 버퍼 층 스택은 적어도 하나의 층상 하부구조를 포함하고, 각각의 상기 층상 하부구조는 각각의 제 1 버퍼 층과 상기 각각의 제 1 버퍼 층보다 상기 버퍼 층 스택에서 더 높게 배치된 각각의 제 2 버퍼 층 사이의 압축 응력 유도 구조를 포함하고, 상기 각각의 제 2 버퍼 층의 하부 표면은 상기 각각의 제 1 버퍼 층의 상부 표면보다 낮은 Al 함량을 갖는, 상기 버퍼 층 스택;
    - 상기 버퍼 층 스택 상에 제공되는 III-V 형의 활성 반도체 층
    을 포함하고,
    각각의 압축 응력 유도 층상 구조는 그 하부 표면 부근에 부정형 (pseudomorphic) 평탄화 층 그리고 그 상부 표면 부근에 완화 층을 포함하며, 상기 평탄화 층의 하부 표면의 Al 함량은 상기 각각의 제 1 버퍼 층의 상기 상부 표면의 Al 함량 이하이고 상기 평탄화 층의 상부 표면의 Al 함량은 상기 완화 층의 하부 표면의 Al 함량보다 더 낮고, 상기 완화 층의 상부 표면의 Al 함량은 상기 각각의 제 2 버퍼 층의 Al 함량보다 높고; 그리고
    상기 각각의 제 2 버퍼 층은 상기 각각의 완화 층들의 상부에 부정형으로 성장됨으로써, 상기 각각의 제 2 버퍼 층에서 압축 응력을 축적하고; 그리고
    상기 각각의 완화 층의 표면은 1㎚보다 큰 RMS (Root Mean Square) 거칠기를 포함하여 상기 거칠기가 상기 각각의 제 2 버퍼 층의 완화를 억제하는, 반도체 구조물.
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