JP2018117023A - 半導体素子及びその製造方法 - Google Patents

Abstract

【課題】オン抵抗を低減し且つ閾値電圧の向上を図る半導体素子を提供する。【解決手段】基板１０と、基板１０の上方に設けられた第１半導体層１１と、第１半導体層１１上の第２半導体層１２と、第２半導体層１２を貫通するように設けられ、底面２３、第１側面２１及び第２側面２２を形成するリセス部２０と、第１側面２１に位置しｎ型の導電性を有する第１領域Ｎ１０と、第２側面２２に位置しｎ型の導電性を有する第２領域Ｎ２０と、底面２３、第１側面２１、及び第２側面２２を覆うように設けられた絶縁膜３０と、絶縁膜３０の上方に設けられ、リセス部２０の内部を含む制御電極３３と、リセス部２０に対して第１領域Ｎ１０側に位置する第１電極３１と、リセス部２０に対して第２領域Ｎ２０側に位置する第２電極３２と、を備える。第１領域Ｎ１０及び第２領域Ｎ２０のうち少なくとも一方が、底面２３と同等以上に基板１０から離れるように設けらる。【選択図】図１

Description

本発明は、半導体素子及びその製造方法に関する。

ＩＩＩ−Ｖ族窒化物系化合物半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導性を有する。一例として、窒化ガリウム（ＧａＮ）系半導体は、その特性を生かして、高温、大パワー、あるいは高周波用の半導体素子用の材料として好適に利用され得る。また、ヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によってヘテロ接合近傍に２次元電子ガス（２ＤＥＧ）を形成する。この２ＤＥＧは、高い電子移動度とキャリア密度を有しているため、ＧａＮ系のヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、及び速いスイッチング速度、及び高温動作での安定性を示すため、パワー半導体素子への応用が期待されている。パワー半導体素子では、ゲートに電圧が印加されない場合に、ドレイン電流が流れない、ノーマリーオフ型の半導体素子が好適に利用される。

特許第５６５３６０７号公報 特許第５６１１６５３号公報 特許第５９５４８３１号公報 特許第５５４８９０９号公報

ノーマリーオフ型の半導体素子を実現するための構造の一つとして、特許文献１に記載されるような、ｉ型又はｐ型ＧａＮのチャネル層及びドリフト層、ＡｌＧａＮ電子供給層が積層した窒化物半導体構造で、ソース電極とドレイン電極との間にＧａＮチャネル層に到達するリセス部を有し、そのリセス部の内部にゲート電極がゲート絶縁膜を介して設けられているＭＯＳ型の窒化物半導体素子、が開示されている。このような半導体素子では、リセス形成時のダメージにより、リセス部の側面の抵抗が高くなり、チャネル部と、リセス部によって分断された２ＤＥＧ間の抵抗が上昇し、オン抵抗が高くなる恐れがある。また、特許文献２には、ゲートリセス構造を有したＭＯＳ型の半導体素子のうち、キャリア濃度が同程度のｐ型ＧａＮチャネル層及びｎ型ＧａＮドリフト層を有する窒化物半導体構造で、ｐ型ＧａＮチャネル層に到達するリセス部を有する窒化物半導体素子、が開示されている。このような半導体素子では、閾値電圧が高いノーマリーオフ特性を得るために、p型のキャリア濃度を高くする場合がある。そのような場合において、ｐ型のキャリア濃度の上昇に伴いＧａＮの結晶性が低下し、むしろデバイスの特性が低下する恐れがある。

同じく、ゲートリセス構造を有したＭＯＳ型の半導体素子のうち、特許文献３には、リセス部のコーナー部を含む底面の一部及び側面に接するＧａＮ電子走行層がｎ型領域となっている窒化物半導体素子が、また、特許文献４には、リセス部の側面に接するＡｌＧａＮ電子供給層及びＧａＮ電子走行層、並びにリセス部の底面の一部に接するＧａＮ電子走行層がｎ型領域となっている窒化物半導体素子が開示されている。これらの半導体素子では、ｎ型領域がゲート電極の底面よりも基板側に延在しているため、高いドレイン電圧が印加された状態でのノーマリーオフ特性が得にくくなる恐れがある。

本発明はこのような事情に鑑みてなされたものであり、オン抵抗を低減し且つ閾値電圧の向上を図ることができる半導体素子及びその製造方法を提供することを目的とする。

本発明の一側面に係る半導体素子は、基板と、基板の上方に設けられた第１半導体層と、第１半導体層の上に設けられ、第１半導体層とバンドギャップエネルギーが異なる第２半導体層と、２半導体層を貫通するように設けられ、第１半導体層と第２半導体層との界面よりも基板に近い底面、底面と交差する方向に延在する第１側面、及び第１側面と対向する第２側面を形成するリセス部と、第１側面と界面と間に位置し、ｎ型の導電性を有する第１領域と、第２側面と界面と間に位置し、ｎ型の導電性を有する第２領域と、底面、第１側面、及び第２側面を覆うように設けられた絶縁膜と、絶縁膜の上に設けられ、リセス部の内に位置する制御電極と、界面の上方に設けられ、リセス部に対して第１領域側に位置する第１電極と、界面の上方に設けられ、リセス部に対して第２領域側に位置する第２電極と、を備え、前記第１領域及び前記第２領域のうち少なくとも一方が、底面と同等以上に基板から離れるように設けられている。

上記態様によれば、リセス部の側面の抵抗を低減することができるため、第１半導体層と第２半導体層との界面に形成される２次元電子ガスと、リセス部の底面の第１半導体層に形成されるチャネル領域と、の間の抵抗を低減することが可能となる。これにより、オン抵抗の低いノーマリーオフ型の半導体素子を提供することができる。また、第１領域及び第２領域の少なくとも一方がリセス部の底面と同等以上に基板から離れているため、高いドレイン電圧が印加された状態でも良好なノーマリーオフ特性が得られる。

本発明の他の一側面に係る半導体素子の製造方法は、基板の上方にバッファ層を設ける工程と、バッファ層の上方に第１半導体層を設ける工程と、第１半導体層の上に前記第１半導体層とバンドギャップエネルギーが異なる第２半導体層を設ける工程と、第１半導体層及び第２半導体層にドナー不純物を注入し、ｎ型の導電性を有するドープ領域を設ける工程と、ドープ領域を貫通するようにリセス部を設け、ドープ領域を第１領域及び第２領域に分断する工程と、リセス部に対して第１領域側の第２半導体層の上方に第１電極を設け、リセス部に対して第２領域側の第２半導体層の上方に第２電極を設ける工程と、リセス部の底面及び側面を覆うように絶縁膜を設ける工程と、リセス部の内部を含む領域に位置するように絶縁膜の上方に制御電極を設ける工程と、を含み、第１領域及び第２領域のうち少なくとも一方が、底面と同等以上に基板から離れるように設けられている。

上記態様によれば、リセス部の側面の抵抗を低減することができるため、第１半導体層と第２半導体層との界面に形成される２次元電子ガスと、リセス部の底面の第１半導体層に形成されるチャネル領域と、の間の抵抗を低減することが可能となる。これにより、オン抵抗の低いノーマリーオフ型の半導体素子を提供することができる。また、第１領域及び第２領域の少なくとも一方がリセス部の底面と同等以上に基板から離れているため、高いドレイン電圧が印加された状態でも良好なノーマリーオフ特性が得られる。

なお、本発明に係る半導体装置又はその製造方法において、特定の部材（以下「第１部材」という。）の上方に他の特定の部材（以下「第２部材」という）を設けるとは、第１部材上に直接接触する位置に第２部材を設ける場合と、第１部材上に他の部材を挟んで第２部材を設ける場合とを含む。

本発明によれば、オン抵抗を低減し且つ閾値電圧の向上を図ることができる半導体素子及びその製造方法を提供することが可能となる。

図１は、本発明の第１実施形態に係る半導体素子を示す断面図である。 図２は、第１変形例に係る半導体素子を示す断面図である。 図３は、第２変形例に係る半導体素子を示す断面図である。 図４は、第３変形例に係る半導体素子を示す断面図である。 図５は、第４変形例に係る半導体素子を示す断面図である。 図６は、第５変形例に係る半導体素子を示す断面図である。 図７Ａは、第２半導体層を設ける工程を示す図である。 図７Ｂは、ドープ領域を設ける工程を示す図である。 図７Ｃは、リセス部を設ける工程を示す図である。 図７Ｄは、第１電極及び第２電極を設ける工程を示す図である。 図７Ｅは、制御電極を設ける工程を示す図である。

以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の構成要素は同一又は類似の符号で表している。図面は例示であり、各部の寸法や形状は模式的なものであり、本願発明の技術的範囲を当該実施形態に限定して解するべきではない。

以下の説明において、半導体素子は、窒化物系化合物からなる半導体の素子として説明するが、その他の半導体材料（例えば、シリコン系、炭素系、ゲルマニウム系、等の半導体材料。）からなる半導体の素子であってもよい。すなわち、各々の半導体層（第１〜第５半導体層）が、窒化物系化合物以外の半導体材料によって形成されてもよい。

＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体素子を示す断面図である。
半導体素子１は、基板１０、バッファ層９、第１半導体層１１、第２半導体層１２、第１領域Ｎ１０、第２領域Ｎ２０、絶縁膜３０、制御電極３３、第１電極３１、及び第２電極３２を備えている。また、半導体素子１には、リセス部２０が形成されている。なお、半導体素子１は、いわゆるヘテロ接合ＦＥＴ（ＨＦＥＴ：Ｈｅｔｅｒｏ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、２次元電子ガス（２ＤＥＧ：２−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）層１１Ａが形成される。

基板１０は、窒化物系化合物半導体を結晶成長させることが可能な基板であれば特に限定されず、例えば、シリコン、サファイア、ＳｉＣ、ＺｒＢ₂、ＳｉＯ₂、ＧａＮ、ＭｇＯ等によって構成される。基板１０は、多層構造であってもよい。バッファ層９は、基板１０の上に設けられている。バッファ層９は、基板１０と第１半導体層１１との格子不整合を緩和するための層であり、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、等によって形成される。

第１半導体層１１は、バッファ層９の上、すなわち基板１０の上方に設けられている。第１半導体層１１は、例えばアンドープのＧａＮによって構成されている。第１半導体層１１は、電子走行層として機能するものであれば特に限定されるものではなく、例えばｎ型又はｉ型の窒化物系化合物半導体である。

第２半導体層１２は、第１半導体層１１の上に設けられている。第２半導体層１２は、第１半導体層１１とバンドギャップエネルギーが異なる半導体層であり、例えばアンドープのＡｌＧａＮによって構成されている。第２半導体層１２は、電子供給層として機能するものであれば特に限定されるものではなく、例えばｎ型又はｉ型の窒化物系化合物半導体である。

第１半導体層１１と第２半導体層１２との界面８は、ヘテロ接合を形成している。界面８にバンドオフセットが形成されると共に、界面８に第１半導体層１１及び第２半導体層１２の自発分極及びピエゾ分極によって正の電荷が発生する。これにより、第１半導体層１１の第２半導体層１２側の表面に２ＤＥＧ層１１Ａが生成される。２ＤＥＧ層１１Ａのキャリア濃度は、第１半導体層１１（電子走行層）及び第２半導体層１２（電子供給層）の膜厚や半導体材料の組み合わせによって調整される。第１半導体層１１の膜厚は、例えば２ｎｍ以上５００ｎｍ以下の範囲内で調整され、第２半導体層１２の膜厚は、例えば１ｎｍ以上５０ｎｍ以下の範囲で調整される。第１半導体層１１及び第２半導体層１２は、第２半導体層１２が第１半導体層１１よりもバンドギャップエネルギーの大きい半導体材料の組み合わせであればよい。このような第１半導体層１１及び第２半導体層１２の組み合わせとしては、上記のＧａＮ／ＡｌＧａＮの他に、例えばＧａＮ／ＡｌＩｎＧａＮ、ＩｎＧａＮ／ＧａＮ、ＧａＮＡｓ／ＧａＮ、ＧａＩｎＮＡｓＰ／ＧａＮ、ＧａＩｎＮＰ／ＧａＮ、ＧａＮＰ／ＧａＮ、ＧａＮ／ＡｌＧａＩｎＮＡｓＰ、または、ＡｌＩｎＧａＮ／ＡｌＧａＮ、等を挙げることができる。

リセス部２０は、第２半導体層１２を貫通するように設けられている。リセス部２０は、基板１０に向かって形成され、界面８よりも基板１０に近い底面２３、底面と交差する方向に延在する第１側面２１、及び第１側面２１と対向する第２側面２２を形成する。図１に示した構成例において、リセス部２０は、第１半導体層１１の所定深さにまで達し、底面２３は第１半導体層１１によって形成されている。つまり、界面８及び２ＤＥＧ層１１Ａは、リセス部２０によって分断されている。

第１領域Ｎ１０は、第１側面２１と界面８との間に位置し、リセス部２０の底面２３よりも基板１０から離れている。第１領域Ｎ１０は、ｎ型の導電性を有し、例えば窒化物系化合物によって構成されている。第１領域Ｎ１０は、リセス部２０の底面２３と同じくらい基板１０から離れていればよい。すなわち、底面２３は、第１領域Ｎ１０の基板１０側の端部と略同一面に位置しているか、又は第１領域Ｎ１０の基板１０側の端部よりも基板１０に近づくように位置している。別の見方をすると、リセス部２０の第１側面２１は、第１領域Ｎ１０によって形成されるか、又は第１領域Ｎ１０と第１半導体層１１によって形成される。

第１領域Ｎ１０は、第１部分Ｎ１１及び第２部分Ｎ１２を有する。第１部分Ｎ１１は、第１半導体層１１と第１側面２１との間に設けられ、第１半導体層１１よりもキャリア濃度が高い。第１部分Ｎ１１は、例えば、第１半導体層１１と同じ材料によって構成されており、不純物濃度が第１半導体層１１よりも高い。第２部分Ｎ１２は、第２半導体層１２と第１側面２１との間に設けられ、第２半導体層１２よりもキャリア濃度が高い。第２部分Ｎ１２は、例えば、第２半導体層１２と同じ材料によって構成されており、不純物濃度が第２半導体層１２よりも高い。第１半導体層１１及び第２半導体層１２が窒化物系化合物半導体である場合、ここでいう不純物とは、例えばシリコンや酸素などのドナーである。

第２領域Ｎ２０は、第２側面２２と界面８との間に位置し、リセス部２０の底面２３よりも基板１０から離れている。第２領域Ｎ２０は、ｎ型の導電性を有し、例えば窒化物系化合物によって構成されている。第２領域Ｎ２０は、リセス部２０の底面２３と同じくらい基板１０から離れていればよい。すなわち、底面２３は、第２領域Ｎ２０の基板１０側の端部と略同一面に位置しているか、又は第２領域Ｎ２０の基板１０側の端部よりも基板１０に近づくように位置している。別の見方をすると、リセス部２０の第２側面２２は、第２領域Ｎ２０によって形成されるか、又は第２領域Ｎ２０と第２半導体層１２によって形成される。

第２領域Ｎ２０は、第３部分Ｎ２１及び第４部分Ｎ２２を有する。第３部分Ｎ２１は、第１半導体層１１と第２側面２２との間に設けられ、第１半導体層１１よりもキャリア濃度が高い。第４部分Ｎ２２は、第２半導体層１２と第２側面２２との間に設けられ、第２半導体層１２よりもキャリア濃度が高い。例えば、第３部分Ｎ２１は第１部分Ｎ１１と同様の構成であり、第４部分Ｎ２２は第２部分Ｎ１２と同様の構成である。

なお、第１領域Ｎ１０及び第２領域Ｎ２０は、少なくとも一方が底面２３よりも基板１０から離れていればよい。

絶縁膜３０は、底面２３、第１側面２１、及び第２側面２２を覆うように設けられている。つまり、絶縁膜３０は、第１半導体層１１、第１領域Ｎ１０、及び第２領域Ｎ２０の上に設けられている。絶縁膜３０は、例えばＳｉＯ₂、Ａｌ₂Ｏ₃、ＳｉＮ、ＳｉＯＮ、等の無機絶縁膜によって形成される。

制御電極３３は、絶縁膜３０の上に設けられ、リセス部２０の内部を含む領域に位置している。つまり、制御電極３３は、底面２３側で絶縁膜３０を挟んで第１半導体層１１と対向し、第１側面２１側で絶縁膜３０を挟んで第１領域Ｎ１０及び２ＤＥＧ層１１Ａと対向し、第２側面２２側で絶縁膜３０を挟んで第２領域Ｎ２０及び２ＤＥＧ層１１Ａと対向している。制御電極３３はいわゆるゲート電極として機能し、第１半導体層１１の底面２３に沿った領域が、チャネル領域として機能する。

第１電極３１及び第２電極３２は、第２半導体層１２の上、すなわち界面８の上方に設けられている。第１電極３１及び第２電極３２は、制御電極３３を挟むように互いに離れて配置されている。リセス部２０に対して、第１電極３１が第１領域Ｎ１０側に位置し、第２電極３２が第２領域Ｎ２０側に位置する。第１電極３１及び第２電極３２は、第２半導体層１２に直接形成され、２ＤＥＧ層１１Ａの一部にオーミック接続している。第１電極３１及び第２電極３２は、例えばＴｉとＡｌを積層したものである。第１電極３１及び第２電極３２は、一方がいわゆるソース電極として機能し、他方がいわゆるドレイン電極として機能する。

次に、ＨＦＥＴとしての半導体素子１の動作を説明する。第１電極３１及び第２電極３２に電位差が生じたとしても、制御電極３３が接地電圧となる状態では、第１半導体層１１にチャネル領域が形成されない。このため、リセス部２０に対して第１電極３１側の２ＤＥＧ層１１Ａと第２電極３２側の２ＤＥＧ層１１Ａとの間の導通は遮断され、ＨＦＥＴはオフとなる。このように、本実施形態に係る半導体素子１は、ノーマリーオフ型のＨＦＥＴである。

制御電極３３に所定の正電圧が印加される状態では、第１半導体層１１のチャネル領域が反転し、チャネル領域が形成される。このため、リセス部２０に対して第１電極３１側の２ＤＥＧ層１１Ａと第２電極３２側の２ＤＥＧ層１１Ａとがチャネル領域を通して連続し、ＨＦＥＴはオンとなる。つまり、２ＤＥＧ層１１Ａは、リセス部２０を迂回して導通する。このとき、第１電極３１側の２ＤＥＧ層１１Ａとチャネル領域とは、第１半導体層１１よりもキャリア濃度が高い第１領域Ｎ１０の第１部分Ｎ１１を通して連続する。第２電極３２側の２ＤＥＧ層１１Ａとチャネル領域とは、第１半導体層１１よりもキャリア濃度が高い第２領域Ｎ２０の第３部分Ｎ２１を介して連続する。

以上のとおり、第１実施形態によれば、基板１０と、基板１０の上方に設けられた第１半導体層１１と、第１半導体層１１の上に設けられ、第１半導体層１１とバンドギャップエネルギーが異なる第２半導体層１２と、第２半導体層１２を貫通するように設けられ、第１半導体層１１と第２半導体層１２との界面８よりも基板１０に近い底面２３、底面２３と交差する方向に延在する第１側面２１、及び第１側面２１と対向する第２側面２２を形成するリセス部２０と、第１側面２１と界面８と間に位置し、ｎ型の導電性を有する第１領域Ｎ１０と、第２側面２２と界面８と間に位置し、ｎ型の導電性を有する第２領域Ｎ２０と、底面２３、第１側面２１、及び第２側面２２を覆うように設けられた絶縁膜３０と、絶縁膜３０の上方に設けられ、リセス部２０の内部を含む領域に位置する制御電極３３と、界面８の上方に設けられ、リセス部２０に対して第１領域Ｎ１０側に位置する第１電極と、界面８の上方に設けられ、リセス部２０に対して第２領域Ｎ２０側に位置する第２電極と、を備え、第１領域Ｎ１０及び第２領域Ｎ２０のうち少なくとも一方が、底面２３と同等以上に基板１０から離れるように設けられている半導体素子、が提供される。

上記の第１実施形態によれば、リセス部の側面の抵抗を低減することができるため、第１半導体層と第２半導体層との界面に形成される２次元電子ガスと、リセス部の底面の第１半導体層に形成されるチャネル領域と、の間の抵抗を低減することが可能となる。これにより、オン抵抗の低いノーマリーオフ型の半導体素子を提供することができる。また、第１領域及び第２領域の少なくとも一方がリセス部の底面に接しておらず、リセス部の底面よりも基板から離れているため、高いドレイン電圧が印加された状態でも良好なノーマリーオフ特性が得られる。

第１領域Ｎ１０及び第２領域Ｎ２０の両方が、底面２３と同等以上に基板１０から離れるように設けられていてもよい。これによれば、閾値電圧をさらに向上させることができる。

第１半導体層１１及び第２半導体層１２は、それぞれ、ｎ型又はｉ型の窒化物系化合物半導体からなってもよい。ＩＩＩ−Ｖ族窒化物系化合物半導体は、ワイドバンドギャップ半導体であるため、高い絶縁破壊耐圧、良好な電子輸送特性、及び良好な熱伝導度を有する。このため、高周波用半導体素子や電力用半導体素子（パワーデバイス）に好適な半導体素子を提供することができる。

第１領域Ｎ１０は、第１半導体層１１と第１側面２１との間に設けられ、第１半導体層１１よりもキャリア濃度が高い窒化物系化合物からなる第１部分Ｎ１１と、第２半導体層１２と第１側面２１との間に設けられ、第２半導体層１２よりもキャリア濃度が高い窒化物系化合物からなる第２部分Ｎ１２と、を備えていてもよい。なお、第１半導体層１１及び第１部分Ｎ１１が同じ半導体であることが望ましく、第２半導体層１２及び第２部分Ｎ１２が同じ半導体であることが望ましい。これによれば、例えばドナー不純物の注入によって第１半導体層及び第２半導体層にキャリアを生成することで、第１部分及び第２部分を一括して形成することができる。

なお、半導体素子１の一構成例として、底面２３は、第１半導体層１１によって設けられている。

次に、図２〜図６を参照して、半導体素子１の変形例について説明する。なお、上記第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については逐次言及しない。また、各変形例において第１実施形態と同一の符号が付された構成は、第１実施形態における構成と同様の構成及び機能を有する。

＜第１変形例＞
図２は、第１変形例に係る半導体素子を示す断面図である。第１変形例は、第３半導体層１３を備えている点で、第１実施形態と相違している。第３半導体層１３は、基板１０と第１半導体層１１との間に設けられ、ｐ型の半導体からなる。第３半導体層１３の上に第１半導体層１１が直接形成されているため、結晶格子の整合性の観点から、第３半導体層１３は、第１半導体層１１と同系統の半導体であることが望ましく、同種の半導体であることがより望ましい。例えば、第１半導体層１１がｎ型又はｉ型のＧａＮである場合に、第３半導体層１３がｐ型のＧａＮである。

以上のとおり、第１変形例によれば、第１実施形態に係る半導体素子１から、さらに、基板１０と第１半導体層１１との間に設けられ、ｐ型の半導体からなる第３半導体層１３を備えている。これによれば、高いドレイン電圧が印加された状態でも良好なノーマリーオフ特性が得られるとともに、閾値電圧をさらに高めることができる。

＜第２変形例＞
図３は、第２変形例に係る半導体素子を示す断面図である。第２変形例は、リセス部２０が第１半導体層１１をも貫通している点で、第１変形例と相違している。このとき、リセス部２０は第３半導体層１３に達している。つまり、リセス部２０の底面２３は第３半導体層１３によって形成される。これによれば、チャネル領域が第３半導体層に形成され、高いドレイン電圧が印加された状態でも良好なノーマリーオフ特性が得られるとともに、閾値電圧をさらに高めることができる。

＜第３変形例＞
図４は、第３変形例に係る半導体素子を示す断面図である。第３変形例は、第１領域Ｎ１０及び第２領域Ｎ２０が、第３半導体層１３に接している点で、第２変形例と相違している。これによれば、オン抵抗をより下げることができる。

＜第４変形例＞
図５は、第４変形例に係る半導体素子を示す断面図である。第４変形例は、さらに、第２半導体層１２の上方に第４半導体層１４を備えている点で、第３変形例と相違している。第４半導体層１４が第２半導体層１２の上に直接形成されているため、結晶格子の整合性の観点から、第４半導体層１４は、第２半導体層１２と同系統の半導体であることが望ましい。例えば、第２半導体層１２がＡｌＧａＮである場合、第４半導体層１４がｎ型又はｉ型のＧａＮである。これによれば、第４半導体層１４が電流コラプス低減効果のあるキャップ層として機能し、第２半導体層１２と第４半導体層１４との間の界面準位が低減される。従って、より高耐圧な半導体素子を提供することができる。

＜第５変形例＞
図６は、第５変形例に係る半導体素子を示す断面図である。第５変形例は、さらに、第５半導体層１５を備えている点で、第４変形例と相違している。第５半導体層１５は、第１半導体層１１と第３半導体層１３との間に設けられ、残留キャリア濃度が第１半導体層１１よりも低い。また、第１領域Ｎ１０及び第２領域Ｎ２０は、第５半導体層１５に接している。リセス部２０は第５半導体層１５をも貫通し、底面２３は第３半導体層１３によって形成されている。第５半導体層１５が第１半導体層１１及び第３半導体層１３に接触しているため、結晶格子の整合性の観点から、第５半導体層１５は、第１半導体層１１及び第３半導体層１３と同系統の半導体であることが望ましく、同種の半導体であることがより望ましい。例えば、第１半導体層１１がｎ型又はｉ型のＧａＮであり第３半導体層１３がｐ型のＧａＮである場合に、第５半導体層１５がｉ型のＧａＮである。以上のとおり、第１実施形態に係る半導体素子１から、さらに、基板１０と第１半導体層１１との間に設けられ、ｐ型の半導体からなる第３半導体層１３と、第１半導体層１１と第３半導体層１３との間に設けられ、残留キャリア濃度が第１半導体層１１よりも低い第５半導体層１５と、を備えており、第１領域Ｎ１０は、第５半導体層に接している。これによれば、高いドレイン電圧が印加された状態でも良好なノーマリーオフ特性が得られるとともに、閾値電圧をさらに高めることができる。

＜第２実施形態＞
次に、本発明の第２実施形態に係る半導体素子の製造方法について、図７Ａ〜図７Ｅを参照して説明する。ここで、図７Ａは、第２半導体層を設ける工程を示す図である。図７Ｂは、ドープ領域を設ける工程を示す図である。図７Ｃは、リセス部を設ける工程を示す図である。
図７Ｄは、第１電極及び第２電極を設ける工程を示す図である。図７Ｅは、制御電極を設ける工程を示す図である。

図７Ａに示すように、まずは、基板１１０の上にバッファ層１０９を設ける。次に、バッファ層１０９の上に窒化物系化合物半導体からなる第１半導体層１１１を設ける。次に、第１半導体層１１１の上に第１半導体層１１１とバンドギャップエネルギーが異なる窒化物系化合物半導体からなる第２半導体層１１２を設ける。

次に、図７Ｂに示すように、第１半導体層１１１及び第２半導体層１１２にドナー不純物ＤＰを注入し、ｎ型の導電性を有するドープ領域Ｎ１００を設ける。ドープ領域Ｎ１００は、第１ドープ部分Ｎ１０１及び第２ドープ部分Ｎ１０２からなる。具体的には、第２半導体層１１２の上にフォトレジストＲＧ１をパターニングし、フォトレジストＲＧ１をマスクとして、第２半導体層１１２の第１半導体層１１１とは反対側からドナー不純物ＤＰを注入する。ドナー不純物ＤＰが第１半導体層１１１の所定深さまで侵入した時点でドナー不純物ＤＰの注入を終了する。その後、フォトレジストＲＧ１を除去し、活性化アニールを行うことで、第１半導体層１１１のドナー不純物ＤＰが注入された第１ドープ部分Ｎ１０１、及び第２半導体層１１２のドナー不純物ＤＰが注入された第２ドープ部分Ｎ１０２が形成される。なお、本工程は、ｎ型の導電性を有する領域を第１半導体層１１１及び第２半導体層１１２に形成できれば上記に限定されるものではなく、例えば紫外線照射等のドナードープ以外の方法であってもよい。

次に、図７Ｃに示すように、ドープ領域Ｎ１００を貫通するようにリセス部１２０を設け、ドープ領域Ｎ１００を第１領域Ｎ１１０及び第２領域Ｎ１２０に分断する。このとき、第１ドープ部分Ｎ１０１は、第１領域Ｎ１１０側の第１部分Ｎ１１１と、第２領域Ｎ１２０側の第３部分Ｎ１２１と、に分断される。第２ドープ部分Ｎ１０２も同様に、第２部分Ｎ１１２及び第４部分Ｎ１２２に分断される。具体的には、リセス部１２０を設けたい場所が開口するように第２半導体層１１２及びドープ領域Ｎ１００の上にフォトレジストＲＧ２をパターニングする。そして、フォトレジストＲＧ２をマスクとして、ドープ領域Ｎ１００を貫通し第１半導体層１１１に達するまでエッチングする。その後、フォトレジストＲＧ２を除去する。

次に、図７Ｄに示すように、リセス部１２０に対して第１領域Ｎ１１０側の第２半導体層１１２の上に第１電極１３１を設け、リセス部１２０に対して第２領域Ｎ１２０側の第２半導体層１１２の上に第２電極１３２を設ける。第１電極１３１及び第２電極１３２は、例えば、同時に、ＴｉとＡｌとを順に蒸着法によって積層して形成する。その後急速アニールすることで、２ＤＥＧ層１１１Ａにオーミック接続する第１電極１３１及び第２電極１３２が形成される。

次に、図７Ｅに示すように、リセス部１２０の底面１２３及び側面１２１，１２２を覆うように絶縁膜１３０を設ける。次に、リセス部１２０の内に位置するように絶縁膜１３０の上に制御電極１３３を設ける。制御電極１３３は、例えば、Ｐｔを蒸着法によって形成する。なお、この工程の後、制御電極１３３、第１電極１３１、第２電極１３２、第２半導体層１１２を覆うように、例えばＳｉＮ等の表面保護膜を形成してもよい。

以上のとおり、第２実施形態によれば、基板１１０の上方にバッファ層１０９を設ける工程と、バッファ層１０９の上方に第１半導体層１１１を設ける工程と、第１半導体層１１１の上に第１半導体層１１１とバン窒化物系化合物半導体からなる第２半導体層１１２を設ける工程と、第１半導体層１１１及び第２半導体層１１２にドナー不純物ＤＰを注入し、ｎ型の導電性を有するドープ領域Ｎ１００を設ける工程と、ドープ領域Ｎ１００を貫通するようにリセス部１２０を設け、ドープ領域Ｎ１００を第１領域Ｎ１１０及び第２領域Ｎ１２０に分断する工程と、リセス部１２０に対して第１領域Ｎ１１０側の第２半導体層１１２の上方に第１電極１３１を設け、リセス部１２０に対して第２領域Ｎ１２０側の第２半導体層１１２の上方に第２電極１３２を設ける工程と、リセス部１２０の底面１２３及び側面１２１，１２２を覆うように絶縁膜１３０を設ける工程と、リセス部１２０の内部を含む領域に位置するように絶縁膜１３０の上方に制御電極１３３を設ける工程と、を含み、第１領域Ｎ１１０及び第２領域Ｎ１２０のうち少なくとも一方が、底面１２３と同等以上に基板１１０から離れるように設けられている、半導体素子の製造方法、が提供される。

第２実施形態によれば、第１実施形態で説明したのと同様の効果を得ることができる。

以上で説明したように、本発明によれば、オン抵抗を低減し且つ閾値電圧の向上を図ることができる半導体素子及びその製造方法を提供することが可能となる。

なお、以上説明した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。

１…半導体素子 ８…界面 ９…バッファ層 １０…基板 １１…第１半導体層
１１Ａ…２次元電子ガス層 １２…第２半導体層 １３…第３半導体層
１３…第３半導体層 １４…第４半導体層 １５…第５半導体層
２０…リセス部 ２１…第１側面 ２２…第２側面 ２３…底面
３０…絶縁膜 ３１…第１電極 ３２…第２電極 ３３…制御電極
Ｎ１０…第１領域 Ｎ１１…第１部分 Ｎ１２…第２部分
Ｎ２０…第２領域 Ｎ２１…第３部分 Ｎ２２…第４部分

Claims (12)

1. 基板と、
   前記基板の上方に設けられた第１半導体層と、
   前記第１半導体層の上に設けられ、前記第１半導体層とバンドギャップエネルギーが異なる第２半導体層と、
   前記第２半導体層を貫通するように設けられ、前記第１半導体層と前記第２半導体層との界面よりも前記基板に近い底面、前記底面と交差する方向に延在する第１側面、及び前記第１側面と対向する第２側面を形成するリセス部と、
   前記第１側面と前記界面と間に位置し、ｎ型の導電性を有する第１領域と、
   前記第２側面と前記界面と間に位置し、ｎ型の導電性を有する第２領域と、
   前記底面、前記第１側面、及び前記第２側面を覆うように設けられた絶縁膜と、
   前記絶縁膜の上方に設けられ、前記リセス部の内部を含む領域に位置する制御電極と、
   前記界面の上方に設けられ、前記リセス部に対して前記第１領域側に位置する第１電極と、
   前記界面の上方に設けられ、前記リセス部に対して前記第２領域側に位置する第２電極と、を備え、
   前記第１領域及び前記第２領域のうち少なくとも一方が、前記底面と同等以上に前記基板から離れるように設けられている、半導体素子。
2. 前記第１領域及び前記第２領域の両方が、前記底面と同等以上に前記基板から離れるように設けられている、請求項１に記載の半導体素子。
3. 前記第１半導体層及び前記第２半導体層は、それぞれ、ｎ型又はｉ型の窒化物系化合物半導体からなる、請求項１又は２に記載の半導体素子。
4. 前記第１領域は、前記第１半導体層と前記第１側面との間に設けられ、前記第１半導体層よりもキャリア濃度が高い窒化物系化合物からなる第１部分と、
   前記第２半導体層と前記第１側面との間に設けられ、前記第２半導体層よりもキャリア濃度が高い窒化物系化合物からなる第２部分と、を備えている、請求項３に記載の半導体素子。
5. さらに、前記基板と前記第１半導体層との間に設けられ、ｐ型の半導体からなる第３半導体層を備えている、請求項１から４のいずれか１項に記載の半導体素子。
6. さらに、前記第２半導体層の上方に第４半導体層を備えている、請求項１から５のいずれか１項に記載の半導体素子。
7. さらに、前記基板と前記第１半導体層との間に設けられ、ｐ型の半導体からなる第３半導体層と、
   前記第１半導体層と前記第３半導体層との間に設けられ、残留キャリア濃度が前記第１半導体層よりも低い第５半導体層と、を備えている、請求項１から６のいずれか１項に記載の半導体素子。
8. 前記底面は、前記第１半導体層によって設けられている、請求項１から７のいずれか１項に記載の半導体素子。
9. 前記リセス部は、前記第１半導体層をも貫通している、請求項１から７のいずれか１項に記載の半導体素子。
10. 前記第１領域及び前記第２領域は、前記第３半導体層に接している、請求項５に記載の半導体素子。
11. 前記第１領域及び前記第２領域は、前記第５半導体層に接している、請求項７に記載の半導体素子。
12. 基板の上方にバッファ層を設ける工程と、
    前記バッファ層の上方に第１半導体層を設ける工程と、
    前記第１半導体層の上に前記第１半導体層とバンドギャップエネルギーが異なる第２半導体層を設ける工程と、
    前記第１半導体層及び前記第２半導体層にドナー不純物を注入し、ｎ型の導電性を有するドープ領域を設ける工程と、
    前記ドープ領域を貫通するようにリセス部を設け、前記ドープ領域を第１領域及び第２領域に分断する工程と、
    前記リセス部に対して前記第１領域側の前記第２半導体層の上方に第１電極を設け、前記リセス部に対して前記第２領域側の前記第２半導体層の上方に第２電極を設ける工程と、
    前記リセス部の底面及び側面を覆うように絶縁膜を設ける工程と、
    前記リセス部の内部を含む領域に位置するように前記絶縁膜の上方に制御電極を設ける工程と、
    を含み、
    前記第１領域及び前記第２領域のうち少なくとも一方が、前記底面と同等以上に前記基板から離れるように設けられている、半導体素子の製造方法。