JP2011216889A - 凹部バリア層を備えた高電子移動度トランジスタ - Google Patents

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Abstract

【課題】高電子移動度トランジスタ（ＨＥＭＴ）で、凹部バリア層を備え、バリア層間にゲート電極を形成することにより、エンハンスメント型ＦＥＴを提供する。
【解決手段】基板上１０４上にバッファ１０８層を形成し、バッファ層上にスペーサ層１１２を形成し、スペーサ層上にバリア層１１６を形成する。バリア層内に凹部を形成し、凹部を通して、少なくてもその一部が前記スペーサ層上に配置されるようにゲート構造１４０を形成する。
【選択図】図１

Description

本開示の実施形態は、広くは高電子移動度トランジスタ（ＨＥＭＴ）の分野に関し、より詳細には凹部バリア層を備えたＨＥＭＴに関する。
（政府の権利）
本発明は、空軍研究所によって授与された契約番号ＦＡ８６５０−０８−Ｃ−１４４３の下で政府支援によって行われた。米国政府は、本発明において特定の権利を有する。
高電子移動度トランジスタ（ＨＥＭＴ）は、ヘテロ接合が通常、異なるバンドギャップを有する２つの半導体材料間で形成されている電界効果トランジスター（ＦＥＴ）の一種である。ＨＥＭＴにおいては一般的に、例えば高ドープｎ型の広バンドギャップドナー供給層と、ドーパント不純物のない非ドープの狭バンドギャップチャネル層とのヘテロ結合を用いて高移動度電子が生成される。ＨＥＭＴ中の電流は一般的に、該結合の非常に狭いチャンネルに閉じ込められてソース端子とドレイン端子間を流れており、該電流はゲート端子に印加される電圧によって制御されている。
トランジスタは一般に、デプレション型トランジスタかまたはエンハンスメント型トランジスタに分類され得る。種々の用途において、最大電流密度が比較的高く、相互コンダクタンスが比較的高く、絶縁破壊電圧が比較的高いエンハンスメント型ＦＥＴデバイスを備えていることが望ましい。エンハンスメント型ＦＥＴデバイスとデプレション型ＦＥＴデバイスを一体化するのも望ましい。
例示の目的で実施形態を説明するが、添付図面に限定されるものではない。同様の要素については同じ符号を付す。
本開示の種々の実施形態による半導体デバイスの概略断面図である。 本開示の種々の実施形態による他の半導体デバイスの概略断面図である。 本開示の種々の実施形態による、半導体基板上に半導体デバイスを形成する方法を示す。
当業者に共通的に使用されている用語を用いて実施形態の種々の態様を説明し、発明の本質を当業者に伝える。しかしながら、ここで説明した態様の一部だけを用いて、代替となる実施形態が可能なことは当業者には明白であろう。説明の目的のために、特定のデバイスおよび構成は実施形態が完全に理解されるように記載されている。しかしながら、こうした特定の詳細な記載なくても代替となる実施形態が可能なことは当業者には明白であろう。他の事例では、実施形態を不明瞭にしないために、周知の特長は省略あるいは簡略化している。
また、種々の操作は、本開示の理解に最も有効な方法で、複数の別個の操作として順番に記載される。しかしながら、これらの操作は必ず順番に依存していると意味するように記載の順番を解釈すべきではない。これらの操作は、特に提示された順序で行なう必要はない。
「種々の実施形態において」の表現は繰り返し使用される。該表現は一般に同じ実施形態に言及しないが、同じ実施形態に言及してもよい。文脈上そうでないことが示されない限り、「備える」、「有する」および「含む」の用語は同じ意味を有する。
種々の実施形態に関連して用いられる言語にある明確な文脈を与える際に、「ＡおよびまたはＢ」の表現は、（Ａ）、（Ｂ）または（ＡおよびＢ）であることを示し、また、「Ａ、ＢおよびまたはＣ」の表現は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）であることを意味する。
本明細書では、「と結合した」の用語がその派生用語と共に用いられる。「結合した」は以下の１つまたは複数を意味する。「結合した」は、複数の要素が直接物理的または電気的に接触していることを意味する。しかしながら、「結合した」は、複数の要素が互いに間接的に接触していることも意味し、さらに、互いに協働あるいは相互作用することも意味し、１つまたは複数の他の要素が、互いに結合したと言われる要素間で結合または接続していることも意味する。
種々の実施形態において、「第２の層上に形成された第１の層」との表現は、第１の層が第２の層上に形成されることを意味し、第１の層の少なくとも一部が第２の層の少なくとも一部と直接接触（例えば、直接物理的およびまたは電気的接触）しているか、あるいは間接接触（例えば、第１の層と第２の層間に１つまたは複数の他の層を有する）していることを意味する。
図１は、本開示の種々の実施形態による半導体デバイス１００の概略断面を示す。種々の実施形態において、半導体デバイス１００は、例えばＨＥＭＴ（例えばエンハンスメント型ＨＭＥＴ）であってもよい。
半導体デバイス１００（以下、「デバイス１００」とも言う）は基板１０４上に形成されてもよい。種々の実施形態において、基板１０４は、適切な材料、例えば炭化ケイ素で形成されていてもよい。デバイス１００は、基板１０４上に形成されたバッファ層１０８を備える。バッファ層１０８は、任意の他の材料で形成されてもよいが、例えば窒化ガリウム（ＧａＮ）を含んでいてもよい。バッファ層１０８は、デバイス１００の基板１０４と他の要素間に適切な結晶構造転移を与え、それによって、デバイス１００の基板１０４と他の要素間のバッファ層あるいは分離層として作用する。バッファ層１０８の厚さは１．２μｍであってもよいが、他の種々の実施形態において任意であってもよい。
種々の実施形態において、デバイス１００は、バッファ層１０８上に形成されたスペーサ層１１２も備える。スペーサ層１１２は、図１で示されるように、バッファ層１０８の上層の一部上にのみ形成されてもよい。スペーサ層１１２は、例えば窒化アルミニウム（ＡｌＮ）を含む任意の適切な材料（例えばスペーサ層に好適な適切な広バンドギャップ材料）で形成されていてもよい。種々の実施形態において、スペーサ層１１２の厚さは１０．１５Åであってもよいが、他の種々の実施形態においては任意（例えば１０〜３０Å）であってもよい。
デバイス１００は、スペーサ層１１２上に形成されたバリア層１１６も備える。バリア層１１６は、例えばインジウム窒化アルミニウム（ＩｎＡｌＮ）を含む任意の適切な材料（例えばバリア層に好適な適切な広バンドギャップ材料）で形成されていてもよい。バリア層１１２の厚さは、前記スペーサ層より比較的厚くてもよい。種々の実施形態において、バリア層１１２の厚さは５０．１５０Åであってもよいが、他の種々の実施形態においては任意であってもよい。
種々の実施形態において、バッファ層１０８のバンドギャップは、スペーサ層１１２およびまたはバンドギャップ層１１６のバンドギャップと比較してより低くてもよい。デバイス１００の種々の層のバンドギャップの差により、デバイス１００のヘテロ接合が作られる。
種々の実施形態において、凹部１１８がバリア層１１６に形成されていてもよい。凹部１１８周囲のバリア層１１６によって側壁１２０が形成されてもよい。凹部１１８は、バリア層１１６を貫通してスルーホールを形成し、スペーサ層１１２の少なくとも一部を露出させてもよい。このように、凹部１１８下のスペーサ層１１２の露出部の上にはバリア層１１６がなくてもよい。種々の実施形態において、凹部１１８は、バリア層１１６の一部をエッチングして形成されてもよい。該エッチング処理中（例えばバリア層１６に凹部１１８を形成中）、スペーサ層１１２をエッチング停止層としてもよい。
デバイス１００はゲート構造１４０を備えていてもよい。種々の実施形態において、ゲート構造１４０の少なくとも一部が、凹部１１８を通してスペーサ層１１２上に配置されていてもよい。このように、ゲート構造１４０の少なくとも一部は、スペーサ層１１２と直接接触（例えば、直接物理的およびまたは電気的に接触）していてもよい。種々の実施形態において、凹部１１８を通して配置されたゲート構造１４０の一部は、凹部１１８の側壁１２０とは直接接触していなくてもよい。凹部１１８を通して配置されたゲート構造１４０の一部と側壁１２０間のスペースは空隙であっても、あるいは適切な材料（例えば、バリア層１１６、ゲート構造１４０およびまたはスペーサ層１１２とは異なる適切な材料）で充填されていてもよい。種々の実施形態において、ゲート構造１４０は、バリア層１１６とは直接接触していなくてもよい。
デバイス１００は、バッファ層１０８のそれぞれの部分上に形成されたソース構造１４４およびドレイン構造１４８を備えていてもよい。種々の実施形態において、ソース構造１４４およびドレイン構造１４８は、図１で示されるように、スペーサ層１１２およびバリア層１１６と直接接触していてもよい。
種々の実施形態において、ゲート構造１４０下（およびまたは凹部１１８下）のスペーサ層１１２およびまたはバッファ層１０８によって、デバイス１００の動作中、比較的高い電流を維持しながら、デバイス１００のエンハンスメント型動作を可能としてもよい。また、ソースアクセス領域およびドレインアクセス領域によって、比較的低いアクセス抵抗を可能としてもよい。種々の実施形態において、デバイス１００のバッファ層１０８、スペーサ層１１２およびバリア層１１６をそれぞれＧａＮ、ＡｌＮおよびＩｎＡｌＮで形成し、また、ゲート構造１４０の少なくとも一部を凹部１１８内およびスペーサ層１１２上に形成する（図１に示すように）ことにより、比較的優れた（例えば望ましい）動作特性（例えば従来のデバイスと比較して）を有するデバイス１００のエンハンスメント型動作を可能としてもよい。例えば、バリア層１１６の少なくとも一部（例えば凹部１１８が形成される領域中）を完全にエッチングし、スペーサ層１１２と直接接触するようにゲート構造１４０を形成することによって、デバイス１００に正閾値電圧を生じさせ、デバイス１００のエンハンスメント型動作を可能としてもよい。
種々の実施形態において、例えば図１のデバイス１００（例えば特定の寸法の種々の層を備えた）のピンチオフ電圧は、約＋２００ミリボルト（ｍＶ）、相互コンダクタンス（例えば比較的高いあるいは最大相互コンダクタンス）は約８９０ミリジーメンス／ミリメートル（ｍＳ／ｍｍ）、電流密度（例えば比較的高いあるいは最大電流密度）は約２アンペア／ミリメートル（Ａ／ｍｍ）であってもよい。このように、比較的高い相互コンダクタンス値（例えば約８９０ｍＳ／ｍｍ）および比較的高い電流密度値（例えば約２Ａ／ｍｍ）を維持しながら、比較的深いエンハンスメント型特性（例えば比較的高いピンチオフ電圧が約＋２００ｍＶである）をデバイス１００で実現してもよい。別の実施例では、デバイス１００で、約８００ｍＳ／ｍｍの相互コンダクタンス（例えば比較的高いあるいは最大相互コンダクタンス）および約１．９Ａ／ｍｍの電流密度（例えば比較的高いあるいは最大電流密度）と共に、約＋６００ｍＶのピンチオフ電圧をデバイス１００で実現してもよい。他の種々の実施形態では、他の種々の値のピンチオフ電圧、相互コンダクタンスおよびまたは電流密度を実現してもよい。種々の実施形態において、デバイス１００の種々の層の構造および寸法を変えることによって、種々の値のピンチオフ電圧、相互コンダクタンスおよびまたは電流密度を実現してもよい。
図２は、本開示の種々の実施形態による他の半導体デバイス２００の概略断面を示す。半導体デバイス２００（以下、「デバイス２００」とも言う）は、デプレション型ＨＥＭＴ２００ｂと一体化されたエンハンスメント型ＨＥＭＴ２００ａを備える。図２では、エンハンスメント型ＨＥＭＴ２００ａとデプレション型ＨＥＭＴ２００ｂが別個のボックス（点線で示す）内に示されている。
種々の実施形態において、デバイス２００は、例えば炭化ケイ素などの適切な基板材料を含む共通の基板１０４−Ａ上に、エンハンスメント型ＨＥＭＴ２００ａとデプレション型ＨＥＭＴ２００ｂの両方を一体化して形成される。
種々の実施形態において、エンハンスメント型ＨＥＭＴ２００ａは、少なくとも部分的には図１のデバイス１００と同様である。例えば、エンハンスメント型ＨＥＭＴ２００ａのバッファ層１０８−Ａ、スペーサ層１１２−Ａ、バリア層１１６−Ａ、バリア層１１６−Ａ上に形成された凹部１１８−Ａ、ゲート構造１４０−１（その一部は、凹部１１８−Ａを通してスペーサ層１１２−Ａ上に形成されていてもよい）、ソース構造１４４−１およびドレイン構造１４８−１は、図１のデバイス１００の対応する要素と同様であってもよい。
種々の実施形態において、デプレション型ＨＥＭＴ２００ｂは、バッファ層１０８−Ａ、スペーサ層１１２−Ａおよびバリア層１１６−Ａをエンハンスメント型ＨＥＭＴ２００ａと共有していてもよい。すなわち、エンハンスメント型ＨＥＭＴ２００ａおよびデプレション型ＨＥＭＴ２００ｂは、共通の基板１０４−Ａ、共通のバッファ層１０８−Ａ、共通のスペーサ層１１２−Ａおよび共通のバリア層１１６−Ａを備えていてもよい。しかしながら、本開示の発明原理はこの態様に限定されるものではない。例えば、図２には示されていないが、種々の実施形態においては、エンハンスメント型ＨＥＭＴ２００ａとデプレション型ＨＥＭＴ２００ｂは、別個の基板上に形成されてもよく、およびまたは別個のバッファ層、別個のスペーサ層およびまたは別個のバリア層を備えていてもよい。また、デプレション型ＨＥＭＴ２００ｂは、ゲート構造１４０−２、ソース構造１４４−２およびドレイン構造１４８−２を備えていてもよく、それらは少なくとも部分的にはエンハンスメント型ＨＥＭＴ２００ａと同様であってもよい。しかしながら、エンハンスメント型ＨＥＭＴ２００ａと異なり、バリア層１１６−Ａは、ゲート構造１４０−２用の貫通する凹部を備えていなくてもよい。代わりに、デプレション型ＨＥＭＴ２００ｂのゲート構造１４０−２はバリア層１１６−２上に形成されていてもよい。
図２には示されていないが、種々の実施形態において、エンハンスメント型ＨＥＭＴ２００ａのソース構造１４４−１をデプレション型ＨＥＭＴ２００ｂのソース構造１４４−２と結合させて、エンハンスメント型ＨＥＭＴ２００ａとデプレション型ＨＥＭＴ２００ｂの両方に共通のソース構造としてもよい。
デバイス１００と同様に、種々の実施形態において、デバイス２００のバッファ層１０８−Ａ、スペーサ層１１２−Ａおよびバリア層１１６−ＡをそれぞれＧａＮ、ＡｌＮおよびＩｎＡｌＮで形成してもよい。
エンハンスメント型ＨＥＭＴ２００ａのゲート構造１４０−１は、凹部１１８−Ａを通してスペーサ層１１２−Ａ上に形成されるので、エンハンスメント型ＨＥＭＴ２００ａの生成閾値電圧は正となり（図１のデバイス１００と同様）、エンハンスメント型ＨＥＭＴ２００ａのエンハンスメント型動作が得られる。一方、デプレション型ＨＥＭＴ２００ａのゲート構造１４０−２はバリア層１１６−Ａ上に形成されるので、デプレション型ＨＥＭＴ２００ｂの生成閾値電圧は負となり、デプレション型ＨＥＭＴ２００ｂのデプレション型動作が得られる。
種々の実施形態において、エンハンスメント型ＨＥＭＴ２００ａは、上記で議論した図１のデバイス１００の特性と少なくとも部分的には同様の特性を示す。種々の実施形態において、デプレション型ＨＥＭＴ２００ｂも、比較的優れた（例えば望ましい）動作特性（例えば従来のデプレション型ＨＥＭＴデバイスと比較して）を示してもよい。例えば、種々の層の特定の寸法に対して、デプレション型ＨＥＭＴ２００ｂの、比較的高い相互コンダクタンス（例えば最大相互コンダクタンス）は約６００ｍＳ／ｍｍであり、比較的高い電流密度（例えば最大電流密度）は約２Ａ／ｍｍを上回っていてもよい。
図１のデバイスの種々の特性（上記で議論）および図２の一体化したエンハンスメント型ＨＥＭＴおよびデプレション型ＨＥＭＴにより、これらのトランジスタは、例えばマイクロ波とミリ波周波数で動作する低ノイズ増幅器での応用を含めた種々の用途に用いられてもよい。これらのＨＥＭＴは、個別トランジスタとして高出力・高周波数トランジスタとして、およびまたは、宇宙、軍事および商業用途で使用されるマイクロ波モノリシック集積回路（ＭＭＩＣ）、混合信号エレクトロニクス、ミキサー、直接ディジタルシンセサイザ、アナログ変換器に対するパワーディジタルなどの集積回路に使用されてもよい。
図３は、本開示の種々の実施形態による、半導体基板上に半導体デバイス（例えばエンハンスメント型ＨＥＭＴ）を製造する方法３００を示す。図１および図３において、方法３００は種々の実施形態において、半導体基板（例えば基板１０４）上にバッファ層（例えばバッファ層１０８）を形成するステップを含んでいてもよい（ブロック３０４）。種々の実施形態において、該バッファ層はＧａＮを、該基板は炭化ケイ素を含んでいてもよい。
方法３００はさらに、該バッファ層の第１部分（例えば図１で示されるもの）上にスペーサ層（例えばスペーサ層１１２）を形成するステップを含んでいてもよい（ブロック３０８）。種々の実施形態において、該スペーサ層はＡｌＮを含んでいてもよい。
方法３００はさらに、該スペーサ層上にバリア層（例えばバリア層１１６）を形成するステップを含んでいてもよい（ブロック３１２）。種々の実施形態において、該バリア層はＩｎＡｌＮを含んでいてもよい。
該バリア層に凹部（例えば凹部１１８）が形成されてもよい（ブロック３１６）。種々の実施形態において、該凹部は該バリア層内に貫通穴を形成してもよい。
方法３００はさらに、その一部が該凹部を通して該スペーサ層上に配置されるゲート構造（例えばゲート構造１４０）を形成するステップを含んでいてもよい（ブロック３２０）。種々の実施形態において、該凹部は側壁を有し、該凹部を通して配置され、少なくともその一部が該側壁と接触しないようにゲート構造を形成してもよい。種々の実施形態において、該ゲート構造は該バリア層に接触していなくてもよい。種々の実施形態において、該ゲート構造は該スペーサ層と直接接触していてもよい。
方法３００はさらに、該バッファ層の第２の部分および第３の部分上にソース構造（例えばソース構造１４４）およびドレイン構造（例えば、ドレイン構造１４８）をそれぞれ形成する（例えば図１に示すように）ステップを含んでいてもよい（ブロック３２４）。種々の実施形態において、図１に示すように、該ソース構造は該スペーサ層およびバリア層と直接接触していてもよく、該ドレイン構造も該スペーサ層およびバリア層と直接接触していてもよい。
種々の実施形態において、ブロック３２４の操作（例えばソース構造およびドレイン構造の形成）を、方法３００の１つ以上前の操作前に、その操作中にまたはその操作後に実行してもよい。例えば、ブロック３２４の操作を、ブロック３１６およびまたは３２０（例えば該凹部およびまたはゲート構造の形成）の１つ以上前の操作前に、その操作中にまたはその操作後に実行してもよい。
本開示を上記の実施形態を基に説明したが、同じ目的を達成するために算出される広範な代替となるおよびまたは等価な実施により、本開示の範囲から逸脱することなく、提示された特定の実施形態の置換が可能であることは当業者には理解されるであろう。当業者であれば、本開示の教示が広範囲の実施形態で実施され得ることを容易に理解するであろう。本明細書は、限定することなく、説明のためのものであると見なされるように意図される。

Claims (20)

  1. 半導体基板上に半導体デバイスを形成する方法であって、
    前記半導体基板上にバッファ層を形成するステップと、
    前記バッファ層上に窒化アルミニウムスペーサ層を形成するステップと、
    前記窒化アルミニウムスペーサ層上にインジウム窒化アルミニウムバリア層を形成するステップと、
    前記インジウム窒化アルミニウムバリア層内に凹部を形成するステップと、
    前記凹部を通して、少なくともその一部が前記窒化アルミニウムスペーサ層上に配置されるようにゲート構造を形成するステップと、
    を備えることを特徴とする方法。
  2. 前記バッファ層は窒化ガリウムを含むことを特徴とする請求項１に記載に方法。
  3. 前記凹部は側壁を有し、前記ゲート構造を形成するステップはさらに、
    前記凹部を通して配置される少なくともその一部が前記側壁と接触しないように前記ゲート構造を形成するステップを備えることを特徴とする請求項１に記載の方法。
  4. 前記ゲート構造を形成するステップはさらに、前記インジウム窒化アルミニウムバリア層に接触しないようにゲート構造を形成するステップを備えることを特徴とする請求項１に記載の方法。
  5. 前記バッファ層上に、ソース構造およびドレイ構造を形成するステップをさらに備えることを特徴とする請求項１に記載の方法。
  6. 前記ソース構造は、前記窒化アルミニウムスペーサ層および前記インジウム窒化アルミニウムバリア層と直接接触し、前記ドレイン構造は、前記窒化アルミニウムスペーサ層および前記インジウム窒化アルミニウムバリア層と直接接触していることを特徴とする請求項５に記載の方法。
  7. 前記半導体デバイスは、エンハンスメント型高電子移動度トランジスタ（ＨＥＭＴ）を備えることを特徴とする請求項１に記載の方法。
  8. 前記半導体基板上で前記エンハンスメント型ＨＥＭＴと一体化されるようにデプレション型ＨＥＭＴを形成するステップをさらに備えることを特徴とする請求項７に記載の方法。
  9. 前記ゲート構造は第１のゲート構造であり、前記デプレション型ＨＥＭＴを形成するステップはさらに、
    前記インジウム窒化アルミニウムバリア層上に第２のゲート構造を形成するステップを備えることを特徴とする請求項８に記載の方法。
  10. 前記エンハンスメント型ＨＥＭＴが、第１のソース構造と第１のドレイン構造と前記第１のゲート構造と、を備えるように、前記バッファ層上に前記第１のソース構造と前記第１のドレイン構造を形成するステップと、
    前記デプレション型ＨＥＭＴが、第２のソース構造と第２のドレイン構造と前記第２のゲート構造と、を備えるように、前記バッファ層上に前記第２のソース構造と前記第２のドレイン構造を形成するステップと、
    をさらに備えることを特徴とする請求項９に記載の方法。
  11. 前記第１のソース構造を前記第２のソース構造と一体化するステップをさらに備えることを特徴とする請求項１０に記載の方法。
  12. 半導体基板と、
    前記半導体基板上に形成された窒化ガリウム（ＧａＮ）層と、
    前記ＧａＮ層上に形成された窒化アルミニウム（ＡｌＮ）層と、
    前記ＡｌＮ層上に形成されたインジウム窒化アルミニウム（ＩｎＡｌＮ）層と、
    を備え、前記ＩｎＡｌＮ層は、その層内に貫通穴を形成する凹部と、
    前記凹部を通して、少なくともその一部が前記ＡｌＮ層上に配置されたゲート構造と、
    を有することを特徴とする高電子移動度トランジスタ（ＨＥＭＴ）。
  13. 前記凹部は側壁を有し、前記凹部を通して配置された前記ゲート構造の一部は前記側壁とは接触していないことを特徴とする請求項１２に記載のＨＥＭＴ。
  14. 前記ＧａＮ層上に形成されたソース構造と、
    前記ＧａＮ層上のドレイン構造と、
    をさらに備えることを特徴とする請求項１２に記載のＨＥＭＴ。
  15. 前記半導体基板は炭化ケイ素を含むことを特徴とする請求項１２に記載のＨＥＭＴ。
  16. 前記ＩｎＡｌＮ層上に形成された第２のゲート構造を備えるデプレション型ＨＥＭＴと一体化されたエンハンスメント型ＨＥＭＴを備えることを特徴とする請求項１２に記載のＨＥＭＴ。
  17. 窒化アルミニウムスペーサ層に形成され、凹部を有するインジウム窒化アルミニウムバリア層と、前記窒化アルミニウムスペーサ層と直接接触するように、少なくとも一部分が前記凹部を通して配置された第１のゲート構造と、を備えるエンハンスメント型高電子移動度トランジスタ（ＨＥＭＴ）と、
    前記インジウム窒化アルミニウムバリア層上に配置された第２のゲート構造を備えるデプレション型ＨＥＭＴと、
    を備える半導体デバイス。
  18. 前記第１のゲート構造は、前記インジウム窒化アルミニウムバリア層と直接接触していないことを特徴とする請求項１７に記載の半導体デバイス。
  19. 前記エンハンスメント型ＨＥＭＴのソース構造が前記デプレション型ＨＥＭＴのソース構造に隣接するか、あるいは一体化されるように前記エンハンスメント型ＨＥＭＴと前記デプレション型ＨＥＭＴを一体化することを特徴とする請求項１７に記載の半導体デバイス。
  20. その上に前記窒化アルミニウムスペーサ層が形成される窒化ガリウムバッファ層をさらに備えることを特徴とする請求項１７に記載の半導体デバイス。
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