JPS5944817A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS5944817A
JPS5944817A JP15722082A JP15722082A JPS5944817A JP S5944817 A JPS5944817 A JP S5944817A JP 15722082 A JP15722082 A JP 15722082A JP 15722082 A JP15722082 A JP 15722082A JP S5944817 A JPS5944817 A JP S5944817A
Authority
JP
Japan
Prior art keywords
layer
type inp
epitaxial growth
substrate
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15722082A
Other languages
English (en)
Inventor
Osamu Ueda
修 上田
Toshiyuki Tanahashi
俊之 棚橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP15722082A priority Critical patent/JPS5944817A/ja
Publication of JPS5944817A publication Critical patent/JPS5944817A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02392—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Lasers (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は半導体装置の輿造方法、特に化学エツチングに
よって溝状等の凹みが形成された半導体基体上に、所期
の形状の半導体層をエピタキシャル成長させる製造方法
に関する。
（１））従来技術と問題点 半導体装置において、半導体基体すなわち半導体基板も
しくは基板上に形成されたエピタキシャル成長層に溝状
等の凹みを設けて、この溝内に所要の半導体、誘電体等
全埋め込むイ；ｑ造がしばしば行なわれている。
この埋め込み構造を有する半導体装置の代表的な例とし
て、本出願人が特願昭５６−０４７９８２号によって提
供したＶＳＢレーザ（Ｖ　−ｇｒｏｏｖｅｄＳｕｂｓｔ
ｒａｔｅ　Ｂｕｒｉｅｄ　ｈｅｔｅｒｏ−ｓｔｒｕｃｔ
ｕｒｅ　１ａｓｅｒ）が挙げられる。このＶＳＢレーザ
の製造方法の一例を第１図（ａ）及び（ｂ）に示す断面
図７ｉｌ−参照して説明する。
第１図（ａ）に示す如く、ｎ型インジウム・燐（ＩｎＰ
）基板１の（１００）面上にｎ型ＩｎＰバッファ層２及
びｐ型ＩｎＰル流阻止層３を順次エピタキシャル成長層
（Ｓｌｏｚ）膜４金例えば３００乃至５００　（ｎｍ）
の厚さにＰ型ＩｎＰ電流阻止層３の表面に被着させる。
次いでリソグラフィー法によってＳ　ｉ　Ｏ＊　Ｉｉ＠
４にストライプ状の開口を形成する。このストライプの
長さ方向は半導体基体結晶の（０１１）面方位とし、そ
のす幅は１タリえば２乃至３〔μｍ〕程度とする。
次いで例えば塩酸（ＨＣ／、）と燐酸（Ｈ３ＰＯ４）と
のイｉ４合液金用いる化学エツチング処理を施すことに
よって、（１１１）Ｂ面が表出するＶ字状断面を有する
溝６が形成される。
次いで第１図（ｂ）に示す如＜、５ｌｏｔ膜４を弗化水
素酸（ＨＦ’）で選択的に除去した後に、ＶｉＴＬ６内
にｎ型１ｎＰクラツド）＠７．三日月状のノンドープの
インジウム嗜ガリウム・砒素・燐（ＩｎＧａＡｓＰ）活
性層８．更にｐ型ＩｎＰクラッド層９及びｐ型ＩｒＧａ
ＡｓＰコンタクト層１０？順次エピタキシャル成長させ
ノンドープＩｎＧａＡｓＰ層８′が成長する。
咀にｐ型ＩｎＧａＡｓＰコンタクトｍ１０に接するｐ側
電極１１を例えばチタン（Ｔｉ）／白金（Ｐｔ）／金（
Ａｕ）積層構造により、また基板１に接するｎ側電極１
２を例えば金（Ａｕ）／ゲルマニウム（Ｇｅ）／ニッケ
ル（Ｎｉ）積層構造によってａりけ、襞間により端面を
形成する。
しかしながら以上説明した製造方法によって形成された
ＶＳＢレーザにおいて下記の如き障害が発生する。すな
わち、■溝６を形成しＳｉｎ！膜４を除去して、Ｖｉ６
内にｎ型ＩｎＰクラッド層７等の液相エピタキシャル成
長全行なうが、成長前の例えば６５０　［℃］程度の高
温放ＩＷ時に、第２図（ａ）に断面形状を例示する如く
にＶ溝６の形状が変化する。この形状の変化はＶ溝６の
肩Ａの部分と底Ｂの部分に見られ、肩Ａの部分において
は破線で示す如く二千面が交って形成されていたエツジ
部分が、実線で示す如く鈍く丸みをおびた形状に変化し
、他方底Ｂの部分においてはＩｎＰの堆積１３を生じて
いる。
この様に形状が変化しだ■溝６を有すを半導体基体に、
前述した如くｎ型Ｉｎｌ’ＪＮ７等の液相エピタキシャ
ル成長を行うならば、！！４２図（ｂ）に断面形状全例
示する如く、これらのエピタキシャル成長層の溝内の部
分は膚の壁面に沿って上方に゛まで成長して大きく湾曲
し、他方溝外の成長層＆ｔ　溝の壁面に沿って下方にま
で成長して、島だしい場合にｌ−ｉ、溝内外の成長層が
連続する。この様に変形した活性層等を有する半導体レ
ーザにおいては、閾値電流９発揚モードなどレーザの特
性が大幅に劣化する。
従って前記例の如く再等が形成された半導体基体上に活
性層等金エピタキシャル成長させる構造の半導体装置に
おいては、形成された１ＩｉＴ！；の形状全前述の如く
に劣化させないことがＭ擬な前提条件となる。
（ｃ）発明の目的 本発明は、半導体基体に溝状等の凹みを化学エツチング
法によって形成し、該半導体基体上に半導体層をエピタ
キシャル成長法によって形成する半導体装置の製造方法
において、エピタキシャル成長のだめの加熱処理によっ
て前記溝状等の凹みの変形を生ずることなく、所期の形
状の半導体層が形成壊れる製造方法ｆ：提供すること全
目的とする。
（ｄ）　　発明の構成 本発明の前記目的は、半導体基体に化学エツチングによ
って凹みを形成し、次いでドライエッヂングによって該
凹みの表層部分を除去し、しかる後に前記半導体基体上
に半導体層をエピタキシャル成長させることによって達
成される。
本発明者等の実ハ９−によって、先にｉ発明したＨＣｔ
とＨｓＰＯ４との混合Ｍｋ用いる化学エツチング処理に
よって形成された溝状等の凹みの表層部分には半導体基
体金ＩＨ成する元累例えばＩｎの塩化物ＩｎＣＬｘが残
置され、これによって液相エピタキシャ成長室内の雰囲
気金なす水素（Ｈ２）との間において。
ＩｎＣＬｘ＋Ｈ２−＋ＩｎＣＬｘ−□＋ＨＣ１（１）Ｉ
ｎＰ＋ＨＣ６６ＩｎＣ２ｙ＋Ｈｔ＋Ｐｚ　　　（２）等
の化学反応が半導体基体の溝等の凹み近傍において発生
し、１１１記Ｖ　ＦｉｌのＭＡの部分におい−Ｃは式（
２）の左辺より右辺に反応が１１モ行してＩｎＰが腐食
され、■溝の底Ｂの部分においては式（２）の右辺より
左辺に反応が携行してＩｎＰが堆積されることが知られ
た。
従って半導体基体の化学エツチング処理によつで形成さ
れた面に残留する生成物、例えば前記ＩｎＣ１ｘ等を物
理的方法によって除去するならば前記化学反応が発生せ
ず溝等の凹みの変形が防止されて、所期の形状の半導体
層をエピタキシャル成長させることが容易どなる。
（ｅ）　　発明の実ｈｌｌＩ例 以下本発明全実施例により図面全参照して具体的に説明
する。
第３図（ａ）乃至（Ｃ）はＶＳＢレーザにかかる本発明
の実施例を示す断面図であり、第１図（ａ）及び（ｂ）
と同一符号により同一対象部分ｔｙ’ｒ’−す。
本実施例においては、化学エツチングによるＶ溝６の形
成までの工程は前記実施例と同じである。
スナわち、第３図（ａ）に示す如く、ｎ型ＩｎＰ基４ｆ
、１の（ｉｏｏ）面上にｎ型ＩｎＰバッファ層２及びｐ
型ＩｎＰ電流１５１−］止層３全順仄エピタキシャル成
長し、次いでＣＶＤ法又は高周波スパッタ法等によりＳ
ｉＯ２膜４を例えば３００乃至５００（ｎｍ）の厚さに
ｐ　３−ＩＩ、ＩＩｎＰ′祇流阻止層流阻止層３被着さ
せる。
次いでリソグラフィー法によってＳｉＯ□膜４にストラ
イプ状の開口を形成する。このストライプ゛の長さ方向
は半導体基体結晶の＜０１１＞　’［Ｉｌ’１方位とし
、七の幅は例えば２乃全３〔μｍ〕程度とする。
次いで例えば塩酸（）ｉｃｔ）と憐酸（Ｈｓ　Ｐ　０４
　）との混合液を用いる化学エツチング処理を施すこと
によって、（１１１）Ｂ而が表出するＶ字状断面？有す
る溝６が形成される。
次いで第３図（ｂ）に示す如く、８１０ｔ　ＩＩ菓４を
ＩＮＦ’でθ景択的に除去した後に、この半導体傘体を
ドライエツチング装置ｆｆ内に置き、例えばアルゴン（
Ａｒ）等のイオンビーム１４を基板１に垂直にほぼ均一
に照射して、■溝６内に残留している化学エッチする。
この生成物の除去はエツチング深さ］　Ｏ（＃）き、数
分以下の短時間のドライエツチングによって、表面の１
’Ｈ’Ｉｉｊ＋及び断面形状の劣化に煩わされることな
く　、Ｖ　ｔ＜４６が清浄化される。
しかる後に、第３図（ｃ）に示す如く、従来の製造方法
と同様に、Ｖ溝６内にｎ型ＩｎＰクラッド層７゜三日月
状のノンドープのＩｎＧａＡｓＰ活性層８．ｐ型ＩｎＰ
クラッドＩｔ４９及びｐ型ＩｎＧａＡｓＰコンタクト１
＊　１０　全順次液相エピタキシャル成長させる。この
Ｎｉ　相エピタキシャル成長のための高温放置の際には
、先に説１明した化学反応を生ずることなく従ってｖ溝
６の形状のめ化を生ぜず、各エピタキシャル成長層は意
図する形状に形成される。
更にｐ型ＩｎＧａＡｓＰコンタクトｌ鰻１０に十史する
ｐ側＋ｑｔ極１１を例えばＴ　ｉ　／Ｐ　ｔ／Ａ　ｕ　
績１ｆ２構造により、捷だ基板ｌに接するｎ側電極１２
を例えばＡｕ／Ｇ　ｅ　／Ｎ　ｉ　ｆ＃層構造によって
設けて、襞間により共振器端面を形成する。
以上説明した実施例においては、不活性ガスであるＡｒ
紮用いてドライエツチング全行なっているが、反応付イ
オン、例えば二塩化二弗化炭素◎ＱＦりと酸素（０，）
との混合ガス等を用いてドライエツチングを実施しても
、化学エツチングによる生成物を除去することが可能で
あって、エツチング速度が増大するために本発明の工業
的実施に適している０ なお前記実施例においてはドライエツチング後のエピタ
キシャル成長に液相成長法ヲ眞用しているが、このエピ
タキシャル成長が気相成長法等であっても本発明はその
工程における加熱による半導体基体面の変形の防止に効
果を有する。
（ｆ）　　発明の詳細 な説明した如く本発明によれば、半導体基体に溝状尉・
の凹み全慣用されている化学エツチングによって形成す
る際にエツチング面に残留する化学反応生成物が物理的
に除去される結果、該半導体基体面上への半導体層のエ
ピタキシャル成長による形成に際して該洛等の断面形状
の劣化を生ずることなく７行図する形状の半導体層が実
現されて、所Ｊ１．１１の特性を有するＶＳＢ構造のレ
ーザ等の半導体装置全再現性良く容易に星話造すること
ができる。
【図面の簡単な説明】
第１図（ａ）及び（ｂ）はＶＳＢ構造の半導体レーザの
製造方法を示す断面図、第２図（ａ）及び（ｂ）は前記
レーザの従来の製造方法による問題点を示す断面図、第
３図（ａ）乃至（ｃ）は本発明の実施例を示す断面図で
ある。 図において、ｌ　ｉｄ　ｎ型ＩｎＰ基板、２ｉｊｎ型Ｉ
ｎＰバッファ層、３はｐ型ＩｎＰ′を流阻止層、６はＶ
溝。 ７はｎ型１ｎＰクラッド層、８はノンドープの工に；ａ
ＡｓＰ活性層、９はｐ型ＩｎＰクラッド層、　１０はｐ
型ＩｎＧａＡｓＰコンタクト層、１１はｐ側電極、１２
はｎ側電極、１３はＩｎＰの堆積、１４はイオンビーム
全示す。 筆　１　（￥Ｉ 乙 矛　２　図 ７３図

Claims (1)

    【特許請求の範囲】
  1. 半導体基体に化学エツチングによりて凹み金形成し、次
    いでドライエツチングによって該凹みの表層部分を除去
    し、しかる後に前記半導体基体上に半導体層をエピタキ
    シャル成長させる工程が含まれてなることを特徴とする
    半導体装置の製造方法。
JP15722082A 1982-09-07 1982-09-07 半導体装置の製造方法 Pending JPS5944817A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15722082A JPS5944817A (ja) 1982-09-07 1982-09-07 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15722082A JPS5944817A (ja) 1982-09-07 1982-09-07 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS5944817A true JPS5944817A (ja) 1984-03-13

Family

ID=15644843

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15722082A Pending JPS5944817A (ja) 1982-09-07 1982-09-07 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS5944817A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0180457A2 (en) * 1984-10-31 1986-05-07 Fujitsu Limited Semiconductor integrated circuit device and method for producing same
JPS61123191A (ja) * 1984-11-20 1986-06-11 Fujitsu Ltd 半導体レ−ザの製造方法
JPS61187339A (ja) * 1985-02-15 1986-08-21 Nec Corp ３−ｖ族化合物半導体の選択ガスエツチング方法
KR100718123B1 (ko) * 2004-10-27 2007-05-15 삼성전자주식회사 레이저 다이오드의 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0180457A2 (en) * 1984-10-31 1986-05-07 Fujitsu Limited Semiconductor integrated circuit device and method for producing same
JPS61123191A (ja) * 1984-11-20 1986-06-11 Fujitsu Ltd 半導体レ−ザの製造方法
JPS61187339A (ja) * 1985-02-15 1986-08-21 Nec Corp ３−ｖ族化合物半導体の選択ガスエツチング方法
KR100718123B1 (ko) * 2004-10-27 2007-05-15 삼성전자주식회사 레이저 다이오드의 제조방법

Similar Documents

Publication Publication Date Title
US6358316B1 (en) Method for producing semiconductor device, method for producing semiconductor laser device, and method for producing quantum wire structure
JP3734849B2 (ja) 半導体レーザ装置の製造方法
JPS5944817A (ja) 半導体装置の製造方法
JPH0677590A (ja) 半導体レーザとその製法
JP4853008B2 (ja) 半導体光素子を作製する方法
JPS5984577A (ja) 半導体レ−ザ
JPH0992924A (ja) 半導体レーザ
JPH10242557A (ja) 半導体発光装置の製造方法
JPS61182292A (ja) 半導体レ−ザ−の製造方法
JPS61265888A (ja) 半導体レ−ザの製造方法
JP2911077B2 (ja) 半導体装置の製造方法
JPS6338279A (ja) 半導体レーザ装置の製造方法
JP2003069158A (ja) 窒化物系半導体レーザ素子の形成方法
JPS6273690A (ja) 半導体レ−ザ−素子
JP2010258273A (ja) 半導体レーザの製造方法
JPS6041232A (ja) 半導体装置の製造方法
JPS61234585A (ja) 光集積回路およびその製造方法
JP2525776B2 (ja) 半導体装置の製造方法
JPS6390879A (ja) 半導体レ−ザの製造方法
JPH10178237A (ja) 分布帰還型半導体レーザおよびその製造方法
JPH114041A (ja) 半導体レーザの製造方法
JPS5834988A (ja) 半導体レ−ザの製造方法
JPH07202339A (ja) 半導体レーザー素子及びその製造方法
JPS60147119A (ja) 半導体素子の製造方法
JPH05283799A (ja) 半導体レーザ装置の製造方法