JP3135070B2 - 半導体電子放出素子 - Google Patents
半導体電子放出素子Info
- Publication number
- JP3135070B2 JP3135070B2 JP4557991A JP4557991A JP3135070B2 JP 3135070 B2 JP3135070 B2 JP 3135070B2 JP 4557991 A JP4557991 A JP 4557991A JP 4557991 A JP4557991 A JP 4557991A JP 3135070 B2 JP3135070 B2 JP 3135070B2
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- region
- concentration
- schottky barrier
- electron
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は半導体電子放出素子に関
するものである。
するものである。
【０００２】
【従来の技術】従来の半導体電子放出素子のうち、アバ
ランシェ増幅機構を用いたものとしては、例えば米国特
許第４２５９６７８号及び米国特許第４３０３９３０号
に記載されているものが知られている。この半導体電子
放出素子は、半導体基板上にＰ型半導体層とＮ型半導体
層とを形成し、そのＮ型半導体層の表面にセシウム等を
付着させて表面の仕事関数を低下させることにより電子
放出部を形成したものである。前記Ｐ型半導体層と前記
Ｎ型半導体層とにより形成されたＰＮ接合の両端に逆バ
イアス電圧を印加してアバランシェ増幅を起こすことに
より電子をホット化し、電子放出部より半導体基板表面
に垂直な方向に電子放出を行うものである。
ランシェ増幅機構を用いたものとしては、例えば米国特
許第４２５９６７８号及び米国特許第４３０３９３０号
に記載されているものが知られている。この半導体電子
放出素子は、半導体基板上にＰ型半導体層とＮ型半導体
層とを形成し、そのＮ型半導体層の表面にセシウム等を
付着させて表面の仕事関数を低下させることにより電子
放出部を形成したものである。前記Ｐ型半導体層と前記
Ｎ型半導体層とにより形成されたＰＮ接合の両端に逆バ
イアス電圧を印加してアバランシェ増幅を起こすことに
より電子をホット化し、電子放出部より半導体基板表面
に垂直な方向に電子放出を行うものである。
【０００３】また特開平１−２２０３２８号公報のよう
に、Ｐ型半導体と金属材料あるいはＰ型半導体と金属化
合物とによりショットキ障壁接合を形成し、そのショッ
トキ障壁接合の両端に逆バイアス電圧を印加してアバラ
ンシェ増幅を起こすことにより電子をホット化し、電子
放出部より半導体基板表面に垂直な方向に電子放出を行
なうものがある。
に、Ｐ型半導体と金属材料あるいはＰ型半導体と金属化
合物とによりショットキ障壁接合を形成し、そのショッ
トキ障壁接合の両端に逆バイアス電圧を印加してアバラ
ンシェ増幅を起こすことにより電子をホット化し、電子
放出部より半導体基板表面に垂直な方向に電子放出を行
なうものがある。
【０００４】
【発明が解決しようとする課題】上記従来の半導体電子
放出素子は、アバランシェ増幅機構により生成された電
子を放出するにあたり、そのアバランシェ増幅を規定す
る高濃度Ｐ型半導体領域へ電子を十分に供給しなければ
ならない。しかしながら、従来の電子放出素子は前記高
濃度Ｐ型半導体領域が比抵抗の高いＰ型半導体領域に囲
まれており、電子を供給するため比抵抗の低い領域（例
えば、電極）とは距離が離れていた。従って、その電子
を供給するための比抵抗の低い領域と前記高濃度Ｐ型半
導体領域との間の抵抗が高いために、その抵抗値Ｒとア
バランシェ降伏が起こる直前のショットキ障壁接合ある
いはＰＮ接合の空乏層幅での電気容量Ｃとの積ＲＣによ
って決定される素子の動作速度を高めることが困難であ
った。
放出素子は、アバランシェ増幅機構により生成された電
子を放出するにあたり、そのアバランシェ増幅を規定す
る高濃度Ｐ型半導体領域へ電子を十分に供給しなければ
ならない。しかしながら、従来の電子放出素子は前記高
濃度Ｐ型半導体領域が比抵抗の高いＰ型半導体領域に囲
まれており、電子を供給するため比抵抗の低い領域（例
えば、電極）とは距離が離れていた。従って、その電子
を供給するための比抵抗の低い領域と前記高濃度Ｐ型半
導体領域との間の抵抗が高いために、その抵抗値Ｒとア
バランシェ降伏が起こる直前のショットキ障壁接合ある
いはＰＮ接合の空乏層幅での電気容量Ｃとの積ＲＣによ
って決定される素子の動作速度を高めることが困難であ
った。
【０００５】また、電子放出時においては前記高濃度Ｐ
型半導体領域、及びその近傍に電流が集中するために、
前記抵抗値の高い領域においてジュール熱が発生し、温
度上昇による素子の破壊や劣化、あるいは電子放出量の
ゆらぎが禁じえなかった。
型半導体領域、及びその近傍に電流が集中するために、
前記抵抗値の高い領域においてジュール熱が発生し、温
度上昇による素子の破壊や劣化、あるいは電子放出量の
ゆらぎが禁じえなかった。
【０００６】本発明は上記従来の問題点を解決し、動作
速度が速く、且つ、素子内部でのジュール熱による発熱
を低減した半導体電子放出素子を提供することを目的と
するものである。
速度が速く、且つ、素子内部でのジュール熱による発熱
を低減した半導体電子放出素子を提供することを目的と
するものである。
【０００７】
【課題を解決するための手段及び作用】本発明の半導体
電子放出素子は、表面にショットキ障壁接合を有する第
１のＰ型半導体が、その第１のＰ型半導体よりも比抵抗
の小さい第２のＰ型半導体上に形成された積層構造をな
し、前記ショットキ障壁接合を形成する電極下の前記第
１のＰ型半導体内にアバランシェ増幅を起こす高濃度Ｐ
型半導体領域を有する半導体電子放出素子において、 前
記第１のＰ型半導体内であって前記高濃度Ｐ型半導体領
域の近傍に位置し、前記ショットキ障壁接合を形成する
電極とは接せず、且つ、前記第１のＰ型半導体よりも比
抵抗が小さい領域を有するものである。 また本発明の半
導体電子放出素子は、表面にショットキ障壁接合を有す
る第１のＰ型半導体が、その第１のＰ型半導体よりも比
抵抗の小さい第２のＰ型半導体上に形成された積層構造
をなし、 前記ショットキ障壁接合を形成する電極下の前
記第１のＰ型半導体内に形成されたアバランシェ増幅を
起こす高濃度Ｐ型半導体領域と、その高濃度Ｐ型半導体
領域の周囲に形成されたＮ型半導体領域とを有する半導
体電子放出素子において、 前記第１のＰ型半導体内であ
って前記高濃度Ｐ型半導体領域の近傍に位置し、前記シ
ョットキ障壁接合を形成する電極及び前記Ｎ型半導体領
域とは接せず、且つ、前記第１のＰ型半導体よりも比抵
抗が小さい領域を有するものである。 上記本発明は以下
の作用を奏する。 （１）アバランシェ降伏を起こす高濃度Ｐ型半導体領域
の近傍に比抵抗の小さい領域を設け、その比抵抗の小さ
い領域を電子供給のための電極として用いる。これによ
り、高濃度Ｐ型半導体領域への電子供給経路の抵抗値を
小さくすることが可能となった。 （２）前記比抵抗の小さい領域を例えばキャリア濃度の
高いＰ型半導体で形成する。これにより、ショットキ障
壁接合を形成するための金属電極等以外の部分を全て半
導体により形成可能なため、素子の基本的特性に悪影響
を及ぼすことなく、作製工程の簡略化が可能となった。 （３）前記比抵抗の小さい領域をイオン注入で形成する
ことにより、その領域の抵抗値を精密に制御可能となっ
た。
電子放出素子は、表面にショットキ障壁接合を有する第
１のＰ型半導体が、その第１のＰ型半導体よりも比抵抗
の小さい第２のＰ型半導体上に形成された積層構造をな
し、前記ショットキ障壁接合を形成する電極下の前記第
１のＰ型半導体内にアバランシェ増幅を起こす高濃度Ｐ
型半導体領域を有する半導体電子放出素子において、 前
記第１のＰ型半導体内であって前記高濃度Ｐ型半導体領
域の近傍に位置し、前記ショットキ障壁接合を形成する
電極とは接せず、且つ、前記第１のＰ型半導体よりも比
抵抗が小さい領域を有するものである。 また本発明の半
導体電子放出素子は、表面にショットキ障壁接合を有す
る第１のＰ型半導体が、その第１のＰ型半導体よりも比
抵抗の小さい第２のＰ型半導体上に形成された積層構造
をなし、 前記ショットキ障壁接合を形成する電極下の前
記第１のＰ型半導体内に形成されたアバランシェ増幅を
起こす高濃度Ｐ型半導体領域と、その高濃度Ｐ型半導体
領域の周囲に形成されたＮ型半導体領域とを有する半導
体電子放出素子において、 前記第１のＰ型半導体内であ
って前記高濃度Ｐ型半導体領域の近傍に位置し、前記シ
ョットキ障壁接合を形成する電極及び前記Ｎ型半導体領
域とは接せず、且つ、前記第１のＰ型半導体よりも比抵
抗が小さい領域を有するものである。 上記本発明は以下
の作用を奏する。 （１）アバランシェ降伏を起こす高濃度Ｐ型半導体領域
の近傍に比抵抗の小さい領域を設け、その比抵抗の小さ
い領域を電子供給のための電極として用いる。これによ
り、高濃度Ｐ型半導体領域への電子供給経路の抵抗値を
小さくすることが可能となった。 （２）前記比抵抗の小さい領域を例えばキャリア濃度の
高いＰ型半導体で形成する。これにより、ショットキ障
壁接合を形成するための金属電極等以外の部分を全て半
導体により形成可能なため、素子の基本的特性に悪影響
を及ぼすことなく、作製工程の簡略化が可能となった。 （３）前記比抵抗の小さい領域をイオン注入で形成する
ことにより、その領域の抵抗値を精密に制御可能となっ
た。
【０００８】すなわち本発明によれば、アバランシェ降
伏を生じる高濃度Ｐ型半導体領域の近傍に比抵抗の小さ
い領域を設けることにより、素子の動作速度を速くする
ことが可能となった。更に、前記アバランシェ増幅を起
こす高濃度Ｐ型半導体領域近傍でのジュール熱の発生に
よる素子の破壊や劣化を防ぎ、更に電子放出量のゆらぎ
を低減することが可能となった。
伏を生じる高濃度Ｐ型半導体領域の近傍に比抵抗の小さ
い領域を設けることにより、素子の動作速度を速くする
ことが可能となった。更に、前記アバランシェ増幅を起
こす高濃度Ｐ型半導体領域近傍でのジュール熱の発生に
よる素子の破壊や劣化を防ぎ、更に電子放出量のゆらぎ
を低減することが可能となった。
【０００９】
【実施例】実施例１ 図１及び図２は本発明の一実施例に係る半導体電子放出
素子を示した概略図である。図１は平面図、図２は図１
のＡ−Ａ’断面図である。これらの図中、１０１は高濃
度Ｐ型半導体基板、１０２はＰ型半導体層、１０３は本
発明の特徴である高濃度Ｐ型半導体領域、１０４はＰ型
半導体層、１０５はリング状のＮ型半導体領域、１０６
はアバランシェ増幅を起こす高濃度Ｐ型半導体領域、１
０７は絶縁膜、１０８，１０９はそれぞれオーム性接合
電極、１１０はショットキ障壁接合となる金属電極、１
１１は計算により求めた逆バイアス印加時の空乏層の端
部、１１２は電源である。
素子を示した概略図である。図１は平面図、図２は図１
のＡ−Ａ’断面図である。これらの図中、１０１は高濃
度Ｐ型半導体基板、１０２はＰ型半導体層、１０３は本
発明の特徴である高濃度Ｐ型半導体領域、１０４はＰ型
半導体層、１０５はリング状のＮ型半導体領域、１０６
はアバランシェ増幅を起こす高濃度Ｐ型半導体領域、１
０７は絶縁膜、１０８，１０９はそれぞれオーム性接合
電極、１１０はショットキ障壁接合となる金属電極、１
１１は計算により求めた逆バイアス印加時の空乏層の端
部、１１２は電源である。
【００１０】以下、図１及び図２に示した半導体電子放
出素子の製造工程について説明する： （１）キャリア濃度が５×１０18ｃｍ-3のＺｎドープの
高濃度Ｐ型ＧａＡｓ半導体基板１０１上にＭＢＥ（分子
線エピタキシャル成長）法により、キャリア濃度が２×
１０16ｃｍ-3となるようにＢｅをドープしたＰ型ＧａＡ
ｓ半導体層１０２を成長させた； （２）高濃度Ｐ型半導体領域１０３には不純物濃度が５
ｘ１０18ｃｍ-3となるように、ＦＩＢ（集束イオンビー
ム）注入法によりＢｅイオンを注入した； （３）ＭＢＥ法によりキャリア濃度が２×１０16ｃｍ-3
となるように、ＢｅをドープしたＰ型ＧａＡｓ半導体層
１０４を成長させた。次に、ＦＩＢ注入法により不純物
濃度が１×１０19ｃｍ-3となるようにＳｉイオンを注入
し、リング状のＮ型半導体領域１０５を形成した。更
に、ＦＩＢ注入法により不純物濃度が２×１０18ｃｍ-3
となるようにＢｅイオンを注入し、アバランシェ増幅を
起こす高濃度Ｐ型半導体領域１０６を形成した。これら
の注入工程が終了した後、８５０℃、１０秒間の熱処理
により、注入部を活性化した； （４）絶縁膜１０７としてＳｉＯ2 を真空蒸着し、通常
のフォトリソグラフィーにより開口部を形成した； （５）リング状のＮ型半導体領域１０４上にはＡｕ／Ｇ
ｅを、高濃度Ｐ型ＧａＡｓ半導体基板１０１の裏面には
Ａｕ／Ｃｒをそれぞれ真空蒸着し、４００℃、５分の熱
処理によりオーム性接合電極１０８及び１０９を形成し
た； （６）更に、Ｐ型ＧａＡｓ半導体に対してショットキ障
壁接合を形成する材料としてＷを選択し、電子ビーム蒸
着により厚さ８ｎｍの電極１１０を形成した。
出素子の製造工程について説明する： （１）キャリア濃度が５×１０18ｃｍ-3のＺｎドープの
高濃度Ｐ型ＧａＡｓ半導体基板１０１上にＭＢＥ（分子
線エピタキシャル成長）法により、キャリア濃度が２×
１０16ｃｍ-3となるようにＢｅをドープしたＰ型ＧａＡ
ｓ半導体層１０２を成長させた； （２）高濃度Ｐ型半導体領域１０３には不純物濃度が５
ｘ１０18ｃｍ-3となるように、ＦＩＢ（集束イオンビー
ム）注入法によりＢｅイオンを注入した； （３）ＭＢＥ法によりキャリア濃度が２×１０16ｃｍ-3
となるように、ＢｅをドープしたＰ型ＧａＡｓ半導体層
１０４を成長させた。次に、ＦＩＢ注入法により不純物
濃度が１×１０19ｃｍ-3となるようにＳｉイオンを注入
し、リング状のＮ型半導体領域１０５を形成した。更
に、ＦＩＢ注入法により不純物濃度が２×１０18ｃｍ-3
となるようにＢｅイオンを注入し、アバランシェ増幅を
起こす高濃度Ｐ型半導体領域１０６を形成した。これら
の注入工程が終了した後、８５０℃、１０秒間の熱処理
により、注入部を活性化した； （４）絶縁膜１０７としてＳｉＯ2 を真空蒸着し、通常
のフォトリソグラフィーにより開口部を形成した； （５）リング状のＮ型半導体領域１０４上にはＡｕ／Ｇ
ｅを、高濃度Ｐ型ＧａＡｓ半導体基板１０１の裏面には
Ａｕ／Ｃｒをそれぞれ真空蒸着し、４００℃、５分の熱
処理によりオーム性接合電極１０８及び１０９を形成し
た； （６）更に、Ｐ型ＧａＡｓ半導体に対してショットキ障
壁接合を形成する材料としてＷを選択し、電子ビーム蒸
着により厚さ８ｎｍの電極１１０を形成した。
【００１１】この様にして作製した半導体電子放出素子
を真空度１×１０-7Ｔｏｒｒに保たれた真空チャンバ内
に設置し、電源１１１により逆バイアス５Ｖを印加した
ところ、高濃度Ｐ型半導体領域１０６の上部のＷ表面よ
り約０．１ｎＡの電子放出が観測され、更に印加電圧を
１０Ｖまで上昇させることにより約１ｎＡの電子放出が
確認された。しかし、従来の素子のように電子放出中に
破壊したり放出電流が不安定になることは認められなか
った。また、本半導体電子放出素子は、本発明に関わる
高濃度Ｐ型半導体領域（比抵抗の小さい領域）を持たな
い従来の素子と比べて、その構造や大きさが同様である
場合、電圧の印加から電子放出するまでの動作速度が約
１／４以下の高速駆動が可能となった。これは前述の様
に、素子の動作速度を決定する因子が、アバランシェ降
伏を生じる直前において、電子を供給する領域の抵抗値
Ｒとアバランシェ増幅を起こす高濃度Ｐ型半導体領域に
形成される空乏層の電気容量Ｃとの積ＲＣに依るからで
ある。本半導体電子放出素子においては、空乏層の電気
容量Ｃは従来の素子と同様であるが、電子を供給する領
域の抵抗値Ｒの因子である距離Ｌが短くなったためにそ
の積ＲＣは小さくなり、動作速度が速くなった。また、
前記抵抗値Ｒが小さくなったことにより、そこでのジュ
ール熱による発熱が抑制され、特に印加電圧を上げるこ
とにより電子放出量を大きくしようとした時の素子を安
定化に貢献した。
を真空度１×１０-7Ｔｏｒｒに保たれた真空チャンバ内
に設置し、電源１１１により逆バイアス５Ｖを印加した
ところ、高濃度Ｐ型半導体領域１０６の上部のＷ表面よ
り約０．１ｎＡの電子放出が観測され、更に印加電圧を
１０Ｖまで上昇させることにより約１ｎＡの電子放出が
確認された。しかし、従来の素子のように電子放出中に
破壊したり放出電流が不安定になることは認められなか
った。また、本半導体電子放出素子は、本発明に関わる
高濃度Ｐ型半導体領域（比抵抗の小さい領域）を持たな
い従来の素子と比べて、その構造や大きさが同様である
場合、電圧の印加から電子放出するまでの動作速度が約
１／４以下の高速駆動が可能となった。これは前述の様
に、素子の動作速度を決定する因子が、アバランシェ降
伏を生じる直前において、電子を供給する領域の抵抗値
Ｒとアバランシェ増幅を起こす高濃度Ｐ型半導体領域に
形成される空乏層の電気容量Ｃとの積ＲＣに依るからで
ある。本半導体電子放出素子においては、空乏層の電気
容量Ｃは従来の素子と同様であるが、電子を供給する領
域の抵抗値Ｒの因子である距離Ｌが短くなったためにそ
の積ＲＣは小さくなり、動作速度が速くなった。また、
前記抵抗値Ｒが小さくなったことにより、そこでのジュ
ール熱による発熱が抑制され、特に印加電圧を上げるこ
とにより電子放出量を大きくしようとした時の素子を安
定化に貢献した。
【００１２】ここで図１及び図２を用いて、本発明の半
導体電子放出素子の動作原理を説明する。この半導体電
子放出素子において半導体材料としては、原理的には例
えばＳｉ，Ｇｅ，ＧａＡｓ，ＧａＰ，ＡｌＡｓ，ＧａＡ
ｓＰ，ＡｌＧａＡｓ，ＳｉＣ，ＢＰ，ＡｌＮ，ダイヤモ
ンド等が適用可能であり、特に間接遷移型でバンドギャ
ップの大きい材料が適している。また後述するアバラン
シェ増幅を生じて電子放出に関与する高濃度Ｐ型半導体
領域１０６と、その高濃度Ｐ型半導体領域へ電子を供給
する高濃度Ｐ型半導体基板１０１との距離を、比抵抗の
小さい領域１０３により短くしたのが本発明の特徴であ
る。Ｐ型半導体１０４の比抵抗が同様であっても、距離
が短くなったことにより抵抗値が減少し、前述の様に、
素子の動作速度が速くなり、且つ、ジュール熱による発
熱を抑制することが可能となった。また、電極１１０の
材料としては、Ｗの他にＡｌ，Ａｕ，ＬａＢ6 等一般に
知られている前記Ｐ型半導体に対してショットキ障壁接
合を形成するものであれば良い。ただし、この電極表面
の仕事関数は小さいほど電子放出効率が増大するので、
その材料の仕事関数が大きい場合は表面にＣｓ等の低仕
事関数材料を薄く被覆することにより電子放出効率が向
上する。
導体電子放出素子の動作原理を説明する。この半導体電
子放出素子において半導体材料としては、原理的には例
えばＳｉ，Ｇｅ，ＧａＡｓ，ＧａＰ，ＡｌＡｓ，ＧａＡ
ｓＰ，ＡｌＧａＡｓ，ＳｉＣ，ＢＰ，ＡｌＮ，ダイヤモ
ンド等が適用可能であり、特に間接遷移型でバンドギャ
ップの大きい材料が適している。また後述するアバラン
シェ増幅を生じて電子放出に関与する高濃度Ｐ型半導体
領域１０６と、その高濃度Ｐ型半導体領域へ電子を供給
する高濃度Ｐ型半導体基板１０１との距離を、比抵抗の
小さい領域１０３により短くしたのが本発明の特徴であ
る。Ｐ型半導体１０４の比抵抗が同様であっても、距離
が短くなったことにより抵抗値が減少し、前述の様に、
素子の動作速度が速くなり、且つ、ジュール熱による発
熱を抑制することが可能となった。また、電極１１０の
材料としては、Ｗの他にＡｌ，Ａｕ，ＬａＢ6 等一般に
知られている前記Ｐ型半導体に対してショットキ障壁接
合を形成するものであれば良い。ただし、この電極表面
の仕事関数は小さいほど電子放出効率が増大するので、
その材料の仕事関数が大きい場合は表面にＣｓ等の低仕
事関数材料を薄く被覆することにより電子放出効率が向
上する。
【００１３】図３を用いて、本発明の半導体電子放出素
子における電子放出過程について説明する。Ｐ型半導体
とショットキ障壁接合を形成するショットキダイオード
に逆バイアス電圧を印加することにより、Ｐ型半導体の
伝導帯の底Ｅｃはショットキ障壁を形成する電極の真空
準位Ｅｖａｃよりも高いエネルギー準位となる。アバラ
ンシェ増幅によって生成された電子は、半導体−金属電
極界面に生ずる空乏層内の電界によって格子温度よりも
高いエネルギーを得て、ショットキ障壁接合を形成する
電極へと注入される。ショットキ障壁接合を形成する電
極表面の仕事関数よりも大きなエネルギー持った電子
は、真空中へ放出される。従って前述のように、電極表
面を低仕事関数処理することは電子放出量の増加につな
がる。
子における電子放出過程について説明する。Ｐ型半導体
とショットキ障壁接合を形成するショットキダイオード
に逆バイアス電圧を印加することにより、Ｐ型半導体の
伝導帯の底Ｅｃはショットキ障壁を形成する電極の真空
準位Ｅｖａｃよりも高いエネルギー準位となる。アバラ
ンシェ増幅によって生成された電子は、半導体−金属電
極界面に生ずる空乏層内の電界によって格子温度よりも
高いエネルギーを得て、ショットキ障壁接合を形成する
電極へと注入される。ショットキ障壁接合を形成する電
極表面の仕事関数よりも大きなエネルギー持った電子
は、真空中へ放出される。従って前述のように、電極表
面を低仕事関数処理することは電子放出量の増加につな
がる。
【００１４】実施例２ 図４及び図５は、本発明の他の実施例に係る半導体電子
放出素子をマトリクス状に並べたマルチ電子放出の一部
分を示す概略図である。図４は平面図、図５は図４のＡ
−Ａ’断面図である。これらの図中、３０１は半絶縁性
半導体基板、３０２はＸ方向に長いストライプ状の高濃
度Ｐ型半導体領域、３０３は半絶縁性半導体層、３０４
は本発明の特徴である比抵抗の小さい高濃度Ｐ型半導体
領域、３０５は半絶縁性半導体層、３０６は高濃度Ｐ型
半導体領域３０２まで到達するＰ型半導体領域、３０７
はリング状のＮ型半導体領域、３０８はアバランシェ増
幅を起こす高濃度Ｐ型半導体領域、３０９は高濃度Ｐ型
半導体領域３０２と接する高濃度Ｐ型半導体領域、３１
０は絶縁体層、３１１はＹ方向に長く、且つ、リング状
のＮ型半導体領域３０７に対するオーム性接合となる電
極、３１２は高濃度Ｐ型半導体領域３０９に対するオー
ム性接合電極、３１３はＰ型半導体に対してショットキ
障壁接合となる薄い電極、３１４は絶縁材料による支持
体、３１５は金属膜によるゲートである。
放出素子をマトリクス状に並べたマルチ電子放出の一部
分を示す概略図である。図４は平面図、図５は図４のＡ
−Ａ’断面図である。これらの図中、３０１は半絶縁性
半導体基板、３０２はＸ方向に長いストライプ状の高濃
度Ｐ型半導体領域、３０３は半絶縁性半導体層、３０４
は本発明の特徴である比抵抗の小さい高濃度Ｐ型半導体
領域、３０５は半絶縁性半導体層、３０６は高濃度Ｐ型
半導体領域３０２まで到達するＰ型半導体領域、３０７
はリング状のＮ型半導体領域、３０８はアバランシェ増
幅を起こす高濃度Ｐ型半導体領域、３０９は高濃度Ｐ型
半導体領域３０２と接する高濃度Ｐ型半導体領域、３１
０は絶縁体層、３１１はＹ方向に長く、且つ、リング状
のＮ型半導体領域３０７に対するオーム性接合となる電
極、３１２は高濃度Ｐ型半導体領域３０９に対するオー
ム性接合電極、３１３はＰ型半導体に対してショットキ
障壁接合となる薄い電極、３１４は絶縁材料による支持
体、３１５は金属膜によるゲートである。
【００１５】以下、図４及び図５に示した半導体電子放
出素子の製造工程について説明する： （１）キャリア濃度が１×１０12ｃｍ-3以下の半絶縁性
ＧａＡｓ半導体基板３０１に対して、キャリア濃度が５
×１０18ｃｍ-3となるようにＦＩＢ（集束イオンビー
ム）注入法によりＢｅイオン注入を行い、Ｘ方向に長い
ストライプ状の高濃度Ｐ型半導体領域３０２を形成し
た； （２）ＭＢＥ（分子線エピタキシャル成長）法により、
キャリア濃度が１×１０13ｃｍ-3以下の半絶縁性ＧａＡ
ｓ半導体層３０３を成長した。次に、高濃度Ｐ型半導体
領域３０４には不純物濃度が５×１０18ｃｍ-3となるよ
うにＦＩＢ注入法によりＢｅイオンを注入した。更にＭ
ＢＥ法によりキャリア濃度が１×１０13ｃｍ-3以下とな
るように半絶縁性ＧａＡｓ半導体層３０５を成長させ
た； （３）次に、Ｐ型半導体領域３０６には表面から高濃度
Ｐ型ＧａＡｓ半導体層３０２に至るまでほぼ均一に不純
物濃度が２×１０16ｃｍ-3となるように、ＦＩＢ注入法
により４０ｋｅＶ，１４０ｋｅＶ及び２００ｋｅＶにそ
れぞれ加速したＢｅイオンを順次注入した。次に、高濃
度Ｐ型半導体領域３０９にも３０６と同様にしてキャリ
ア濃度が５×１０18ｃｍ-3以上となるようにＦＩＢ注入
した。次に、ＦＩＢ注入法により不純物濃度が１×１０
19ｃｍ-3となるようにＳｉイオンを注入し、リング状の
Ｎ型半導体領域３０７を形成した。更に、ＦＩＢ注入法
により不純物濃度が２×１０18ｃｍ-3となるようにＢｅ
イオンを注入し、アバランシェ増幅を起こす高濃度Ｐ型
半導体領域３０８を形成した； 以上（１）から（４）のＦＩＢ注入工程とＭＢＥ成長工
程とは、それぞれの装置が真空トンネルで接続されてい
るので、大気にさらされることなく行われた。これらの
注入工程が終了した後、８５０℃、１０秒間の熱処理に
より、注入部を活性化した； （５）絶縁膜３１０としてＡｌＮ（窒化アルミニウム）
を真空蒸着し、通常のフォトリソグラフィーにより開口
部を形成した； （６）リング状のＮ型半導体領域３０７上にはＡｕ／Ｇ
ｅを、高濃度Ｐ型半導体領域３０９上にはＡｕ／Ｃｒを
それぞれ真空蒸着し、４００℃、５分の熱処理によりオ
ーム性接合電極３１１及び３１２を形成した； （７）Ｐ型ＧａＡｓ半導体に対してショットキ障壁接合
を形成する材料としてＷを選択し、電子ビーム蒸着によ
り厚さ８ｎｍの電極３１３を形成した； （８）絶縁材料による支持体３１４及びゲート３１５と
しては、ＳｉＯ2及びＷをそれぞれ真空蒸着法により順
次堆積し、通常のフォトリソグラフィーにより形成し
た。
出素子の製造工程について説明する： （１）キャリア濃度が１×１０12ｃｍ-3以下の半絶縁性
ＧａＡｓ半導体基板３０１に対して、キャリア濃度が５
×１０18ｃｍ-3となるようにＦＩＢ（集束イオンビー
ム）注入法によりＢｅイオン注入を行い、Ｘ方向に長い
ストライプ状の高濃度Ｐ型半導体領域３０２を形成し
た； （２）ＭＢＥ（分子線エピタキシャル成長）法により、
キャリア濃度が１×１０13ｃｍ-3以下の半絶縁性ＧａＡ
ｓ半導体層３０３を成長した。次に、高濃度Ｐ型半導体
領域３０４には不純物濃度が５×１０18ｃｍ-3となるよ
うにＦＩＢ注入法によりＢｅイオンを注入した。更にＭ
ＢＥ法によりキャリア濃度が１×１０13ｃｍ-3以下とな
るように半絶縁性ＧａＡｓ半導体層３０５を成長させ
た； （３）次に、Ｐ型半導体領域３０６には表面から高濃度
Ｐ型ＧａＡｓ半導体層３０２に至るまでほぼ均一に不純
物濃度が２×１０16ｃｍ-3となるように、ＦＩＢ注入法
により４０ｋｅＶ，１４０ｋｅＶ及び２００ｋｅＶにそ
れぞれ加速したＢｅイオンを順次注入した。次に、高濃
度Ｐ型半導体領域３０９にも３０６と同様にしてキャリ
ア濃度が５×１０18ｃｍ-3以上となるようにＦＩＢ注入
した。次に、ＦＩＢ注入法により不純物濃度が１×１０
19ｃｍ-3となるようにＳｉイオンを注入し、リング状の
Ｎ型半導体領域３０７を形成した。更に、ＦＩＢ注入法
により不純物濃度が２×１０18ｃｍ-3となるようにＢｅ
イオンを注入し、アバランシェ増幅を起こす高濃度Ｐ型
半導体領域３０８を形成した； 以上（１）から（４）のＦＩＢ注入工程とＭＢＥ成長工
程とは、それぞれの装置が真空トンネルで接続されてい
るので、大気にさらされることなく行われた。これらの
注入工程が終了した後、８５０℃、１０秒間の熱処理に
より、注入部を活性化した； （５）絶縁膜３１０としてＡｌＮ（窒化アルミニウム）
を真空蒸着し、通常のフォトリソグラフィーにより開口
部を形成した； （６）リング状のＮ型半導体領域３０７上にはＡｕ／Ｇ
ｅを、高濃度Ｐ型半導体領域３０９上にはＡｕ／Ｃｒを
それぞれ真空蒸着し、４００℃、５分の熱処理によりオ
ーム性接合電極３１１及び３１２を形成した； （７）Ｐ型ＧａＡｓ半導体に対してショットキ障壁接合
を形成する材料としてＷを選択し、電子ビーム蒸着によ
り厚さ８ｎｍの電極３１３を形成した； （８）絶縁材料による支持体３１４及びゲート３１５と
しては、ＳｉＯ2及びＷをそれぞれ真空蒸着法により順
次堆積し、通常のフォトリソグラフィーにより形成し
た。
【００１６】この様にして作製された電子放出部がＸ方
向に２０個、Ｙ方向に１５個マトリクス状に並んだマル
チ半導体電子放出素子を真空度が１×１０-7Ｔｏｒｒに
排気した真空チャンバ内に設置し、マルチ素子全部に逆
バイアス７Ｖを印加したところ、合計約６０ｎＡの電子
放出が確認された。本素子においても動作速度は単素子
の時とほぼ同様であった。また長時間の駆動において
も、素子の破壊や劣化、あるいは電子放出量のゆらぎは
生じなかった。
向に２０個、Ｙ方向に１５個マトリクス状に並んだマル
チ半導体電子放出素子を真空度が１×１０-7Ｔｏｒｒに
排気した真空チャンバ内に設置し、マルチ素子全部に逆
バイアス７Ｖを印加したところ、合計約６０ｎＡの電子
放出が確認された。本素子においても動作速度は単素子
の時とほぼ同様であった。また長時間の駆動において
も、素子の破壊や劣化、あるいは電子放出量のゆらぎは
生じなかった。
【００１７】
【発明の効果】以上説明したように、本発明の半導体電
子放出素子は、アバランシェ増幅を規定する高濃度Ｐ型
半導体領域の近傍に比抵抗の小さい領域を設けたことに
より、従来の素子に比べて、その抵抗値Ｒと電気容量Ｃ
との積ＲＣで決定される素子の動作速度を速くすること
が可能となった。また、前記抵抗値Ｒを小さくできたこ
とにより、そこでのジュール熱による素子の発熱や劣
化、あるいは電子放出量のゆらぎを抑制することが可能
となった。
子放出素子は、アバランシェ増幅を規定する高濃度Ｐ型
半導体領域の近傍に比抵抗の小さい領域を設けたことに
より、従来の素子に比べて、その抵抗値Ｒと電気容量Ｃ
との積ＲＣで決定される素子の動作速度を速くすること
が可能となった。また、前記抵抗値Ｒを小さくできたこ
とにより、そこでのジュール熱による素子の発熱や劣
化、あるいは電子放出量のゆらぎを抑制することが可能
となった。
【図１】本発明の実施例に係る半導体電子放出素子を示
した平面図である。
した平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】本発明の素子の動作原理を説明するためのバン
ド図である。
ド図である。
【図４】本発明の実施例に係る半導体電子放出素子をマ
トリクス状に並べたマルチ電子放出の一部分を示す平面
図である。
トリクス状に並べたマルチ電子放出の一部分を示す平面
図である。
【図５】図４のＡ−Ａ’断面図である。
１０１ 半導体基板 １０２ Ｐ型半導体層 １０３ 高濃度Ｐ型半導体領域 １０４ Ｐ型半導体層 １０５ リング状のＮ型半導体領域 １０６ 高濃度Ｐ型半導体領域 １０７ 絶縁膜 １０８ オーム性接合電極 １０９ オーム性接合電極 １１０ ショットキ障壁接合電極 １１１ 空乏層 １１２ 電源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−220328（ＪＰ，Ａ) 特開 昭62−299088（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 1/308 H01J 9/02
Claims (5)
- 【請求項１】 表面にショットキ障壁接合を有する第１
のＰ型半導体が、その第１のＰ型半導体よりも比抵抗の
小さい第２のＰ型半導体上に形成された積層構造をな
し、 前記 ショットキ障壁接合を形成する電極下の前記第１の
Ｐ型半導体内にアバランシェ増幅を起こす高濃度Ｐ型半
導体領域を有する半導体電子放出素子において、前記第１のＰ型半導体内であって 前記高濃度Ｐ型半導体
領域の近傍に位置し、前記ショットキ障壁接合を形成す
る電極とは接せず、且つ、前記第１のＰ型半導体よりも
比抵抗が小さい領域を有する半導体電子放出素子。 - 【請求項２】 表面にショットキ障壁接合を有する第１
のＰ型半導体が、その第１のＰ型半導体よりも比抵抗の
小さい第２のＰ型半導体上に形成された積層構造をな
し、 前記 ショットキ障壁接合を形成する電極下の前記第１の
Ｐ型半導体内に形成されたアバランシェ増幅を起こす高
濃度Ｐ型半導体領域と、その高濃度Ｐ型半導体領域の周
囲に形成されたＮ型半導体領域とを有する半導体電子放
出素子において、前記第１のＰ型半導体内であって 前記高濃度Ｐ型半導体
領域の近傍に位置し、前記ショットキ障壁接合を形成す
る電極及び前記Ｎ型半導体領域とは接せず、且つ、前記
第１のＰ型半導体よりも比抵抗が小さい領域を有する半
導体電子放出素子。 - 【請求項３】 前記第２のＰ型半導体上であって前記高
濃度Ｐ型半導体領域の近傍に位置し、前記ショットキ障
壁接合を形成する電極と又は前記ショットキ障壁接合を
形成する電極及び前記Ｎ型半導体領域とは接せず、且
つ、前記第１のＰ型半導体よりも比抵抗が小さい領域
が、前記ショットキ障壁接合を形成する第１のＰ型半導
体内にて前記比抵抗の小さい第２のＰ型半導体と接する
位置に形成されたことを特徴とする、請求項１または２
に記載の半導体電子放出素子。 - 【請求項４】 前記第１のＰ型半導体内であって前記高
濃度Ｐ型半導体領域の近傍に位置し、前記ショットキ障
壁接合を形成する電極と又は前記ショットキ 障壁接合を
形成する電極及び前記Ｎ型半導体領域とは接せず、且
つ、前記第１のＰ型半導体よりも比抵抗が小さい領域
が、イオン注入法により形成されたことを特徴とする、
請求項１〜請求項３のいずれかに記載の半導体電子放出
素子。 - 【請求項５】 前記第１のＰ型半導体内であって前記高
濃度Ｐ型半導体領域の近傍に位置し、前記ショットキ障
壁接合を形成する電極と又は前記ショットキ障壁接合を
形成する電極及び前記Ｎ型半導体領域とは接せず、且
つ、前記第１のＰ型半導体よりも比抵抗が小さい領域
が、Ｐ型半導体であることを特徴とする、請求項１〜請
求項４のいずれかに記載の半導体電子放出素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4557991A JP3135070B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体電子放出素子 |
| EP92102746A EP0504603B1 (en) | 1991-02-20 | 1992-02-19 | Semiconductor electron emission device |
| AT92102746T ATE155610T1 (de) | 1991-02-20 | 1992-02-19 | Halbleiter-elektronenemissionseinrichtung |
| DE69220823T DE69220823T2 (de) | 1991-02-20 | 1992-02-19 | Halbleiter-Elektronenemissionseinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4557991A JP3135070B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体電子放出素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264331A JPH04264331A (ja) | 1992-09-21 |
| JP3135070B2 true JP3135070B2 (ja) | 2001-02-13 |
Family
ID=12723261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4557991A Expired - Fee Related JP3135070B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体電子放出素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135070B2 (ja) |
-
1991
- 1991-02-20 JP JP4557991A patent/JP3135070B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04264331A (ja) | 1992-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0331373B1 (en) | Semiconductor electron emitting device | |
| US5760417A (en) | Semiconductor electron emission device | |
| US5554859A (en) | Electron emission element with schottky junction | |
| US5414272A (en) | Semiconductor electron emission element | |
| NL8004470A (nl) | Hete-ladingsdragertransistor. | |
| US5814832A (en) | Electron emitting semiconductor device | |
| US6554673B2 (en) | Method of making electron emitters | |
| JP2612572B2 (ja) | 電子放出素子 | |
| JP3135070B2 (ja) | 半導体電子放出素子 | |
| JP3137267B2 (ja) | 半導体電子放出素子 | |
| US5773920A (en) | Graded electron affinity semiconductor field emitter | |
| JP3005023B2 (ja) | 半導体電子放出素子とその駆動方法 | |
| JPH0689657A (ja) | 半導体電子放出素子の製造方法 | |
| JP2774155B2 (ja) | 電子放出素子 | |
| JP3403165B2 (ja) | 電子放出素子の製造方法 | |
| JPH06162918A (ja) | 半導体電子放出素子並びにその製造方法 | |
| JP3260502B2 (ja) | 電子放出素子 | |
| EP0504603A1 (en) | Semiconductor electron emission device | |
| JP2780819B2 (ja) | 半導体電子放出素子 | |
| JP3501299B2 (ja) | 半導体装置 | |
| JP2820450B2 (ja) | 半導体電子放出素子 | |
| JPH0574332A (ja) | 半導体電子放出素子 | |
| JPH0574329A (ja) | 半導体電子放出素子 | |
| JPH0574328A (ja) | 半導体電子放出素子 | |
| JPH0574331A (ja) | 半導体電子放出素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |