JP3137267B2 - 半導体電子放出素子 - Google Patents
半導体電子放出素子Info
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- JP3137267B2 JP3137267B2 JP5559791A JP5559791A JP3137267B2 JP 3137267 B2 JP3137267 B2 JP 3137267B2 JP 5559791 A JP5559791 A JP 5559791A JP 5559791 A JP5559791 A JP 5559791A JP 3137267 B2 JP3137267 B2 JP 3137267B2
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Description
【０００１】
【産業上の利用分野】本発明は、基体となるＰ型半導体
の表面にショットキー障壁接合を有し、このショットキ
ー障壁接合を形成する電極下においてＰ型半導体内にア
バランシェ増幅を起こす高濃度Ｐ型半導体領域を有する
半導体電子放出素子に関するものである。
の表面にショットキー障壁接合を有し、このショットキ
ー障壁接合を形成する電極下においてＰ型半導体内にア
バランシェ増幅を起こす高濃度Ｐ型半導体領域を有する
半導体電子放出素子に関するものである。
【０００２】
【従来の技術】従来の半導体電子放出素子のうち、アバ
ランシェ増幅機構を用いたものとしては、例えば米国特
許第4,259,678 号および米国特許第4,303,930 号に記載
されているものが知られている。この半導体電子放出素
子は、半導体基板上にＰ型半導体層とＮ型半導体層とを
形成し、そのＮ型半導体層の表面にセシウム等を付着さ
せて表面の仕事関数を低下させることにより電子放出部
を形成したものである。前記Ｐ型半導体層と前記Ｎ型半
導体層とにより形成されたＰＮ接合の両端に逆バイアス
電圧を印加してアバランシェ増幅を起こすことにより電
子をホット化し、電子放出部より半導体基板表面に垂直
な方向に電子放出を行うものである。
ランシェ増幅機構を用いたものとしては、例えば米国特
許第4,259,678 号および米国特許第4,303,930 号に記載
されているものが知られている。この半導体電子放出素
子は、半導体基板上にＰ型半導体層とＮ型半導体層とを
形成し、そのＮ型半導体層の表面にセシウム等を付着さ
せて表面の仕事関数を低下させることにより電子放出部
を形成したものである。前記Ｐ型半導体層と前記Ｎ型半
導体層とにより形成されたＰＮ接合の両端に逆バイアス
電圧を印加してアバランシェ増幅を起こすことにより電
子をホット化し、電子放出部より半導体基板表面に垂直
な方向に電子放出を行うものである。
【０００３】また特開平１−２２０３２８号公報に開示
されているように、Ｐ型半導体と金属材料あるいはＰ型
半導体と金属化合物とによりショットキー障壁接合を形
成し、そのショットキー障壁接合の両端に逆バイアス電
圧を印加してアバランシェ増幅を起こすことにより電子
をホット化し、電子放出部より半導体基板表面に垂直な
方向に電子放出を行うものである。
されているように、Ｐ型半導体と金属材料あるいはＰ型
半導体と金属化合物とによりショットキー障壁接合を形
成し、そのショットキー障壁接合の両端に逆バイアス電
圧を印加してアバランシェ増幅を起こすことにより電子
をホット化し、電子放出部より半導体基板表面に垂直な
方向に電子放出を行うものである。
【０００４】
【発明が解決しようとする課題】上記のような従来の半
導体電子放出素子は、アバランシェ増幅機構により生成
された電子を放出するにあたり、そのアバランシェ増幅
を規定する高濃度Ｐ型半導体領域へ電子を十分に供給し
なければならない。しかしながら、従来の電子放出素子
は前記高濃度Ｐ型半導体領域が比抵抗の高いＰ型半導体
領域に囲まれており、電子を供給するため比抵抗の低い
半導体あるいは金属電極とは距離が離れていた。従っ
て、その電子を供給するための比抵抗の低い領域と前記
高濃度Ｐ型半導体領域との間の抵抗が高いために、その
抵抗値Ｒとアバランシェ降伏が起こる直前のショットキ
ー障壁接合あるいはＰＮ接合の空乏層幅での電気容量Ｃ
との積ＲＣによって決定される素子の動作速度を高める
ことが困難であった。
導体電子放出素子は、アバランシェ増幅機構により生成
された電子を放出するにあたり、そのアバランシェ増幅
を規定する高濃度Ｐ型半導体領域へ電子を十分に供給し
なければならない。しかしながら、従来の電子放出素子
は前記高濃度Ｐ型半導体領域が比抵抗の高いＰ型半導体
領域に囲まれており、電子を供給するため比抵抗の低い
半導体あるいは金属電極とは距離が離れていた。従っ
て、その電子を供給するための比抵抗の低い領域と前記
高濃度Ｐ型半導体領域との間の抵抗が高いために、その
抵抗値Ｒとアバランシェ降伏が起こる直前のショットキ
ー障壁接合あるいはＰＮ接合の空乏層幅での電気容量Ｃ
との積ＲＣによって決定される素子の動作速度を高める
ことが困難であった。
【０００５】また、電子放出時においては前記高濃度Ｐ
型半導体領域およびその近傍に電流が集中するために、
前記抵抗値の高い領域においてジュール熱が発生し、温
度上昇による素子の破壊や劣化、あるいは電子放出量の
ゆらぎが禁じえなかった。
型半導体領域およびその近傍に電流が集中するために、
前記抵抗値の高い領域においてジュール熱が発生し、温
度上昇による素子の破壊や劣化、あるいは電子放出量の
ゆらぎが禁じえなかった。
【０００６】本発明は上記従来の問題点を解決し、動作
速度を速く、且つ、素子内部でのジュール熱による発熱
を低減した半導体電子放出素子を提供することを目的と
するものである。
速度を速く、且つ、素子内部でのジュール熱による発熱
を低減した半導体電子放出素子を提供することを目的と
するものである。
【０００７】
【課題を解決するための手段】本発明の半導体電子放出
素子は、基体となるＰ型半導体の表面にショットキー障
壁接合を有し、このショットキー障壁接合を形成する電
極下において前記Ｐ型半導体内にアバランシェ増幅を起
こす高濃度Ｐ型半導体領域を有する半導体放出素子にお
いて、前記高濃度Ｐ型半導体領域の前記ショットキー障
壁接合を形成する面とは異なる面に、前記ショットキー
障壁接合電極との間に電圧を印加するための電極を有す
ることを特徴とする。
素子は、基体となるＰ型半導体の表面にショットキー障
壁接合を有し、このショットキー障壁接合を形成する電
極下において前記Ｐ型半導体内にアバランシェ増幅を起
こす高濃度Ｐ型半導体領域を有する半導体放出素子にお
いて、前記高濃度Ｐ型半導体領域の前記ショットキー障
壁接合を形成する面とは異なる面に、前記ショットキー
障壁接合電極との間に電圧を印加するための電極を有す
ることを特徴とする。
【０００８】すなわち本発明においては、前記目的を達
成するため、下記の手段を講じるものである。 （１）アバランシェ降伏を起こす高濃度Ｐ型半導体領域
のアバランシェ降伏を生じるのとは異なる面に対して比
抵抗の小さい半導体領域あるいは金属電極を直接接する
構造とすることにより、前記アバランシェ降伏部への電
子供給経路の抵抗値を小さくすることが可能となる。 （２）前記比抵抗の小さい半導体領域をイオン注入法で
形成することにより、その領域の抵抗値を容易に且つ精
密に制御可能となる。
成するため、下記の手段を講じるものである。 （１）アバランシェ降伏を起こす高濃度Ｐ型半導体領域
のアバランシェ降伏を生じるのとは異なる面に対して比
抵抗の小さい半導体領域あるいは金属電極を直接接する
構造とすることにより、前記アバランシェ降伏部への電
子供給経路の抵抗値を小さくすることが可能となる。 （２）前記比抵抗の小さい半導体領域をイオン注入法で
形成することにより、その領域の抵抗値を容易に且つ精
密に制御可能となる。
【０００９】したがって本発明によれば、アバランシェ
降伏を生じる高濃度Ｐ型半導体領域が比抵抗の小さい半
導体領域あるいは電子を供給する金属電極に直接接触す
る構造としたことにより、素子の動作速度を速くするこ
とが可能となる。さらに、前記アバランシェ増幅を起こ
す高濃度Ｐ型半導体領域近傍でのジュール熱の発生によ
る素子の破壊や劣化を防ぎ、さらに電子放出量のゆらぎ
を低減することが可能となる。
降伏を生じる高濃度Ｐ型半導体領域が比抵抗の小さい半
導体領域あるいは電子を供給する金属電極に直接接触す
る構造としたことにより、素子の動作速度を速くするこ
とが可能となる。さらに、前記アバランシェ増幅を起こ
す高濃度Ｐ型半導体領域近傍でのジュール熱の発生によ
る素子の破壊や劣化を防ぎ、さらに電子放出量のゆらぎ
を低減することが可能となる。
【００１０】
【実施例】実施例１ 図１は本発明の一実施例に係る半導体電子放出素子を概
略的に示したもので、図１（ａ）は平面図、図１（ｂ）
は図１（ａ）のＡ−Ａ’線における断面図である。図
中、１０１は高濃度Ｐ型半導体基板、１０２はＰ型半導
体層、１０３は高濃度Ｐ型半導体領域、１０４はＰ型半
導体層、１０５はリング状のＮ型半導体領域、１０６は
アバランシェ増幅を起こす高濃度Ｐ型半導体領域、１０
７は絶縁膜、１０８，１０９はそれぞれオーム性接合電
極、１１０はショットキー障壁接合となる金属電極、１
１１は計算により求めた逆バイアス印加時の空乏層の端
部、１１２は電源である。
略的に示したもので、図１（ａ）は平面図、図１（ｂ）
は図１（ａ）のＡ−Ａ’線における断面図である。図
中、１０１は高濃度Ｐ型半導体基板、１０２はＰ型半導
体層、１０３は高濃度Ｐ型半導体領域、１０４はＰ型半
導体層、１０５はリング状のＮ型半導体領域、１０６は
アバランシェ増幅を起こす高濃度Ｐ型半導体領域、１０
７は絶縁膜、１０８，１０９はそれぞれオーム性接合電
極、１１０はショットキー障壁接合となる金属電極、１
１１は計算により求めた逆バイアス印加時の空乏層の端
部、１１２は電源である。
【００１１】以下、図１に示した半導体電子放出素子の
製造行程について説明する。 （１）キャリア濃度が５×１０18ｃｍ-3のＺｎドープの
高濃度Ｐ型ＧａＡｓ半導体基板１０１上にＭＢＥ（分子
線エピタキシャル成長）法により、キャリア濃度が２×
１０16ｃｍ-3となるようにＢｅをドープしたＰ型ＧａＡ
ｓ半導体層１０２を成長させた。 （２）高濃度Ｐ型半導体領域１０３には不純物濃度が５
×１０18ｃｍ-3となるように、ＦＩＢ（集束イオンビー
ム）注入法によりＢｅイオンを注入した。この領域１０
３としては、比抵抗を低減させるのが目的であるので、
一般にはキャリア濃度が高い方が良い。注入後に８５０
℃、１０秒間の熱処理により、注入部の活性化と結晶の
回復を行なった。 （３）ＭＢＥ法によりキャリア濃度が２×１０16ｃｍ-3
となるように、ＢｅをドープしたＰ型ＧａＡｓ半導体層
１０４を成長した。次に、ＦＩＢ注入法により不純物濃
度が１×１０19ｃｍ-3となるようにＳｉイオンを注入
し、リング状のＮ型半導体領域１０５を形成した。さら
に、ＦＩＢ注入法により、且つ不純物濃度が２×１０18
ｃｍ-3となり、且つ、高濃度Ｐ型半導体領域１０３に至
るようにＢｅイオンを注入し、アバランシェ増幅を起こ
す高濃度Ｐ型半導体領域１０６を形成した。これらの注
入行程が終了した後、８５０℃、１０秒間の熱処理によ
り、注入部を活性化した。従って、上述した高濃度Ｐ型
半導体領域１０３の比抵抗は、アバランシェ増幅を起こ
す高濃度Ｐ型半導体領域１０６の比抵抗より小さい。 （４）絶縁膜１０７としてＳｉ０2を真空蒸着し・通常
のフォトリソグラフィーにより開口部を形成した。 （５）リング状のＮ型半導体領域１０４上にはＡｕ／Ｇ
ｅを、高濃度Ｐ型ＧａＡｓ半導体基板１０１の裏面には
Ａｕ／Ｃｒをそれぞれ真空蒸着し、４００℃、５分の熟
処理によりオーム性接合電極１０８および１０９を形成
した。 （６）さらに、Ｐ型ＧａＡｓ半導体に対してショットキ
ー障壁接合を形成する材料としてＷを選択し、電子ビー
ム蒸着により厚さ８ｎｍの電極１１０を形成した。
製造行程について説明する。 （１）キャリア濃度が５×１０18ｃｍ-3のＺｎドープの
高濃度Ｐ型ＧａＡｓ半導体基板１０１上にＭＢＥ（分子
線エピタキシャル成長）法により、キャリア濃度が２×
１０16ｃｍ-3となるようにＢｅをドープしたＰ型ＧａＡ
ｓ半導体層１０２を成長させた。 （２）高濃度Ｐ型半導体領域１０３には不純物濃度が５
×１０18ｃｍ-3となるように、ＦＩＢ（集束イオンビー
ム）注入法によりＢｅイオンを注入した。この領域１０
３としては、比抵抗を低減させるのが目的であるので、
一般にはキャリア濃度が高い方が良い。注入後に８５０
℃、１０秒間の熱処理により、注入部の活性化と結晶の
回復を行なった。 （３）ＭＢＥ法によりキャリア濃度が２×１０16ｃｍ-3
となるように、ＢｅをドープしたＰ型ＧａＡｓ半導体層
１０４を成長した。次に、ＦＩＢ注入法により不純物濃
度が１×１０19ｃｍ-3となるようにＳｉイオンを注入
し、リング状のＮ型半導体領域１０５を形成した。さら
に、ＦＩＢ注入法により、且つ不純物濃度が２×１０18
ｃｍ-3となり、且つ、高濃度Ｐ型半導体領域１０３に至
るようにＢｅイオンを注入し、アバランシェ増幅を起こ
す高濃度Ｐ型半導体領域１０６を形成した。これらの注
入行程が終了した後、８５０℃、１０秒間の熱処理によ
り、注入部を活性化した。従って、上述した高濃度Ｐ型
半導体領域１０３の比抵抗は、アバランシェ増幅を起こ
す高濃度Ｐ型半導体領域１０６の比抵抗より小さい。 （４）絶縁膜１０７としてＳｉ０2を真空蒸着し・通常
のフォトリソグラフィーにより開口部を形成した。 （５）リング状のＮ型半導体領域１０４上にはＡｕ／Ｇ
ｅを、高濃度Ｐ型ＧａＡｓ半導体基板１０１の裏面には
Ａｕ／Ｃｒをそれぞれ真空蒸着し、４００℃、５分の熟
処理によりオーム性接合電極１０８および１０９を形成
した。 （６）さらに、Ｐ型ＧａＡｓ半導体に対してショットキ
ー障壁接合を形成する材料としてＷを選択し、電子ビー
ム蒸着により厚さ８ｎｍの電極１１０を形成した。
【００１２】このようにして作製した半導体電子放出素
子（図１）を真空度１×１０-7Ｔｏｒｒに保たれた真空
チャンバ内に設置し、電源１１１により逆バイアス５Ｖ
を印加したところ、高濃度Ｐ型半導体領域１０６の上部
のＷ表面より約０．１ｎＡの電子放出が観測され、さら
に印加電圧を１０Ｖまで上昇させることにより約１ｎＡ
の電子放出が確認された。しかし、従来の素子のように
電子放出中に破壊したり、放出電流が不安定になること
も認められなかった。また、本半導体電子放出素子は、
本発明の関わる高濃度Ｐ型半導体領域１０３を持たない
従来の素子と比べて、その構造や大きさが同様である場
合、電圧の印加から電子放出までの動作速度が約１／４
以下の高速駆動が可能となった。これは前述のように、
素子の動作速度を決定する因子が、アバランシェ降伏を
生じる直前において、電子を供給する領域の抵抗値Ｒと
アバランシェ増幅を起こす高濃度Ｐ型半導体領域に形成
される空乏層の電気容量Ｃとの積ＲＣに依るからであ
る。本半導体電子放出素子においては、空乏層の電気容
量Ｃは従来の素子と同様であるが、電子を供給する領域
の抵抗値Ｒが小さくなったためにその積ＲＣは小さくな
り、動作速度が速くなった。また、前記抵抗値Ｒが小さ
くなったことにより、そこでのジュール熱による発熱が
抑制され、特に印加電圧を上げることにより電子放出量
を大きくしようとした時の素子の安定化に貢献した。
子（図１）を真空度１×１０-7Ｔｏｒｒに保たれた真空
チャンバ内に設置し、電源１１１により逆バイアス５Ｖ
を印加したところ、高濃度Ｐ型半導体領域１０６の上部
のＷ表面より約０．１ｎＡの電子放出が観測され、さら
に印加電圧を１０Ｖまで上昇させることにより約１ｎＡ
の電子放出が確認された。しかし、従来の素子のように
電子放出中に破壊したり、放出電流が不安定になること
も認められなかった。また、本半導体電子放出素子は、
本発明の関わる高濃度Ｐ型半導体領域１０３を持たない
従来の素子と比べて、その構造や大きさが同様である場
合、電圧の印加から電子放出までの動作速度が約１／４
以下の高速駆動が可能となった。これは前述のように、
素子の動作速度を決定する因子が、アバランシェ降伏を
生じる直前において、電子を供給する領域の抵抗値Ｒと
アバランシェ増幅を起こす高濃度Ｐ型半導体領域に形成
される空乏層の電気容量Ｃとの積ＲＣに依るからであ
る。本半導体電子放出素子においては、空乏層の電気容
量Ｃは従来の素子と同様であるが、電子を供給する領域
の抵抗値Ｒが小さくなったためにその積ＲＣは小さくな
り、動作速度が速くなった。また、前記抵抗値Ｒが小さ
くなったことにより、そこでのジュール熱による発熱が
抑制され、特に印加電圧を上げることにより電子放出量
を大きくしようとした時の素子の安定化に貢献した。
【００１３】ここで図１および図２を用いて、本発明の
半導体電子放出素子の動作原理を説明する。図１におい
て半導体材料としては、原理的には例えばＳｉ，Ｇｅ，
ＧａＡｓ，ＧａＰ，ＡｌＡｓ，ＧａＡｓＰ，ＡｌＧａＡ
ｓ，ＳｉＣ，ＢＰ，ＡｌＮ，ダイヤモンド等が適用可能
であり、特に間接遷移型でバンドギャップの大きい材料
が適している。また後述するアバランシェ増幅を生じて
電子放出に関与する高濃度Ｐ型半導体領域１０６と、そ
の高濃度Ｐ型半導体領域へ電子を供給する高濃度Ｐ型半
導体基板１０１との間の抵抗値を小さくしたのが本発明
の特徴である。このことにより、前述のように素子の動
作が速くなり、且つ、ジュール熱による発熱を抑制する
ことが可能となった。また、電極１１０の材料として
は、Ｗの他にＡｌ，Ａｕ，ＬａＢ6 等一般に知られてい
る前記Ｐ型半導体に対してショットキー障壁接合を形成
するものであれば良い。ただし、この電極表面の仕事関
数は小さいほど電子放出効率が増大するので、その材料
の仕事関数が大きい場合は表面にＣｓ等の低仕事関数材
料を薄く被覆することにより電子放出効率が向上する。
半導体電子放出素子の動作原理を説明する。図１におい
て半導体材料としては、原理的には例えばＳｉ，Ｇｅ，
ＧａＡｓ，ＧａＰ，ＡｌＡｓ，ＧａＡｓＰ，ＡｌＧａＡ
ｓ，ＳｉＣ，ＢＰ，ＡｌＮ，ダイヤモンド等が適用可能
であり、特に間接遷移型でバンドギャップの大きい材料
が適している。また後述するアバランシェ増幅を生じて
電子放出に関与する高濃度Ｐ型半導体領域１０６と、そ
の高濃度Ｐ型半導体領域へ電子を供給する高濃度Ｐ型半
導体基板１０１との間の抵抗値を小さくしたのが本発明
の特徴である。このことにより、前述のように素子の動
作が速くなり、且つ、ジュール熱による発熱を抑制する
ことが可能となった。また、電極１１０の材料として
は、Ｗの他にＡｌ，Ａｕ，ＬａＢ6 等一般に知られてい
る前記Ｐ型半導体に対してショットキー障壁接合を形成
するものであれば良い。ただし、この電極表面の仕事関
数は小さいほど電子放出効率が増大するので、その材料
の仕事関数が大きい場合は表面にＣｓ等の低仕事関数材
料を薄く被覆することにより電子放出効率が向上する。
【００１４】図２を用いて、本発明のショットキー障壁
接合を用いた半導体電子放出素子における電子放出過程
について説明する。Ｐ型半導体とショットキー障壁接合
を形成するショットキーダイオードに逆バイアス電圧を
印加することにより、Ｐ型半導体の伝導帯の底ＥC はシ
ョットキー障壁を形成する電極の真空準位ＥVAC よりも
高いエネルギー準位となる。アバンシェ増幅によって生
成された電子は、半導体−金属電極界面に生ずる空乏層
内の電界によって格子温度よりも高いエネルギーを得
て、ショットキー障壁接合を形成する電極へと注入され
る。ショットキー障壁接合形成する電極表面の仕事関数
よりも大きなエネルギー持った電子は、真空中へ放出さ
れる。従って前述のように、電極表面を低仕事関数処理
することは電子放出量の増加につながる。実施例２ 図３は本発明の一実施例に係るＰＮ接合を用いた半導体
電子放出素子を概略的に示したもので、図３（ａ）は平
面図、図３（ｂ）は図３（ａ）のＡ−Ａ’における断面
図である。図中、３０１は高濃度Ｐ型半導体基板、３０
２はＰ型半導体層、３０３は高濃度Ｐ型半導体領域、３
０４はＰ型半導体層、３０５はリング状のＮ型半導体領
域、３０６はアバランシェ増幅を起こす高濃度Ｐ型半導
体領域、３０７はＰ型半導体３０４および高濃度Ｐ型半
導体領域３０６とＰＮ接合を形成する高濃度Ｎ型半導体
層、３０８は絶縁膜、３０９，３１０それぞれオーム性
接合電極、３１１低仕事関数材料の薄膜、３１２は計算
により求めた逆バイアス印加時の空乏層の端部、３１３
は電源である。
接合を用いた半導体電子放出素子における電子放出過程
について説明する。Ｐ型半導体とショットキー障壁接合
を形成するショットキーダイオードに逆バイアス電圧を
印加することにより、Ｐ型半導体の伝導帯の底ＥC はシ
ョットキー障壁を形成する電極の真空準位ＥVAC よりも
高いエネルギー準位となる。アバンシェ増幅によって生
成された電子は、半導体−金属電極界面に生ずる空乏層
内の電界によって格子温度よりも高いエネルギーを得
て、ショットキー障壁接合を形成する電極へと注入され
る。ショットキー障壁接合形成する電極表面の仕事関数
よりも大きなエネルギー持った電子は、真空中へ放出さ
れる。従って前述のように、電極表面を低仕事関数処理
することは電子放出量の増加につながる。実施例２ 図３は本発明の一実施例に係るＰＮ接合を用いた半導体
電子放出素子を概略的に示したもので、図３（ａ）は平
面図、図３（ｂ）は図３（ａ）のＡ−Ａ’における断面
図である。図中、３０１は高濃度Ｐ型半導体基板、３０
２はＰ型半導体層、３０３は高濃度Ｐ型半導体領域、３
０４はＰ型半導体層、３０５はリング状のＮ型半導体領
域、３０６はアバランシェ増幅を起こす高濃度Ｐ型半導
体領域、３０７はＰ型半導体３０４および高濃度Ｐ型半
導体領域３０６とＰＮ接合を形成する高濃度Ｎ型半導体
層、３０８は絶縁膜、３０９，３１０それぞれオーム性
接合電極、３１１低仕事関数材料の薄膜、３１２は計算
により求めた逆バイアス印加時の空乏層の端部、３１３
は電源である。
【００１５】以下、図３に示した半導体電子放出素子の
製造行程について説明する。 （１）キャリア濃度が５×１０18ｃｍ-3のＺｎドープの
高濃度Ｐ型ＧａＡｓ半導体基板３０１上にＭＢＥ（分子
線エピタキシャル成長）法により、キャリア濃度が２×
１０16ｃｍ-3となるようにＢｅをドープしたＰ型ＧａＡ
ｓ半導体層３０２を成長させた。 （２）高濃度Ｐ型半導体領域３０３には不純物濃度が５
×１０18ｃｍ-3となるように、ＦＩＢ（集束イオンビー
ム）注入法によりＢｅイオンを注入した。 （３）ＭＢＥ法によりキャリア濃度が２×１０16ｃｍ-3
となるように、ＢｅをドープしたＰ型ＧａＡｓ半導体層
３０４を成長した。次に、ＦＩＢ注入法により不純物濃
度が１×１０19ｃｍ-3となるようにＳｉイオンを注入
し、リング状のＮ型半導体領域３０５を形成した。さら
に、ＦＩＢ注入法により、且つ、不純物濃度が２×１０
18ｃｍ-3となり、且つ、高濃度Ｐ型半導体領域３０３に
至るようにＢｅイオンを注入し、アバランシェ増幅を起
こす高濃度Ｐ型半導体領域３０６を形成した。従って、
上述した高濃度Ｐ型半導体領域３０３の比抵抗は、アバ
ランシェ増幅を起こす高濃度Ｐ型半導体領域３０６の比
抵抗より小さい。 （４）薄い高濃度Ｎ型半導体層３０７として、通常のイ
オン注入法により深さ１０ｎｍに渡り不純物濃度が８×
１０18ｃｍ-3となるようにＳｉイオンを注入した。この
高濃度Ｎ型半導体層は、その下でアバランシェ降伏によ
り生じた電子が通過するため、厚さが厚すぎるとそこで
の散乱によるエネルギーロスが大きくなり、電子放出量
を著しく低下させてしまう。従って、薄い高濃度Ｎ型半
導体層を形成するために、低加速電圧でイオン注入を行
うか、あるいは、イオン注入後にエッチング等により薄
くする必要がある。 （５）これらの注入行程が終了した後、８５０℃、１０
秒間の熱処理により、注入部を活性化した。 （６）絶縁膜３０８としてＳｉ０2を真空蒸着し・通常
のフォトリソグラフィーにより開口部を形成した。 （７）リング状のＮ型半導体領域３０５上にはＡｕ／Ｇ
ｅを、高濃度Ｐ型ＧａＡｓ半導体基板３０１の裏面には
Ａｕ／Ｃｒをそれぞれ真空蒸着し、４００℃、５分の熱
処理によりオーム性接合電極３０９および３１０を形成
した。 （８）さらに、低仕事関数材料の薄膜３１１としてＣｓ
（セシウム）を真空蒸着法により単原子層程度蒸着し
た。
製造行程について説明する。 （１）キャリア濃度が５×１０18ｃｍ-3のＺｎドープの
高濃度Ｐ型ＧａＡｓ半導体基板３０１上にＭＢＥ（分子
線エピタキシャル成長）法により、キャリア濃度が２×
１０16ｃｍ-3となるようにＢｅをドープしたＰ型ＧａＡ
ｓ半導体層３０２を成長させた。 （２）高濃度Ｐ型半導体領域３０３には不純物濃度が５
×１０18ｃｍ-3となるように、ＦＩＢ（集束イオンビー
ム）注入法によりＢｅイオンを注入した。 （３）ＭＢＥ法によりキャリア濃度が２×１０16ｃｍ-3
となるように、ＢｅをドープしたＰ型ＧａＡｓ半導体層
３０４を成長した。次に、ＦＩＢ注入法により不純物濃
度が１×１０19ｃｍ-3となるようにＳｉイオンを注入
し、リング状のＮ型半導体領域３０５を形成した。さら
に、ＦＩＢ注入法により、且つ、不純物濃度が２×１０
18ｃｍ-3となり、且つ、高濃度Ｐ型半導体領域３０３に
至るようにＢｅイオンを注入し、アバランシェ増幅を起
こす高濃度Ｐ型半導体領域３０６を形成した。従って、
上述した高濃度Ｐ型半導体領域３０３の比抵抗は、アバ
ランシェ増幅を起こす高濃度Ｐ型半導体領域３０６の比
抵抗より小さい。 （４）薄い高濃度Ｎ型半導体層３０７として、通常のイ
オン注入法により深さ１０ｎｍに渡り不純物濃度が８×
１０18ｃｍ-3となるようにＳｉイオンを注入した。この
高濃度Ｎ型半導体層は、その下でアバランシェ降伏によ
り生じた電子が通過するため、厚さが厚すぎるとそこで
の散乱によるエネルギーロスが大きくなり、電子放出量
を著しく低下させてしまう。従って、薄い高濃度Ｎ型半
導体層を形成するために、低加速電圧でイオン注入を行
うか、あるいは、イオン注入後にエッチング等により薄
くする必要がある。 （５）これらの注入行程が終了した後、８５０℃、１０
秒間の熱処理により、注入部を活性化した。 （６）絶縁膜３０８としてＳｉ０2を真空蒸着し・通常
のフォトリソグラフィーにより開口部を形成した。 （７）リング状のＮ型半導体領域３０５上にはＡｕ／Ｇ
ｅを、高濃度Ｐ型ＧａＡｓ半導体基板３０１の裏面には
Ａｕ／Ｃｒをそれぞれ真空蒸着し、４００℃、５分の熱
処理によりオーム性接合電極３０９および３１０を形成
した。 （８）さらに、低仕事関数材料の薄膜３１１としてＣｓ
（セシウム）を真空蒸着法により単原子層程度蒸着し
た。
【００１６】このようにして作製したＰＮ接合型半導体
電子放出素子を真空度１×１０-9Ｔｏｒｒ以下に保たれ
た真空チャンバ内に設置し、電源３１１により逆バイア
ス７Ｖを印加したところ、約１ｎＡの電子放出が観測さ
れた。しかし、従来の素子のように電子放出中に破壊し
たり、放出電流が不安定になることも認められなかっ
た。また、本半導体電子放出素子は、本発明の関わる高
濃度Ｐ型半導体領域３０３を持たない従来の素子と比べ
て、その構造や大きさが同様である場合、電圧の印加か
ら電子放出までの動作速度が約１／４以下の高速駆動が
可能となった。実施例４ 図４は、本発明の他の実施例に係る半導体電子放出素子
をマトリクス状に並べたマルチ電子放出の一部分を概略
的に示すもので、図４（ａ）は平面図、図４（ｂ）は図
４（ａ）のＡ−Ａ’線における断面図である。図中、４
０１は半絶縁性半導体基板、４０２はＸ方向に長いスト
ライブ状の高濃度Ｐ型半導体領域、４０３は半絶縁性半
導体層、４０４は高濃度Ｐ型半導体領域、４０５は半絶
縁性半導体層、４０６は高濃度Ｐ型半導体領域４０２ま
で到達するＰ型半導体領域、４０７はリング状のＮ型半
導体領域、４０８はアバランシェ増幅を起こす高濃度Ｐ
型半導体領域、４０９は高濃度Ｐ型半導体領域４０２と
接する高濃度Ｐ型半導体領域、４１０は絶縁体層、４１
１はＹ方向に長く、且つ、リング状のＮ型半導体領域４
０７に対するオーム性接合となる電極、４１２は高濃度
Ｐ型半導体領域４０９に対するオーム性接合電極、４１
３はＰ型半導体に対してショットキー障壁接合となる薄
い電極、４１４は絶縁材料による支持体、４１５は金属
膜によるゲートである。
電子放出素子を真空度１×１０-9Ｔｏｒｒ以下に保たれ
た真空チャンバ内に設置し、電源３１１により逆バイア
ス７Ｖを印加したところ、約１ｎＡの電子放出が観測さ
れた。しかし、従来の素子のように電子放出中に破壊し
たり、放出電流が不安定になることも認められなかっ
た。また、本半導体電子放出素子は、本発明の関わる高
濃度Ｐ型半導体領域３０３を持たない従来の素子と比べ
て、その構造や大きさが同様である場合、電圧の印加か
ら電子放出までの動作速度が約１／４以下の高速駆動が
可能となった。実施例４ 図４は、本発明の他の実施例に係る半導体電子放出素子
をマトリクス状に並べたマルチ電子放出の一部分を概略
的に示すもので、図４（ａ）は平面図、図４（ｂ）は図
４（ａ）のＡ−Ａ’線における断面図である。図中、４
０１は半絶縁性半導体基板、４０２はＸ方向に長いスト
ライブ状の高濃度Ｐ型半導体領域、４０３は半絶縁性半
導体層、４０４は高濃度Ｐ型半導体領域、４０５は半絶
縁性半導体層、４０６は高濃度Ｐ型半導体領域４０２ま
で到達するＰ型半導体領域、４０７はリング状のＮ型半
導体領域、４０８はアバランシェ増幅を起こす高濃度Ｐ
型半導体領域、４０９は高濃度Ｐ型半導体領域４０２と
接する高濃度Ｐ型半導体領域、４１０は絶縁体層、４１
１はＹ方向に長く、且つ、リング状のＮ型半導体領域４
０７に対するオーム性接合となる電極、４１２は高濃度
Ｐ型半導体領域４０９に対するオーム性接合電極、４１
３はＰ型半導体に対してショットキー障壁接合となる薄
い電極、４１４は絶縁材料による支持体、４１５は金属
膜によるゲートである。
【００１７】以下、図４に示した半導体電子放出素子の
製造行程について説明する。 （１）キャリア濃度が１×１０12ｃｍ-3以下の半絶縁性
ＧａＡｓ半導体基板４０１に対して、キャリア濃度が５
×１０18ｃｍ-3となるようにＦＩＢ注入法によりＢｅイ
オン注入を行い、Ｘ方向に長いストライプ状の高濃度Ｐ
型半導体領域４０２を形成した。 （２）ＭＢＥ法により、キャリア濃度が１×１０13ｃｍ
-3以下の半絶縁性ＧａＡｓ半導体層４０３を成長した。
次に、高濃度Ｐ型半導体領域４０４には不純物濃度が８
×１０18ｃｍ-3となるように、ＦＩＢ注入法によりＢｅ
イオンを注入した。さらにＭＢＥ法によりキャリア濃度
が１×１０13ｃｍ-3以下となるように半絶縁性ＧａＡｓ
半導体４０５を成長した。 （３）次に、Ｐ型半導体領域４０６には表面から高濃度
Ｐ型ＧａＡｓ半導体層４０２に至るまでほぼ均一に不純
物濃度が２×１０16ｃｍ-3となるように、ＦＩＢ注入法
により４０ｋｅＶ、１４０ｋｅＶおよび２００ｋｅＶに
それぞれ加速したＢｅイオンを順次注入した。次に、高
濃度Ｐ型半導体領域４０９にも４０６と同様にしてキャ
リア濃度が５×１０18ｃｍ-3以上となるようにＦＩＢ注
入した。次に、ＦＩＢ注入法により不純物濃度が１×１
０19ｃｍ-3となるようにＳｉイオンを注入し、リング状
のＮ型半導体領域４０７を形成した。さらに、ＦＩＢ注
入法により不純物濃度が２×１０18ｃｍ-3となるように
Ｂｅイオンを注入し、アバランシェ増幅を起こす高濃度
Ｐ型半導体領域４０８を形成した。
製造行程について説明する。 （１）キャリア濃度が１×１０12ｃｍ-3以下の半絶縁性
ＧａＡｓ半導体基板４０１に対して、キャリア濃度が５
×１０18ｃｍ-3となるようにＦＩＢ注入法によりＢｅイ
オン注入を行い、Ｘ方向に長いストライプ状の高濃度Ｐ
型半導体領域４０２を形成した。 （２）ＭＢＥ法により、キャリア濃度が１×１０13ｃｍ
-3以下の半絶縁性ＧａＡｓ半導体層４０３を成長した。
次に、高濃度Ｐ型半導体領域４０４には不純物濃度が８
×１０18ｃｍ-3となるように、ＦＩＢ注入法によりＢｅ
イオンを注入した。さらにＭＢＥ法によりキャリア濃度
が１×１０13ｃｍ-3以下となるように半絶縁性ＧａＡｓ
半導体４０５を成長した。 （３）次に、Ｐ型半導体領域４０６には表面から高濃度
Ｐ型ＧａＡｓ半導体層４０２に至るまでほぼ均一に不純
物濃度が２×１０16ｃｍ-3となるように、ＦＩＢ注入法
により４０ｋｅＶ、１４０ｋｅＶおよび２００ｋｅＶに
それぞれ加速したＢｅイオンを順次注入した。次に、高
濃度Ｐ型半導体領域４０９にも４０６と同様にしてキャ
リア濃度が５×１０18ｃｍ-3以上となるようにＦＩＢ注
入した。次に、ＦＩＢ注入法により不純物濃度が１×１
０19ｃｍ-3となるようにＳｉイオンを注入し、リング状
のＮ型半導体領域４０７を形成した。さらに、ＦＩＢ注
入法により不純物濃度が２×１０18ｃｍ-3となるように
Ｂｅイオンを注入し、アバランシェ増幅を起こす高濃度
Ｐ型半導体領域４０８を形成した。
【００１８】以上（１）から（４）のＦＩＢ注入行程と
ＭＢＥ成長行程とは、それぞれの装置が真空トンネルで
接続されているので、大気にさらされることなく行われ
た。これらの注入行程が終了した後、８５０℃、１０秒
間の熱処理により、注入部を活性化した。 （５）絶縁膜４１０としてＡＩＮ（窒素アルミニウム）
を真空蒸着し、通常のフォトリソグラフィーにより開口
部を形成した。 （６）リング上のＮ型半導体領域４０７上にはＡｕ／Ｇ
ｅを、高濃度Ｐ型半導体領域４０９上にＡｕ／Ｃｒをそ
れぞれ真空蒸着し、４００℃、５分の熱処理によりオー
ム性接合電極４１１および４１２を形成した。 （７）Ｐ型ＧａＡｓ半導体に対してショットキー障壁接
合を形成する材料としてＷを選択し、電子ビーム蒸着に
より厚さ８ｎｍの電極４１３を形成した。 （８）絶縁材料による支持体４１４およびゲート４１５
としては、ＳｉＯ2 およびＷをそれぞれ真空蒸着法によ
り順次堆積し、通常のフォトリソグラフィーにより形成
した。
ＭＢＥ成長行程とは、それぞれの装置が真空トンネルで
接続されているので、大気にさらされることなく行われ
た。これらの注入行程が終了した後、８５０℃、１０秒
間の熱処理により、注入部を活性化した。 （５）絶縁膜４１０としてＡＩＮ（窒素アルミニウム）
を真空蒸着し、通常のフォトリソグラフィーにより開口
部を形成した。 （６）リング上のＮ型半導体領域４０７上にはＡｕ／Ｇ
ｅを、高濃度Ｐ型半導体領域４０９上にＡｕ／Ｃｒをそ
れぞれ真空蒸着し、４００℃、５分の熱処理によりオー
ム性接合電極４１１および４１２を形成した。 （７）Ｐ型ＧａＡｓ半導体に対してショットキー障壁接
合を形成する材料としてＷを選択し、電子ビーム蒸着に
より厚さ８ｎｍの電極４１３を形成した。 （８）絶縁材料による支持体４１４およびゲート４１５
としては、ＳｉＯ2 およびＷをそれぞれ真空蒸着法によ
り順次堆積し、通常のフォトリソグラフィーにより形成
した。
【００１９】このようにして作製された電子放出部がＸ
方向に２０個、Ｙ方向に１５個マトリクス状に並んだマ
ルチ半導体電子放出素子を真空度が１×１０-7Ｔｏｒｒ
に排気した真空チャンバ内に設置し、マルチ素子全部に
逆バイアス７Ｖを印加したところ、合計約６０ｎＡの電
子放出が確認された。本素子においても動作速度は単素
子の時とほぼ同様であった。また長時間の駆動において
も、素子の破壊や劣化、あるいは電子放出のゆらぎは生
じなかった。
方向に２０個、Ｙ方向に１５個マトリクス状に並んだマ
ルチ半導体電子放出素子を真空度が１×１０-7Ｔｏｒｒ
に排気した真空チャンバ内に設置し、マルチ素子全部に
逆バイアス７Ｖを印加したところ、合計約６０ｎＡの電
子放出が確認された。本素子においても動作速度は単素
子の時とほぼ同様であった。また長時間の駆動において
も、素子の破壊や劣化、あるいは電子放出のゆらぎは生
じなかった。
【００２０】
【発明の効果】以上説明したように、本発明の半導体電
子放出素子は、アバランシェ増幅を規定する高濃度Ｐ型
半導体領域と電子を供給する高濃度半導体領域あるいは
金属電極とを直接接する構造としたことにより、従来の
素子に比べて、アバランシェ増幅の生じる空乏層に至る
領域の抵抗値Ｒとその空乏層の電気容量Ｃのと積ＲＣを
小さくすることができ、従って、そのＲＣで決定される
素子の動作速度を速くすることが可能となる。また、前
記抵抗値Ｒを小さくできたことにより、そこでのジュー
ル熱による素子の発熱や劣化、あるいは電子放出量のゆ
らぎを抑制することが可能となる。
子放出素子は、アバランシェ増幅を規定する高濃度Ｐ型
半導体領域と電子を供給する高濃度半導体領域あるいは
金属電極とを直接接する構造としたことにより、従来の
素子に比べて、アバランシェ増幅の生じる空乏層に至る
領域の抵抗値Ｒとその空乏層の電気容量Ｃのと積ＲＣを
小さくすることができ、従って、そのＲＣで決定される
素子の動作速度を速くすることが可能となる。また、前
記抵抗値Ｒを小さくできたことにより、そこでのジュー
ル熱による素子の発熱や劣化、あるいは電子放出量のゆ
らぎを抑制することが可能となる。
【図１】本発明の一実施例に係る半導体電子放出素子を
概略的に示し、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ’線における断面図。
概略的に示し、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ’線における断面図。
【図２】本発明の素子の動作原理を説明するためのバン
ド図。
ド図。
【図３】本発明の第２の実施例に係るＧａＡｓ半導体の
ＰＮ接合を用いた電子放出素子を示し、（ａ）は平面
図、（ｂ）は（ａ）のＡ−Ａ’線における断面図。
ＰＮ接合を用いた電子放出素子を示し、（ａ）は平面
図、（ｂ）は（ａ）のＡ−Ａ’線における断面図。
【図４】本発明の第３の実施例に係る半導体電子放出素
子をマルチ化した時の状態を示し、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ’線における断面図。
子をマルチ化した時の状態を示し、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ’線における断面図。
１０１ 半導体基板 １０２ Ｐ型半導体層 １０３ 高濃度Ｐ型半導体領域 １０４ Ｐ型半導体層 １０５ リング状のＮ型半導体領域 １０６ 高濃度Ｐ型半導体領域 １０７ 絶縁膜 １０８ オーム性接合電極 １０９ オーム性接合電極 １１０ ショットキー障壁接合電極 １１１ 空乏層 １１２ 電源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−220328（ＪＰ，Ａ) 特開 昭62−299088（ＪＰ，Ａ) 特開 昭62−226530（ＪＰ，Ａ) 特公 平１−45694（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 1/308 H01J 9/02
Claims (5)
- 【請求項１】 基体となるＰ型半導体の表面にショット
キー障壁接合を有し、このショットキー障壁接合を形成
する電極下において前記Ｐ型半導体内にアバランシェ増
幅を起こす高濃度Ｐ型半導体領域（１０６）と、 前記高濃度Ｐ型半導体領域（１０６）の前記ショットキ
ー障壁接合を形成する面とは異なる面に、前記ショット
キー障壁接合電極との間に電圧を印加するための電極で
あるＰ型半導体層（１０２）とを有する半導体電子放出
素子であって、 前記ショットキー障壁接合を形成するＰ型半導体が、前
記ショットキー障壁接合電極との間に電圧を印加するた
めの電極であるＰ型半導体層（１０２）上に積層され、 前記ショットキー障壁接合電極との間に電圧を印加する
ための電極であるＰ型半導体層（１０２）内に、前記ア
バランシェ増幅を起こす高濃度Ｐ型半導体領域（１０
６）より比抵抗の小さいＰ型半導体領域（１０３）を形
成し、 前記アバランシェ増幅を起こす高濃度Ｐ型半導体領域
（１０６）が前記比抵抗の小さいＰ型半導体領域（１０
３）に接する ことを特徴とする半導体電子放出素子。 - 【請求項２】 基体となるＰ型半導体の表面にショット
キー障壁接合を有し、このショットキー障壁接合を形成
する電極下において前記Ｐ型半導体内にアバランシェ増
幅を起こす高濃度Ｐ型半導体領域（１０６）と、 この高濃度Ｐ型半導体領域（１０６）の周囲に形成され
たＮ型半導体領域と、 前記高濃度Ｐ型半導体領域（１０６）の前記ショットキ
ー障壁接合を形成する面とは異なる面に、前記ショット
キー障壁接合電極との間に電圧を印加するための電極で
あるＰ型半導体層（１０２）とを有する半導体電子放出
素子であって、 前記ショットキー障壁接合を形成するＰ型半導体が、前
記ショットキー障壁接合電極との間に電圧を印加するた
めの電極であるＰ型半導体層（１０２）上に積層され、 前記ショットキー障壁接合電極との間に電圧を印加する
ための電極であるＰ型半導体層（１０２）内に、前記ア
バランシェ増幅を起こす高濃度Ｐ型半導体領域（１０
６）より比抵抗の小さいＰ型半導体領域（１０３）を形
成し、 前記アバランシェ増幅を起こす高濃度Ｐ型半導体領域
（１０６）が前記比抵抗の小さいＰ型半導体領域（１０
３）に接する ことを特徴とする半導体電子放出素子。 - 【請求項３】 基体となるＰ型半導体の表面にＰＮ接合
を有し、このＰＮ接合を形成する薄いＮ型層下において
前記Ｐ型半導体内にアバランシェ増幅を起こす高濃度Ｐ
型半導体領域（３０６）と、 前記高濃度Ｐ型半導体領域（３０６）の前記ＰＮ接合を
形成する面とは異なる面に、前記ＰＮ接合に電圧を印加
するための電極であるＰ型半導体層（３０２）とを有す
る半導体電子放出素子であって、 前記ＰＮ接合を形成するＰ型半導体が、前記ＰＮ接合に
電圧を印加するための電極であるＰ型半導体層（３０
２）上に積層され、 前記ＰＮ接合に電圧を印加するための電極であるＰ型半
導体層（３０２）内に、前記アバランシェ増幅を起こす
高濃度Ｐ型半導体領域（３０６）より比抵抗の小さいＰ
型半導体領域（３０３）を形成し、 前記アバランシェ増幅を起こす高濃度Ｐ型半導体領域
（３０６）が前記比抵抗の小さいＰ型半導体領域（３０
３）に接する ことを特徴とする半導体電子放出素子。 - 【請求項４】 基体となるＰ型半導体の表面にＰＮ接合
を有し、このＰＮ接合を形成する薄いＮ型層下において
前記Ｐ型半導体内にアバランシェ増幅を起こす高濃度Ｐ
型半導体領域（３０６）と、 この高濃度Ｐ型半導体領域（３０６）の周囲に形成され
たＮ型半導体領域と、 前記高濃度Ｐ型半導体領域（３０６）の前記ＰＮ接合を
形成する面とは異なる面に、前記ＰＮ接合に電圧を印加
するための電極であるＰ型半導体層（３０２）とを有す
る半導体電子放出素子であって、 前記ＰＮ接合を形成するＰ型半導体が、前記ＰＮ接合に
電圧を印加するための電極であるＰ型半導体層（３０
２）上に積層され、 前記ＰＮ接合に電圧を印加するための電極であるＰ型半
導体層（３０２）内に、前記アバランシェ増幅を起こす
高濃度Ｐ型半導体領域（３０６）より比抵抗の小さいＰ
型半導体領域（３０３）を形成し、 前記アバランシェ増幅を起こす高濃度Ｐ型半導体領域
（３０６）が前記比抵抗の小さいＰ型半導体領域（３０
３）に接する ことを特徴とする半導体電子放出素子。 - 【請求項５】 前記アバランシェ増幅を起こす高濃度Ｐ
型半導体領域（３０６）は、イオン注入法により形成さ
れた領域であることを特徴とする請求項１乃至４のいず
れか一つに記載された半導体電子放出素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5559791A JP3137267B2 (ja) | 1991-02-28 | 1991-02-28 | 半導体電子放出素子 |
| AT92102746T ATE155610T1 (de) | 1991-02-20 | 1992-02-19 | Halbleiter-elektronenemissionseinrichtung |
| EP92102746A EP0504603B1 (en) | 1991-02-20 | 1992-02-19 | Semiconductor electron emission device |
| DE69220823T DE69220823T2 (de) | 1991-02-20 | 1992-02-19 | Halbleiter-Elektronenemissionseinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5559791A JP3137267B2 (ja) | 1991-02-28 | 1991-02-28 | 半導体電子放出素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04274126A JPH04274126A (ja) | 1992-09-30 |
| JP3137267B2 true JP3137267B2 (ja) | 2001-02-19 |
Family
ID=13003184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5559791A Expired - Fee Related JP3137267B2 (ja) | 1991-02-20 | 1991-02-28 | 半導体電子放出素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137267B2 (ja) |
-
1991
- 1991-02-28 JP JP5559791A patent/JP3137267B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04274126A (ja) | 1992-09-30 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |