JP3005023B2 - 半導体電子放出素子とその駆動方法 - Google Patents
半導体電子放出素子とその駆動方法Info
- Publication number
- JP3005023B2 JP3005023B2 JP18316990A JP18316990A JP3005023B2 JP 3005023 B2 JP3005023 B2 JP 3005023B2 JP 18316990 A JP18316990 A JP 18316990A JP 18316990 A JP18316990 A JP 18316990A JP 3005023 B2 JP3005023 B2 JP 3005023B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- electron
- emitting device
- semiconductor
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Cold Cathode And The Manufacture (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体電子放出素子に関し、特に放出電子
の変調手段を具備した半導体電子放出素子及びその駆動
方法に関する。
の変調手段を具備した半導体電子放出素子及びその駆動
方法に関する。
従来の半導体電子放出素子のうち、アバランシエ増幅
を用いたものとしては、例えば米国特許第4259678号お
よび米国特許第4303930号に記載されているものが知ら
れている。
を用いたものとしては、例えば米国特許第4259678号お
よび米国特許第4303930号に記載されているものが知ら
れている。
この半導体電子放出素子は、半導体基板上にＰ型半導
体層とＮ型半導体層とを形成し、該Ｎ型半導体層の表面
にセシウム等を付着させて表面の仕事関数を低下させる
ことにより電子放出部を形成したものであり、Ｐ型半導
体層とＮ型半導体層とにより形成されたダイオードの両
端に逆バイアス電圧をかけてアバランシエ増幅を起すこ
とにより電子をホツト化し、電子放出部より半導体基板
表面に垂直な方向に電子を放出するものである。
体層とＮ型半導体層とを形成し、該Ｎ型半導体層の表面
にセシウム等を付着させて表面の仕事関数を低下させる
ことにより電子放出部を形成したものであり、Ｐ型半導
体層とＮ型半導体層とにより形成されたダイオードの両
端に逆バイアス電圧をかけてアバランシエ増幅を起すこ
とにより電子をホツト化し、電子放出部より半導体基板
表面に垂直な方向に電子を放出するものである。
又、従来の半導体電子放出素子において、その放出電
子量の制御方法は、電子放出量の制御方法としては、PN
接合の周囲にリーク電流を防ぐためのｎ型ガードリング
を有するものは、アバランシエ増幅の起こる電圧からガ
ードリングの耐圧までの範囲で素子電圧を変化させるこ
とにより行っていた。
子量の制御方法は、電子放出量の制御方法としては、PN
接合の周囲にリーク電流を防ぐためのｎ型ガードリング
を有するものは、アバランシエ増幅の起こる電圧からガ
ードリングの耐圧までの範囲で素子電圧を変化させるこ
とにより行っていた。
また、ガードリングを有しないものは、素子電圧を大
きくし過ぎるとジユール熱により素子が破壊されるため
に、定電流駆動しており、電子放出量の制御は困難であ
った。
きくし過ぎるとジユール熱により素子が破壊されるため
に、定電流駆動しており、電子放出量の制御は困難であ
った。
しかしながら、上記従来の半導体電子放出素子におい
ては、電子放出部を形成するために用いていたセシウム
が化学的に極めて活性な元素であるため、以下のような
欠点があった。
ては、電子放出部を形成するために用いていたセシウム
が化学的に極めて活性な元素であるため、以下のような
欠点があった。
安定動作を得るために超高真空（10-10Torr以上）を
必要とすること。
必要とすること。
寿命、効率等が真空度に強く依存すること。
素子を大気中にさらすことができないこと。
また、従来の半導体電子放出素子では、アバランシエ
増幅により高いエネルギーを得た電子がＮ型半導体層内
を通過して電子放出部表面に達する構造となっていたた
め、電子のエネルギーの多くはＮ型半導体層内での格子
散乱等によって失われてしまうという欠点もあった。こ
のエネルギー損失を抑えるためにはＮ型半導体層を極め
て薄く（200Å以下）とする必要があるが、このような
極めて薄いＮ型半導体層を均一かつ高濃度、低欠陥で作
製することは困難であり、従って素子を安定に作製する
ことが困難であるという課題を有していた。
増幅により高いエネルギーを得た電子がＮ型半導体層内
を通過して電子放出部表面に達する構造となっていたた
め、電子のエネルギーの多くはＮ型半導体層内での格子
散乱等によって失われてしまうという欠点もあった。こ
のエネルギー損失を抑えるためにはＮ型半導体層を極め
て薄く（200Å以下）とする必要があるが、このような
極めて薄いＮ型半導体層を均一かつ高濃度、低欠陥で作
製することは困難であり、従って素子を安定に作製する
ことが困難であるという課題を有していた。
しかも、その電子放出量の制御方法においても、従来
の電子放出量の制御においては、アバランシエ増幅量を
変化されるために素子の印加電圧を変えていたので電子
放出量の精密な再現性や安定性が乏しかった。
の電子放出量の制御においては、アバランシエ増幅量を
変化されるために素子の印加電圧を変えていたので電子
放出量の精密な再現性や安定性が乏しかった。
そこで本発明は、上記従来の問題点を解決し、超真空
とせずとも安定に動作し、寿命、電子放出効率の点にお
いても優れ、更には効率的な放出電子量の制御が可能な
半導体電子放出素子並びに半導体電子放出素子の駆動方
法を提供するものである。
とせずとも安定に動作し、寿命、電子放出効率の点にお
いても優れ、更には効率的な放出電子量の制御が可能な
半導体電子放出素子並びに半導体電子放出素子の駆動方
法を提供するものである。
上記目的を達成する本発明は、即ちｐ型半導体上に、
シヨツトキー障壁電極を有し、該ｐ型半導体内に、該シ
ヨツトキー障壁電極下に設けられたp+領域及び該p+領域
の周りに設けられたn+領域とを有しており、該シヨツト
キー障壁電極と該n+領域とにそれぞれ個別に電圧印加手
段が接続されていることを特徴とする半導体電子放出素
子であり、更には、ｐ型半導体上に、シヨツトキー障壁
電極を有し、該ｐ型半導体内に、該シヨツトキー障壁電
極下に設けられたp+領域及び該p+領域の周りに設けられ
たn+領域とを有して成る半導体電子放出素子の駆動方法
であって、該シヨツトキー障壁電極と該n+領域とにそれ
ぞれ独立して電圧を印加し、該n+領域に印加する電圧を
変化させることにより放出電子量を変化させることを特
徴とする半導体電子放出素子の駆動方法である。
シヨツトキー障壁電極を有し、該ｐ型半導体内に、該シ
ヨツトキー障壁電極下に設けられたp+領域及び該p+領域
の周りに設けられたn+領域とを有しており、該シヨツト
キー障壁電極と該n+領域とにそれぞれ個別に電圧印加手
段が接続されていることを特徴とする半導体電子放出素
子であり、更には、ｐ型半導体上に、シヨツトキー障壁
電極を有し、該ｐ型半導体内に、該シヨツトキー障壁電
極下に設けられたp+領域及び該p+領域の周りに設けられ
たn+領域とを有して成る半導体電子放出素子の駆動方法
であって、該シヨツトキー障壁電極と該n+領域とにそれ
ぞれ独立して電圧を印加し、該n+領域に印加する電圧を
変化させることにより放出電子量を変化させることを特
徴とする半導体電子放出素子の駆動方法である。
以下、本発明の半導体電子放出素子の好ましい実施態
様について説明する。
様について説明する。
例えば、第１図（ａ）及び第１図（ｂ）に示す様に、
本発明の半導体電子放出素子は、まずｐ型半導体基体
（第１図（ｂ）の１及び２）上に、シヨツトキー障壁電
極８が設けられており、該シヨツトキー障壁電極８に接
合し且つ該ｐ型半導体基体（１及び２）の内部にp+領域
４（点状p+領域という）が形成されている。このｐ型半
導体基体は、例えば、Si、Ge、GaAs、GaP、AlAs、GaAs
P、AlGaAs、SiC、BP等の材料から成り、特に間接遷移型
で、バンドギヤツプの大きな材料が適している。第１図
（ｂ）に示されている様に、このｐ型半導体基体は、適
宜ドーパントのドーピングにより、p+層１、p-層２から
成る積層体である。又、上記シヨツトキー障壁電極８
は、例えばLaB6、BaB6、CaB6、SrB6、CeB6、YB6、YB4等
の低仕事関数材料から成るものであって、前記点状p+領
域４との間のシヨツトキー接合をｐ型半導体基体表面に
平行に形成することで、後述する如く、空乏層９及び電
界がｐ型半導体基体面に平行に形成される。即ち、電子
は電界に対して垂直な方向すなわち半導体内部から外部
へ向かうようなベクトルにそろえられるから、電子のエ
ネルギー分布の拡がりが小さくなるため、放出された電
子のエネルギー分布の拡がりも小さくなり、収束等に有
利な電子ビームが得られる。
本発明の半導体電子放出素子は、まずｐ型半導体基体
（第１図（ｂ）の１及び２）上に、シヨツトキー障壁電
極８が設けられており、該シヨツトキー障壁電極８に接
合し且つ該ｐ型半導体基体（１及び２）の内部にp+領域
４（点状p+領域という）が形成されている。このｐ型半
導体基体は、例えば、Si、Ge、GaAs、GaP、AlAs、GaAs
P、AlGaAs、SiC、BP等の材料から成り、特に間接遷移型
で、バンドギヤツプの大きな材料が適している。第１図
（ｂ）に示されている様に、このｐ型半導体基体は、適
宜ドーパントのドーピングにより、p+層１、p-層２から
成る積層体である。又、上記シヨツトキー障壁電極８
は、例えばLaB6、BaB6、CaB6、SrB6、CeB6、YB6、YB4等
の低仕事関数材料から成るものであって、前記点状p+領
域４との間のシヨツトキー接合をｐ型半導体基体表面に
平行に形成することで、後述する如く、空乏層９及び電
界がｐ型半導体基体面に平行に形成される。即ち、電子
は電界に対して垂直な方向すなわち半導体内部から外部
へ向かうようなベクトルにそろえられるから、電子のエ
ネルギー分布の拡がりが小さくなるため、放出された電
子のエネルギー分布の拡がりも小さくなり、収束等に有
利な電子ビームが得られる。
シヨツトキー障壁電極の厚さは、降伏時において該シ
ヨツトキー接合の空乏層内で生成される電子を通過させ
るのに充分な薄さであればよい。0.1μｍ以下が好まし
い。すなわちシヨツトキー障壁電極を電子ビーム蒸着等
で極めて薄く形成することができるため電子がシヨツト
キー障壁電極内を通過する際の散乱を低く押えるととも
に大気中での取り扱いが極めて容易となる。
ヨツトキー接合の空乏層内で生成される電子を通過させ
るのに充分な薄さであればよい。0.1μｍ以下が好まし
い。すなわちシヨツトキー障壁電極を電子ビーム蒸着等
で極めて薄く形成することができるため電子がシヨツト
キー障壁電極内を通過する際の散乱を低く押えるととも
に大気中での取り扱いが極めて容易となる。
又、上記点状p+領域４は、前記ｐ型半導体基体表面の
一部分に、他の部分よりも局部的に降伏電圧が低くなる
ような濃度範囲でドーピングが施された領域である。即
ち、この点状p+領域４を設けることにより、動作時に該
領域４で空乏層が極めて薄く形成され、局部的に降伏電
圧を下げる（低降伏電圧を有する部分を形成する）とと
もに高電界下で電子をホツト化するのに必要なエネルギ
ーを与えることができる。
一部分に、他の部分よりも局部的に降伏電圧が低くなる
ような濃度範囲でドーピングが施された領域である。即
ち、この点状p+領域４を設けることにより、動作時に該
領域４で空乏層が極めて薄く形成され、局部的に降伏電
圧を下げる（低降伏電圧を有する部分を形成する）とと
もに高電界下で電子をホツト化するのに必要なエネルギ
ーを与えることができる。
また、該点状p+領域４の幅を５μｍ以下とすることが
好ましい。これにより電流の集中による素子の熱破壊を
防止することができる。
好ましい。これにより電流の集中による素子の熱破壊を
防止することができる。
次に、本発明の半導体電子放出素子はｐ型半導体基体
内に設けられた前記点状p+領域４の周りにn+領域３が形
成されている。このn+領域３は、前記低降伏電圧を有す
る部分を前記半導体基体表面上に隔離するための領域で
あり、該n+領域３を形成することで、前記シヨツトキー
障壁電極８のエツジ部の高電界によるリークを防ぐこと
が出来る。
内に設けられた前記点状p+領域４の周りにn+領域３が形
成されている。このn+領域３は、前記低降伏電圧を有す
る部分を前記半導体基体表面上に隔離するための領域で
あり、該n+領域３を形成することで、前記シヨツトキー
障壁電極８のエツジ部の高電界によるリークを防ぐこと
が出来る。
更に、本発明の半導体電子放出素子は、前記シヨツト
キー障壁電極８と前記n+領域３とにそれぞれ独立の電圧
印加手段10、11が付設されている。
キー障壁電極８と前記n+領域３とにそれぞれ独立の電圧
印加手段10、11が付設されている。
本発明によれば、電子放出に直接関与するシヨツトキ
ー障壁電極のまわりに、n+領域と基体とのPN接合により
形成される先述した空乏層の広がりを、n+領域に印加す
る電圧を任意に変化させることにより、放出電流値の制
御および電子放出のON/OFFを可能としたものである。
ー障壁電極のまわりに、n+領域と基体とのPN接合により
形成される先述した空乏層の広がりを、n+領域に印加す
る電圧を任意に変化させることにより、放出電流値の制
御および電子放出のON/OFFを可能としたものである。
以下第２図（ａ）〜（ｃ）および第３図を用いて、本
発明の半導体電子放出素子の動作原理を説明する。
発明の半導体電子放出素子の動作原理を説明する。
リング状のn+領域３は、p-層２とPN接合を形成し、該
n+領域３にオーミツク電極６を介し、逆バイアスを印加
することにより、空乏層９を形成する。空乏層９の幅
は、該印加電圧により制御可能であり、低電圧下におい
ては第２図（ａ）のように狭く、点状p+領域４への電子
の流れはスムーズである。しかし、該印加電圧を上げる
に従い、空乏層９の幅は広がり、p-層２において電子が
流れることが可能な部分の抵抗値が上昇し、電子の供給
量が減り、それに伴い、電子放出量が減少する（第２図
（ｂ））。更に該印加電圧を上げると、空乏層９がオー
バーラツプし、電子の供給がストツプする（第２図
（ｃ））。以上の原理により、前述したようにシヨツト
キー電極８に印加した電圧は一定でも、オーミツク電極
６に印加する電圧を制御することにより、電子放出量を
制御できるのである。
n+領域３にオーミツク電極６を介し、逆バイアスを印加
することにより、空乏層９を形成する。空乏層９の幅
は、該印加電圧により制御可能であり、低電圧下におい
ては第２図（ａ）のように狭く、点状p+領域４への電子
の流れはスムーズである。しかし、該印加電圧を上げる
に従い、空乏層９の幅は広がり、p-層２において電子が
流れることが可能な部分の抵抗値が上昇し、電子の供給
量が減り、それに伴い、電子放出量が減少する（第２図
（ｂ））。更に該印加電圧を上げると、空乏層９がオー
バーラツプし、電子の供給がストツプする（第２図
（ｃ））。以上の原理により、前述したようにシヨツト
キー電極８に印加した電圧は一定でも、オーミツク電極
６に印加する電圧を制御することにより、電子放出量を
制御できるのである。
次に、第３図を用いて、本発明の半導体電子放出素子
における電子放出過程について説明する。
における電子放出過程について説明する。
ｐ型半導体と低仕事関数材料からなるシヨツトキーダ
イオードに逆バイアスを印加することによって、ｐ型半
導体の伝導帯の底ECはシヨツトキー電極の真空準位EVAC
よりも高いエネルギー準位となる。アバランシエ増幅に
よって生成された電子は、半導体−金属電極界面に生ず
る空乏層内の電界によって格子温度よりも高いエネルギ
ーを得て、低仕事関数材料からなるシヨツトキー電極へ
注入される。格子散乱等によってエネルギーを失わず、
シヨツトキー電極表面の仕事関数より大きなエネルギー
を持った電子は、シヨツトキー電極表面（すなわち電子
放出部）より、真空中に放出される。
イオードに逆バイアスを印加することによって、ｐ型半
導体の伝導帯の底ECはシヨツトキー電極の真空準位EVAC
よりも高いエネルギー準位となる。アバランシエ増幅に
よって生成された電子は、半導体−金属電極界面に生ず
る空乏層内の電界によって格子温度よりも高いエネルギ
ーを得て、低仕事関数材料からなるシヨツトキー電極へ
注入される。格子散乱等によってエネルギーを失わず、
シヨツトキー電極表面の仕事関数より大きなエネルギー
を持った電子は、シヨツトキー電極表面（すなわち電子
放出部）より、真空中に放出される。
本発明の半導体電子放出素子及びその駆動方法につい
て、以下実施例により更に詳述する。
て、以下実施例により更に詳述する。
実施例１ 第１図（ａ）及び（ｂ）に示す半導体電子放出素子を
以下の〜に従って作製した。即ち、 不純物濃度が５×1018cm-3のSiドープのp+GaAs基板１
上にMOCVD（有機金属化学的気相成長）法によりZn濃度
が２×1016cm-3のp-層２を成長させた。
以下の〜に従って作製した。即ち、 不純物濃度が５×1018cm-3のSiドープのp+GaAs基板１
上にMOCVD（有機金属化学的気相成長）法によりZn濃度
が２×1016cm-3のp-層２を成長させた。
次にFIB（集束イオンビーム）注入技術を用いて、リ
ング状n+領域３にはSiイオンを不純物濃度が１×1019cm
-3になるように、又点状p+領域４にはBeイオンを不純物
濃度が２×1018cm-3になるようにそれぞれイオン注入を
行い、アニールにより活性化した。
ング状n+領域３にはSiイオンを不純物濃度が１×1019cm
-3になるように、又点状p+領域４にはBeイオンを不純物
濃度が２×1018cm-3になるようにそれぞれイオン注入を
行い、アニールにより活性化した。
その後、表面に絶縁膜５としてSiO2を真空蒸着し、通
常のフオトリソグラフイーにより、開口部を設けた。
常のフオトリソグラフイーにより、開口部を設けた。
リング状n+領域３上および基板裏面に、それぞれAu/C
rおよびAu/Geを真空蒸着し、熱処理によりオーミツク電
極６、７を形成した。
rおよびAu/Geを真空蒸着し、熱処理によりオーミツク電
極６、７を形成した。
更にGaAsに対してシヨツトキー電極８となる材料とし
て、低仕事関数材料であるLaB6（φwk≒2.6eV）を電子
ビーム蒸着し、シヨツトキー電極とした。
て、低仕事関数材料であるLaB6（φwk≒2.6eV）を電子
ビーム蒸着し、シヨツトキー電極とした。
このようにして作製した半導体電子放出素子を１×10
-7Torrに保たれた真空チヤンバー内に入れ、電源10によ
り逆バイアス5V、電源11により逆バイアス5Vをそれぞれ
印加することにより、約1nAの電子放出が観測された。
また電源11の逆バイアスを5Vより上昇させるに従い、電
子放出が減少し約12Vを印加することにより、電子放出
が観測されなくなった。
-7Torrに保たれた真空チヤンバー内に入れ、電源10によ
り逆バイアス5V、電源11により逆バイアス5Vをそれぞれ
印加することにより、約1nAの電子放出が観測された。
また電源11の逆バイアスを5Vより上昇させるに従い、電
子放出が減少し約12Vを印加することにより、電子放出
が観測されなくなった。
実施例２ 第４図（ａ）及び（ｂ）に示す半導体電子放出素子を
以下の〜に従って作製した。即ち、 不純物濃度が１×1019cm-3のAsドープのp+Si基板21上
にCVD（化学的気相成長）法またはLPE（液相エピタキシ
ヤル成長）法によってAs濃度が１×1016cm-3のp-層22を
成長させた。
以下の〜に従って作製した。即ち、 不純物濃度が１×1019cm-3のAsドープのp+Si基板21上
にCVD（化学的気相成長）法またはLPE（液相エピタキシ
ヤル成長）法によってAs濃度が１×1016cm-3のp-層22を
成長させた。
次にFIB（集束イオンビーム）注入技術を用いて、リ
ング状n+領域23は、300KeVおよび100KeVに加速したＢイ
オン注入（２段注入法）により、不純物濃度が１×1019
cm-3になるようにした。またリング状n+領域24は、150K
eVに加速したＢイオン注入により、不純物のピーク濃度
が５×1018cm-3になるようにした。イオン注入では通常
深さ方向の注入イオンの濃度分布がガウス分布を示すた
め、濃度は深さ方向にピークを持ち、表面付近やピーク
値よりも深い領域では、低濃度となる。このため、本素
子においても、リング状n+領域24は、表面よりも深い位
置に存在する様なイオン注入条件を選んだ。
ング状n+領域23は、300KeVおよび100KeVに加速したＢイ
オン注入（２段注入法）により、不純物濃度が１×1019
cm-3になるようにした。またリング状n+領域24は、150K
eVに加速したＢイオン注入により、不純物のピーク濃度
が５×1018cm-3になるようにした。イオン注入では通常
深さ方向の注入イオンの濃度分布がガウス分布を示すた
め、濃度は深さ方向にピークを持ち、表面付近やピーク
値よりも深い領域では、低濃度となる。このため、本素
子においても、リング状n+領域24は、表面よりも深い位
置に存在する様なイオン注入条件を選んだ。
点状p+領域25にはAsイオンを不純物濃度が１×1018に
なるようにイオン注入を行い、アニールによりそれぞれ
の注入領域を活性化した。
なるようにイオン注入を行い、アニールによりそれぞれ
の注入領域を活性化した。
その後表面に絶縁膜26としてSiO2を真空蒸着し、通常
のフオトリソグラフイーにより開口部を設けた。
のフオトリソグラフイーにより開口部を設けた。
またリング状n+領域の一部に対して、基板表面からオ
ーミツク電極28とコンタクトがとれるようにコンタクト
ホール31を形成した。
ーミツク電極28とコンタクトがとれるようにコンタクト
ホール31を形成した。
リング状n+領域23、24および基板裏面にそれぞれAlを
真空蒸着し、オーミツク電極27、28、29を形成した。
真空蒸着し、オーミツク電極27、28、29を形成した。
更にシヨツトキー電極30となる材料として、低仕事関
数材料であるGa（φwk≒3.1eV）を100Å真空蒸着し、熱
処理によってGaSi2を形成させ、点状p+領域25と良質な
シヨツトキー接合を形成させた。
数材料であるGa（φwk≒3.1eV）を100Å真空蒸着し、熱
処理によってGaSi2を形成させ、点状p+領域25と良質な
シヨツトキー接合を形成させた。
以上のようにして作製した半導体電子放出素子におい
て、電源33および34に逆バイアス6Vを印加したところ、
0.2nAの電子放出が観測された。また電源34の電圧を12V
まで徐々に上げる過程において、電子放出は減少し、約
12Vで観測されなくなった。この素子の動作原理は第５
図（ａ）〜（ｃ）に示す如く、実施例１で示したものと
同様であり、リング状n+領域23はシヨツトキーバリアダ
イオードにおいて、逆バイアスでのシヨツトキーバリア
周囲でのブレークダウンを防止するためのガードリング
と同じ機能を有するが、本素子においては更に点状p+領
域への電界の集中に寄与している。
て、電源33および34に逆バイアス6Vを印加したところ、
0.2nAの電子放出が観測された。また電源34の電圧を12V
まで徐々に上げる過程において、電子放出は減少し、約
12Vで観測されなくなった。この素子の動作原理は第５
図（ａ）〜（ｃ）に示す如く、実施例１で示したものと
同様であり、リング状n+領域23はシヨツトキーバリアダ
イオードにおいて、逆バイアスでのシヨツトキーバリア
周囲でのブレークダウンを防止するためのガードリング
と同じ機能を有するが、本素子においては更に点状p+領
域への電界の集中に寄与している。
以上詳細に説明したように本発明によりシヨツトキー
型の電子源を作製するにあたり、シヨツトキー接合を半
導体面に平行に形成することで放出電子のエネルギー分
布の広がりを狭くすることが出来る。さらにシヨツトキ
ー電極を仕事関数の小さく大気中安定な材料を用いたこ
とで効率の改善及び大気中取り拠いの容易さを実現出来
る。更に、シヨツトキー接合においてｎ型領域のガード
リングを設けることにより電極周囲で生じるリークを防
いで効率の改善を行ない、さらに微小な点状p+領域を設
けて電流を集中し、かつ微小にすることで発熱による素
子の破壊を防ぐ効果がある。
型の電子源を作製するにあたり、シヨツトキー接合を半
導体面に平行に形成することで放出電子のエネルギー分
布の広がりを狭くすることが出来る。さらにシヨツトキ
ー電極を仕事関数の小さく大気中安定な材料を用いたこ
とで効率の改善及び大気中取り拠いの容易さを実現出来
る。更に、シヨツトキー接合においてｎ型領域のガード
リングを設けることにより電極周囲で生じるリークを防
いで効率の改善を行ない、さらに微小な点状p+領域を設
けて電流を集中し、かつ微小にすることで発熱による素
子の破壊を防ぐ効果がある。
しかも、本発明の素子は、上記効果に加えて放出電子
量の制御、即ち、ON/OFF制御を含むアナログ的な放出電
子量の制御をアバランシエ・ブレークダウンとは別のPN
接合により形成される空乏層の幅を制御することによ
り、効率良く精密に行うことができる。
量の制御、即ち、ON/OFF制御を含むアナログ的な放出電
子量の制御をアバランシエ・ブレークダウンとは別のPN
接合により形成される空乏層の幅を制御することによ
り、効率良く精密に行うことができる。
第１図（ａ）、（ｂ）は本発明の半導体電子放出素子の
一実施例を示す概略構成図であり、第１図（ａ）はその
平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ断面図を
示す。 第２図（ａ）〜（ｃ）は、第１図（ａ）、（ｂ）に示さ
れた本発明の半導体電子放出素子の動作原理を説明する
為の図。 第３図は本発明の半導体電子放出素子のバンド図。 第４図（ａ）、（ｂ）は本発明の半導体電子放出素子の
他の実施例を示す概略構成図であり、第４図（ａ）はそ
の平面図、第４図（ｂ）は第４図（ａ）のＢ−Ｂ断面図
を示す。 第５図（ａ）〜（ｃ）は、第４図（ａ）、（ｂ）に示さ
れた本発明の半導体電子放出素子の動作原理を示す図。 １……p+層 ２……p-層 ３、23、24……リング状n+領域 ４、25……点状p+領域 ５、26……絶縁膜 ６、７、27、28、29……オーミツク電極 ８、30……シヨツトキー障壁電極 ９、32……空乏層 10、11、33、34……電源 31……コンタクトホール
一実施例を示す概略構成図であり、第１図（ａ）はその
平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ断面図を
示す。 第２図（ａ）〜（ｃ）は、第１図（ａ）、（ｂ）に示さ
れた本発明の半導体電子放出素子の動作原理を説明する
為の図。 第３図は本発明の半導体電子放出素子のバンド図。 第４図（ａ）、（ｂ）は本発明の半導体電子放出素子の
他の実施例を示す概略構成図であり、第４図（ａ）はそ
の平面図、第４図（ｂ）は第４図（ａ）のＢ−Ｂ断面図
を示す。 第５図（ａ）〜（ｃ）は、第４図（ａ）、（ｂ）に示さ
れた本発明の半導体電子放出素子の動作原理を示す図。 １……p+層 ２……p-層 ３、23、24……リング状n+領域 ４、25……点状p+領域 ５、26……絶縁膜 ６、７、27、28、29……オーミツク電極 ８、30……シヨツトキー障壁電極 ９、32……空乏層 10、11、33、34……電源 31……コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−254037（ＪＰ，Ａ) 特開 平１−220328（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 1/30,29/04 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】ｐ型半導体上に、シヨツトキー障壁電極を
有し、該ｐ型半導体内に、該シヨツトキー障壁電極下に
設けられたp+領域及び該p+領域の周りに設けられたn+領
域とを有しており、該シヨツトキー障壁電極と該n+領域
とにそれぞれ個別に電圧印加手段が接続されていること
を特徴とする半導体電子放出素子。 - 【請求項２】ｐ型半導体上に、シヨツトキー障壁電極を
有し、該ｐ型半導体内に、該シヨツトキー障壁電極下に
設けられたp+領域及び該p+領域の周りに設けられたn+領
域とを有して成る半導体電子放出素子の駆動方法であっ
て、該シヨツトキー障壁電極と該n+領域とにそれぞれ独
立して電圧を印加し、該n+領域に印加する電圧を変化さ
せることにより放出電子量を変化させることを特徴とす
る半導体電子放出素子の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18316990A JP3005023B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体電子放出素子とその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18316990A JP3005023B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体電子放出素子とその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0471136A JPH0471136A (ja) | 1992-03-05 |
| JP3005023B2 true JP3005023B2 (ja) | 2000-01-31 |
Family
ID=16130992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18316990A Expired - Fee Related JP3005023B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体電子放出素子とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3005023B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101844210B1 (ko) | 2018-02-06 | 2018-05-14 | 윤길수 | 굴삭기 버킷의 틸팅장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100730165B1 (ko) * | 2005-11-21 | 2007-06-19 | 삼성에스디아이 주식회사 | 발광 소자 및 이를 이용한 평판 디스플레이 장치 |
-
1990
- 1990-07-10 JP JP18316990A patent/JP3005023B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101844210B1 (ko) | 2018-02-06 | 2018-05-14 | 윤길수 | 굴삭기 버킷의 틸팅장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0471136A (ja) | 1992-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2788243B2 (ja) | 半導体電子放出素子及び半導体電子放出装置 | |
| US5554859A (en) | Electron emission element with schottky junction | |
| US5814832A (en) | Electron emitting semiconductor device | |
| JP3005023B2 (ja) | 半導体電子放出素子とその駆動方法 | |
| JPH10200132A (ja) | 高速ダイオード | |
| JPS62229731A (ja) | 電子ビ−ム発生用半導体デバイス | |
| EP0416626B1 (en) | Electron emitting semiconductor device | |
| JP2820450B2 (ja) | 半導体電子放出素子 | |
| JP2774155B2 (ja) | 電子放出素子 | |
| JP2780819B2 (ja) | 半導体電子放出素子 | |
| JP3137267B2 (ja) | 半導体電子放出素子 | |
| JPH0689657A (ja) | 半導体電子放出素子の製造方法 | |
| JP3135070B2 (ja) | 半導体電子放出素子 | |
| JP2765982B2 (ja) | 半導体電子放出素子およびその製造方法 | |
| JPH04102373A (ja) | 半導体電子放出素子 | |
| JPH03254037A (ja) | 半導体電子放出素子 | |
| JPH06162918A (ja) | 半導体電子放出素子並びにその製造方法 | |
| JP3403165B2 (ja) | 電子放出素子の製造方法 | |
| JP2726116B2 (ja) | 半導体電子放出素子およびその製造方法 | |
| JP2675867B2 (ja) | 半導体光放出素子 | |
| JPH0395824A (ja) | 半導体電子放出素子 | |
| JPH0395825A (ja) | 半導体電子放出素子 | |
| JPH0574332A (ja) | 半導体電子放出素子 | |
| JPH0574328A (ja) | 半導体電子放出素子 | |
| JPH0574329A (ja) | 半導体電子放出素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |