JPH0574329A

JPH0574329A - 半導体電子放出素子

Info

Publication number: JPH0574329A
Application number: JP23445591A
Authority: JP
Inventors: Nobuo Watanabe; 信男渡邊; Takeo Tsukamoto; 健夫塚本; Norio Kaneko; 典夫金子
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-09-13
Filing date: 1991-09-13
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】素子構造および製造工程の簡略化とともに、
素子動作の高速化を可能にする。【構成】電子放出部が、金属膜１０７とショットキ障
壁接合を形成してアバランシェ降伏を生じる高濃度Ｐ型
半導体領域１０３を備え、さらに、該高濃度Ｐ型半導体
領域１０３の周囲に位置する半絶縁性領域１０２と、前
記高濃度Ｐ型半導体領域１０３に接触して位置し、該高
濃度Ｐ型半導体領域１０３にキャリアを供給するＰ型半
導体領域１０４とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体電子放出素子に係
わり、特にアバランシェ降伏をおこさせホット化した電
子を放出させる半導体電子放出素子に関する。

【０００２】

【従来の技術】従来の半導体電子放出素子のうち、アバ
ランシェ降伏機構を用いたものとしては、例えば米国特
許第４２５９６７８号及び米国特許第４３０３９３０号
に記載されているものが知られている。これらの半導体
電子放出素子は、半導体基板上にＰ型半導体層とＮ型半
導体層とを形成し、そのＮ型半導体層の表面にセシウム
等を付着させて表面の仕事関数を低下させることにより
電子放出部を形成したものである。そして前記Ｐ型半導
体層と前記Ｎ型半導体層とにより形成されたＰＮ接合の
両端に逆バイアス電圧を印加してアバランシェ降伏を起
こすことにより電子をホット化し、電子放出部から半導
体基板表面に垂直な方向に電子放出を行なうものであ
る。

【０００３】また別に、特開平０１−２２０３２８号に
示されているように、Ｐ型半導体と金属材料、あるいは
Ｐ型半導体と金属化合物とによりショットキ障壁接合を
形成し、そのショットキ障壁接合の両端に逆バイアス電
圧を印加してアバランシェ降伏を起こすことにより電子
をホット化し、電子放出部から半導体基板表面に垂直な
方向に電子放出を行なうものがある。

【０００４】上述した半導体電子放出素子はＰＮ接合あ
るいはショットキ障壁接合の両端に逆バイアス電圧を印
加した時に、空乏層幅が最も薄く形成される高濃度Ｐ型
半導体領域においてアバランシェ降伏を起こし、そこで
生成されるエネルギーの高い電子を固体表面より外部へ
放出させるものである。しかしながら、ＰＮ接合あるい
はショットキ障壁接合の周囲での空乏層の形状は、その
半導体のキャリア濃度および印加電圧に依って決定され
る曲率半径を有する。したがって、本来必要とする高濃
度Ｐ型半導体領域でアバランシェ降伏が生じるよりも低
い印加電圧において、その空乏層周囲で降伏あるいは電
流のリークが起こってしまい、素子特性を悪化させてし
まう恐れがある。

【０００５】また、このＰＮ接合あるいはショットキ障
壁接合の電子放出素子において、アバランシェ降伏を生
じる高濃度Ｐ型半導体領域の周囲のＰ型半導体のキャリ
ア濃度を低下させることにより空乏層周囲の曲率半径を
大きくし、そこでの低電圧での降伏を防ぐことが可能で
あるが、キャリアを供給するための電極とアバランシェ
降伏を起こす高濃度Ｐ型半導体領域との間の電気抵抗値
が高くなり、素子の動作電圧が上昇するばかりでなく、
ジュール熱の発生等による素子特性の悪化の問題が発生
する。

【０００６】そこで、従来の素子においては、高濃度Ｐ
型半導体領域の周囲のＰ型半導体領域のキャリア濃度を
低下させずに、高濃度Ｎ型半導体のガードリング構造体
を形成し、この空乏層周囲の曲率半径を大きく形成して
そこでの降伏や電流のリークを防止していた。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体電子放出素子の素子構造では、リング状
のＮ型半導体領域（ガードリング構造体）を高濃度に形
成するためのイオン注入あるいは熱拡散等の製造工程
や、その高濃度Ｎ型半導体のガードリングに電圧を印加
するためのオーム性接合電極を形成する工程が必要とな
り、製造工程が煩雑になるという問題点がある。また、
その高濃度Ｎ型半導体のガードリングやそのオーム性接
合電極を形成するための広い領域を必要とし、素子の小
型化が困難であるという問題点がある。

【０００８】本発明は、上記従来の技術が有する問題点
に鑑みてなされたもので、素子構造および製造工程の簡
略化とともに素子動作の高速化を可能にする半導体電子
放出素子を提供することを目的としている。

【０００９】

【課題を解決するための手段】本発明は、金属材料ある
いは金属化合物材料とＰ型半導体とのショットキ障壁接
合からなる電子放出部を有して固体表面から電子を放出
する半導体電子放出素子において、前記電子放出部が、
前記ショットキ障壁接合を形成してアバランシェ降伏を
生じる第１のＰ型半導体領域を備え、さらに、前記第１
のＰ型半導体領域へキャリアを供給する第２のＰ型半導
体領域と、前記第１のＰ型半導体領域の周囲に位置する
半絶縁性領域とを有する構造のものである。

【００１０】また、本発明は、Ｎ型半導体とＰ型半導体
とのＰＮ接合からなる電子放出部を有して固体表面から
電子を放出する半導体電子放出素子において、前記電子
放出部が、前記ＰＮ接合を形成してアバランシェ降伏を
生じる第１のＰ型半導体領域を備え、さらに、前記第１
のＰ型半導体領域へキャリアを供給する第２のＰ型半導
体領域と、前記第１のＰ型半導体領域の周囲に位置する
半絶縁性領域とを有する構造のものである。

【００１１】

【作用】金属材料あるいは金属化合物材料とＰ型半導体
とのショットキ障壁接合を用いた電子放出部を有する半
導体電子放出素子、あるいはＮ型半導体層とＰ型半導体
層とのＰＮ接合を用いた電子放出部を有する半導体電子
放出素子において、前記ショトキ障壁接合あるいはＰＮ
接合を形成してアバランシェ降伏を生じる第１のＰ型半
導体領域と、前記第１のＰ型半導体領域へとキャリアを
供給する第２のＰ型半導体領域と、前記第１のＰ型半導
体領域の周囲に半絶縁性領域を有する構造とすることに
より、動作電圧を印加した状態において、前記第１のＰ
型半導体領域に形成される空乏化領域の周囲は、その周
囲に存在するキャリアを持たない（空乏化している）半
絶縁性領域と連続的に繋がり保護されるので、前記第１
のＰ型半導体領域の周囲部でアバランシェ降伏や電流の
リークは起こらない。ここで、前記第１のＰ型半導体領
域へのキャリアの供給路として、任意のキャリア濃度を
有する第２のＰ型半導体領域を形成することにより、素
子の直列抵抗値を任意の値とすることが可能となる。

【００１２】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。（実施例１）まず、第１実施例について図１を参照して
説明する。

【００１３】図１は、本発明の第１実施例であるショッ
トキ障壁接合型の半導体電子放出素子を示す断面図であ
る。

【００１４】本実施例の半導体電子放出素子は、高濃度
Ｐ型半導体基板１０１上の略中央部に、円筒状の、第１
のＰ型半導体領域である高濃度Ｐ型半導体領域１０３と
該高濃度Ｐ型半導体領域１０３にキャリアを供給するた
めの第２のＰ型半導体領域であるＰ型半導体領域１０４
とを接触して配置し、さらに、前記高濃度Ｐ型半導体領
域１０３およびＰ型半導体領域１０４の周囲に外側に向
って同心円状に半絶縁性領域１０２を配置するととも
に、素子表面に、前記高濃度Ｐ型半導体領域１０３との
ショットキ障壁接合を形成する金属膜１０７を配してな
るショットキ障壁接合型の素子である。

【００１５】さらに、本実施例の半導体電子放出素子
は、前記ショットキ障壁接合に逆方向電圧を印加するた
めの、高濃度Ｐ型半導体基板１０１に対するオーム性接
合電極１０６と前記金属膜１０７に対する電極配線１０
８とが設けられており、前記逆方向電圧は前記オーム性
接合電極１０６と金属膜１０７を介して電源１０９から
印加される。

【００１６】なお、前記電極配線１０８は、前述したＰ
型半導体領域あるいは半絶縁性領域との短絡を防ぐた
め、該半絶縁性領域１０２の表面縁部に沿って形成した
絶縁膜１０５を介して金属膜１０８と接触している。

【００１７】ここで、図２を参照してショットキ障壁接
合型を用いた半導体電子放出素子における電子放出過程
について説明する。

【００１８】Ｐ型半導体とショットキ障壁接合を形成し
てなるショットキダイオードに逆バイアス電圧を印加す
ることにより、Ｐ型半導体の電導帯の底Ｅ_c はショット
キ障壁を形成する金属電極の真空準位Ｅ_VAC よりも高い
エネルギー準位となり、アバランシェ降伏が発生する。
アバランシェ降伏によって生成された電子は、半導体−
金属電極界面に生ずる空乏層内の電界によって格子温度
よりも高いエネルギーを得て、Ｐ型半導体からショット
キ障壁接合を形成する金属電極へと注入される。ショッ
トキ障壁接合を形成する金属電極表面の仕事関数よりも
大きなエネルギーを持った電子は、真空中へ放出され
る。したがって、従来と同様に電子放出部表面を低仕事
関数処理することは電子放出量の増加につながる。本実
施例のショットキ障壁接合型の半導体電子放出素子にお
いて、アバランシェ降伏の起る領域１１１と空乏化領域
１１０の形状の一例を図３に示す。

【００１９】以下、図１に示した半導体電子放出素子の
具体的な製造工程の一例について説明する。

【００２０】（１）キャリア濃度が５×１０¹⁸cm^-3の亜
鉛（Ｚｎ）ドープの高濃度Ｐ型半導体基板１０１（Ｇａ
Ａｓ）上に分子線エピタキシャル成長（ＭＢＥ）法によ
り、ベリリウム（Ｂｅ）の濃度が１×１０¹⁵cm^-3以下の
低濃度Ｐ型ＧａＡｓ半導体層を厚さ０．６μm成長し
た。この低濃度Ｐ型ＧａＡｓ半導体層が後に半絶縁性領
域１０２となる。

【００２１】（２）前記低濃度Ｐ型ＧａＡｓ半導体層に
おいて、Ｐ型半導体領域１０３に相当する領域に、前記
低濃度Ｐ型ＧａＡｓ半導体層表面から深さ約０．２μm
に渡り不純物濃度が２×１０¹⁸cm^-3となるように、集束
イオンビーム（ＦＩＢ）注入法により４０ｋｅＶに加速
したＢｅイオンを注入した。

【００２２】（３）前記低濃度Ｐ型ＧａＡｓ半導体層に
おいて、Ｐ型半導体領域１０４に相当する領域には、不
純物濃度が１×１０¹⁸cm^-3となるように前記高濃度Ｐ型
半導体基板１０１に到達するまで、ＦＩＢ注入法により
１６０ｋｅＶに加速したＢｅイオンを注入した。

【００２３】（４）前述のようにＢｅイオンを注入した
低濃度Ｐ型ＧａＡｓ半導体層の表面に、熱処理のキャッ
プ材としてＳｉＯ₂ をスパッタリング法により厚さ約
０．１μm 堆積後、１０秒間の８５０℃の熱処理により
注入部を活性化した。

【００２４】（５）前述の熱処理用のＳｉＯ₂ 膜を除去
した後、通常のフォトリソグラフィー法により、前記低
濃度Ｐ型ＧａＡｓ半導体層において、半絶縁性領域１０
２に相当する領域の反転パターンを形成し、少なくとも
前記低濃度Ｐ型ＧａＡｓ半導体層表面から前記高濃度Ｐ
型半導体基板１０１表面まで一様な濃度（約２×１０ ¹⁹
cm^-3）となるように、２００ｋｅＶ、８０ｋｅＶ、２０
ｋｅＶに加速したボロン（Ｂ）イオンを注入して半絶縁
性領域１０２を形成した。

【００２５】（６）次に、絶縁膜１０５としてＳｉＯ₂
を厚さ０．５μm 成膜する。また、前記高濃度Ｐ型半導
体基板１０１の裏面に金（Ａｕ）／クロム（Ｃｒ）を真
空蒸着して３５０℃、５分の熱処理によりオーム性接合
電極１０６を形成した。

【００２６】（７）つづいて、通常のフォトリソグラフ
ィー法により、前記ショットキ障壁接合を形成するため
前記絶縁膜１０５の開口を形成した後、Ｐ型ＧａＡｓ半
導体からなる高濃度Ｐ型半導体領域１０３に対してショ
ットキ障壁接合を形成する材料としてタングステン
（Ｗ）を選択し、前記開口内に電子ビーム蒸着と通常の
フォトリソグラフィーにより厚さ８nmの金属膜１０７を
形成した。この金属膜１０７を形成することにより前記
高濃度Ｐ型半導体領域１０３とのショットキ障壁接合の
電子放出部が形成されたことになる。

【００２７】（８）その後、前記絶縁膜１０５と金属膜
１０７との接合部分に、アルミニウムを真空蒸着し、通
常のフォトリソグラフィー法により、電極配線１０８を
形成した。

【００２８】このようにして作製された半導体電子放出
素子を、真空度が約１×１０^-7Torrに保たれた真空チャ
ンバ内に設置し、電源１０９によりオーム性接合電極１
０６と電極配線１０８との間に７Ｖを印加したところ、
高濃度Ｐ型半導体領域１０３の上部の金属膜１０７表面
より約１５ｐＡの電子放出が観測された。また、印加電
圧（素子電圧）を１０Ｖまで順次増大したところ、図４
に示すように、電子放出量（エミッション電流）も約１
００ｐＡまで順次増大した。この素子電圧印加時の空乏
化領域１１０（図３参照）は、高濃度Ｐ型半導体領域１
０３において、金属膜１０７とのショットキ障壁界面よ
り約０．０４μm 広がっていると考えられる。この空乏
化領域１１０の周囲は空乏化した半絶縁性領域１０２に
よって保護されているので、電界が最も集中するのは高
濃度Ｐ型半導体領域１０３のアバランシェ領域１１１
（図３参照）の部分であり、この領域において効率よく
アバランシェ降伏が起こる。

【００２９】また、上記作製条件において、第１のＰ型
半導体領域である高濃度Ｐ型半導体領域１０３にキャリ
アを供給する第２のＰ型半導体領域であるＰ型半導体領
域１０４の不純物濃度のみを３×１０¹⁸cm^-3となるよう
に変えて作製した半導体電子放出素子を同様の真空チャ
ンバ内に設置したときの電気特性を図５に示した。その
半導体電子放出素子に対し電源１０９により素子電圧５
Ｖを印加したところ、高濃度Ｐ型半導体領域１０３の上
部の金属膜１０７表面より２０ｐＡ（エミッション電
流）の電子放出が観測された。また、素子電圧を７Ｖま
で順次増大したところ、エミッション電流も約１００ｐ
Ａまで順次増大した。

【００３０】また、本実施例において、電極配線１０８
上に、絶縁膜を介して別の電極を設け、該電極と前記電
極配線１０８との間に電位差を設定することによって、
電子放出部から放出した電子の飛行方向および運動エネ
ルギーを規制することが可能である。

【００３１】このように、前記Ｐ型半導体領域１０４の
キャリア濃度を変えることにより、半導体電子放出素子
の電流電圧特性を規定することが可能である。また、そ
れによって、Ｐ型半導体領域１０４の抵抗値が低下する
ことになり、素子の直列抵抗値が減少でき、動作速度を
速くすることが可能となった。

【００３２】上述した実施例では、半導体としてＧａＡ
ｓを用いた例を示したが、他の半導体材料として、原理
的には例えばＳｉ、Ｇｅ、ＧａＰ、ＡｌＡｓ、ＧａＡｓ
Ｐ、ＡｌＧａＡｓ、ＳｉＣ、ＢＰ、ＡｌＮ、ダイヤモン
ド等が適用可能であり、特に間接遷移型でバンドギャッ
プの大きい材料が適している。また、半絶縁性領域１０
２を形成するには、結晶内部の各種の内因性欠陥や残留
不純物および意図的に加えた補償用不純物によって形成
可能である。この半絶縁性領域１０２を形成する場合、
ドーパントを含まないアンドープ結晶も半絶縁性を有す
るので適用可能である。

【００３３】本実施例では、前記半絶縁性領域１０２を
Ｂイオン注入により形成したが、半導体としてＧａＡｓ
を用いた場合、Ｂイオンの他にクロム（Ｃｒ）、酸素
（Ｏ）あるいは水素（Ｈ）等のイオン種を用いても同様
な結果を得ることができる。

【００３４】オーム性接合電極１０６の材料としては、
タングステン（Ｗ）の他にＡｌ、Ａｕ、ＬａＢ₆等一般
に知られている、前記Ｐ型半導体に対してショットキ障
壁接合を形成するものであれば良い。ただし、前述した
ように、この電極表面の仕事関数は小さいほど電子放出
効率が増大するので、電極材料の仕事関数が大きい場合
は表面にＣｓ等の低仕事関数材料を薄く被覆することに
より電子放出効率を向上させることができる。（実施例２）次に、本発明の第２の実施例について図６
の（ａ）、（ｂ）を参照して説明する。

【００３５】図６は、本発明の第２実施例であるＰＮ接
合型の半導体電子放出素子を示す図であり、（ａ）は断
面図、（ｂ）は空乏層形状を示す断面図である。

【００３６】本実施例の半導体電子放出素子は、高濃度
Ｐ型半導体基板５０１上の略中央部に、円筒状の、第１
のＰ型半導体領域である高濃度Ｐ型半導体領域５０３と
該高濃度Ｐ型半導体領域５０３にキャリアを供給するた
めの第２のＰ型半導体領域であるＰ型半導体領域５０４
とを接触して配置し、さらに、前記高濃度Ｐ型半導体領
域５０３およびＰ型半導体領域５０４の周囲に外側に向
って同心円状に半絶縁性領域５０２を配置するととも
に、前記高濃度Ｐ型半導体領域５０３とのＰＮ接合を形
成する高濃度Ｎ型半導体領域５０９を素子表面に配した
ＰＮ接合型の素子である。

【００３７】さらに、本実施例の半導体電子放出素子
は、前記ＰＮ接合部に逆方向電圧を印加するための、高
濃度Ｐ型半導体基板５０１に対するオーム性接合電極５
０６と高濃度Ｎ型半導体領域５０９に対するオーム性接
合電極５０８と、前記高濃度Ｎ型半導体領域５０９表面
に形成した低仕事関数被膜５０７とが設けられており、
前記逆方向電圧は前記オーム性接合電極５０６、５０８
を介して電源５１０から印加される。

【００３８】なお、オーム性接合電極５０８は前記半絶
縁性領域５０２との短絡を防ぐため、該半絶縁性領域５
０２の表面縁部に沿って形成された絶縁膜５０５を介し
て前記高濃度Ｎ型半導体領域５０９に接触されている。
また、図６の（ｂ）において５１１は前記逆方向電圧を
印加した状態での空乏化領域端の形状を示しており、５
１２は前記逆方向電圧を印加することでアバランシェ降
伏が起る領域を示している。

【００３９】以下、本実施例のＰＮ接合型の半導体電子
放出素子の具体的な製造工程の一例について説明する。

【００４０】（１）キャリア濃度が５×１０¹⁸cm^-3のＺ
ｎドープの高濃度Ｐ型半導体基板５０１（ＧａＡｓ）上
にＭＢＥ法により、Ｓｉ濃度が１×１０¹⁵cm^-3以下の低
濃度Ｎ型ＧａＡｓ半導体層を厚さ０．６μm 成長した。
この低濃度Ｎ型ＧａＡｓ半導体層が後に半絶縁性領域５
０２となる。

【００４１】（２）前記低濃度Ｎ型ＧａＡｓ半導体層に
おいて、高濃度Ｐ型半導体領域５０３に相当する領域
に、前記低濃度Ｎ型ＧａＡｓ半導体層表面から深さ０．
２μmに渡り不純物濃度が２×１０¹⁸cm^-3となるよう
に、ＦＩＢ注入法により４０ｋｅＶに加速したＢｅイオ
ンを順次注入した。

【００４２】（３）前記低濃度Ｎ型ＧａＡｓ半導体層に
おいて、Ｐ型半導体領域５０４に相当する領域には、不
純物濃度が５×１０¹⁷cm^-3となるように、前記高濃度Ｐ
型半導体基板５０１に到達するまで、ＦＩＢ注入法によ
り１６０ｋｅＶに加速したＢｅイオンを注入した。

【００４３】（４）前記低濃度Ｎ型ＧａＡｓ半導体層に
おいて、高濃度Ｎ型半導体領域５０９に相当する領域
に、通常のイオン注入法により深さ１０nmに渡り不純物
濃度が約１×１０¹⁹cm^-3となるように１０ｋｅＶに加速
したＳｉイオンの注入を行なった。この高濃度Ｎ型半導
体領域５０９は、アバランシェ降伏により生成された電
子が通過するため厚すぎるとそこでの散乱によりエネル
ギーロスが大きくなり、電子放出量を著しく低下させて
しまう。そこで、このイオン注入は、低加速電圧で行な
うか、あるいは表面をエッチングするなどして、厚さを
１０nm以下に形成するのが望ましい。この高濃度Ｎ型半
導体領域５０９を形成することにより、前記高濃度Ｐ型
半導体領域５０３とのＰＮ接合からなる電子放出部が形
成されたことになる。

【００４４】（５）前述のようにイオン注入がなされた
低濃度Ｎ型ＧａＡｓ半導体層の表面に、熱処理用の保護
膜としてＳｉＯ₂ を通常のスパッタリング法により厚さ
約０．１μm 堆積後、８５０℃、１０秒間の熱処理によ
り注入部を活性化した。

【００４５】（６）つづいて、前述の熱処理用のＳｉＯ
₂ 膜を除去した後、通常のフォトリソグラフィー法によ
り前記半絶縁性領域５０２に相当する領域以外について
のイオン注入マスクを形成し、前記低濃度Ｎ型ＧａＡｓ
半導体層表面から高濃度Ｐ型半導体基板５０１間でほぼ
均一に不純物濃度が１×１０¹⁹cm^-3となるように、１８
０ｋｅＶ、１４０ｋｅＶ、３０ｋｅＶに加速したＨイオ
ンを注入して、半絶縁性領域５０２を形成した。

【００４６】（７）つづいて、絶縁膜５０５を形成する
ため、ＳｉＯ₂ を厚さ０．５μm 成膜し、そのＳｉＯ₂
膜に対して、通常のフォトリソグラフィー法により前記
高濃度Ｎ型半導体領域５０９に対応する範囲の開口を形
成して該高濃度Ｎ型半導体領域５０９を露出させた。そ
して、高濃度Ｐ型半導体基板５０１に対するオーム性接
合電極５０６としてＡｕ／Ｃｒを、また、高濃度Ｎ型半
導体領域５０９に対するオーム性接合電極５０８として
Ａｕ／Ｇｅを、それぞれ真空蒸着し、通常のフォトリソ
エッチングを行なった後、３５０℃、５分の熱処理によ
りアロイ化した。

【００４７】（８）次に、前記高濃度Ｎ型半導体領域５
０９が露出している部分に、低仕事関数材料であるセシ
ウム（Ｃｓ）を超高真空中で単原子層程度蒸着して低仕
事関数被膜５１０とした。

【００４８】このようにして作製した半導体電子放出素
子を１×１０^-11Torr 以下に保たれた真空チャンバ内に
設置し、電源５１０によりオーム性接合電極５０６、５
０８間に６Ｖの素子電圧を印加したところ、高濃度Ｐ型
半導体領域５０３の上部の低仕事関数被膜５０７（Ｃ
ｓ）表面より約０．１μＡの電子放出が観測された。こ
のように本実施例により、従来の半導体電子放出素子と
同等の電子放出特性を有する、製造工程の簡略なＰＮ接
合型半導体電子放出素子が形成可能となった。

【００４９】また、本実施例の場合も、前述の第１実施
例の場合と同様に、オーム性接合電極５０８上に絶縁膜
を介して別の電極を設け、該電極と前記オーム性接合電
極５０８との間に電位差を設定することによって、放出
した電子の飛行方向および運動エネルギーを規制するこ
とが可能である。（実施例３）次に、本発明の第３実施例について図７
（ａ）、（ｂ）を参照して説明する。

【００５０】図７は、本発明の第３実施例である、複数
のショットキ障壁接合型の電子放出部が設けられたマル
チ半導体電子放出素子を示す図であり、（ａ）はその平
面図、（ｂ）は（ａ）のＡ−Ａ’線断面図である。

【００５１】本実施例のマルチ半導体電子放出素子は、
半導体基板６０１に形成した高濃度Ｐ型半導体領域６０
２上に、前述した第１実施例と同様な構成の４個の電子
放出部６００Ａ、６００Ｂ、６００Ｃ、６００Ｄをマト
リクス状に設けたものである。

【００５２】前記電子放出部６００Ａ、６００Ｂ、６０
０Ｃ、６００Ｄは何れも同じ構成であるので電子放出部
６００Ａを例にして説明する。

【００５３】電子放出部６００Ａは、第１のＰ型半導体
領域である高濃度Ｐ型半導体領域６０４Ａと、該高濃度
Ｐ型半導体領域６０４Ａに接触して配置されて該高濃度
Ｐ型半導体領域６０４Ａにキャリアを供給する第２のＰ
型半導体領域であるＰ型半導体領域６０５Ａと、前記高
濃度Ｐ型半導体領域６０４ＡおよびＰ型半導体領域６０
５Ａの周囲に位置した半絶縁性領域６０３と、前記高濃
度Ｐ型半導体領域６０４Ａとのショットキ障壁接合を形
成するショットキ電極６１０Ａとからなるものである。

【００５４】さらに、前記ショットキ障壁接合に逆方向
電圧を印加するための、前記高濃度Ｐ型半導体領域６０
２に対するオーム性接合電極６０８とショットキ電極６
１０Ａに対する電極配線６０９Ａとが設けられている。
前記電極配線６０９Ａは、前述したＰ型半導体領域ある
いは半絶縁性領域との短絡を防ぐために半絶縁性領域６
０３上に形成した絶縁膜６０７上にて前記ショットキ電
極６１０Ａと接触している。

【００５５】前記オーム性接合電極６０８は、高濃度Ｐ
型半導体領域６０６を介して前記高濃度Ｐ型半導体領域
６０２に接続されており、本実施例の場合、図７の
（ａ）に示すように、２箇所に設けられている。このオ
ーム性接合電極６０８は前記４個の電子放出部６００
Ａ、６００Ｂ、６００Ｃ、６００Ｄについて共通の電極
である。

【００５６】また、前記電極配線６０９Ａは、他の電子
放出部６００Ｂ、６００Ｃ、６００Ｄの電極配線６０９
Ｂ、６０９Ｃ、６０９Ｄ（６０９Ｃ、６０９Ｄは不図
示）と共通に接続してもよいが、その場合、前記オーム
性接合電極６０８が共通であるため、４個の電子放出部
６００Ａ、６００Ｂ、６００Ｃ、６００Ｄは同時に電子
放出動作がコントロールされることになる。一方、各電
子放出部６００Ａ、６００Ｂ、６００Ｃ、６００Ｄの電
極配線６０９Ａ、６０９Ｂ、６０９Ｃ、６０９Ｄを独立
とした場合は、各電子放出部６００Ａ、６００Ｂ、６０
０Ｃ、６００Ｄ毎のコントロールが可能となる。さら
に、前述したような構成の４個の電子放出部６００Ａ、
６００Ｂ、６００Ｃ、６００Ｄが形成された素子表面
は、前記絶縁膜６０７上に設けられた絶縁材料からなる
支持体６１１を介して金属膜からなるゲート６１２で、
前記オーム性接合電極６０８以外の部分が覆われてい
る。このゲート６１２には、前記電子放出部６００Ａ、
６００Ｂ、６００Ｃ、６００Ｄの上方に対応する位置
に、それぞれ開口部６１３Ａ、６１３Ｂ、６１３Ｃ、６
１３Ｄが形成されており、各電子放出部６００Ａ、６０
０Ｂ、６００Ｃ、６００Ｄからの放出電子は前記開口部
６１３Ａ、６１３Ｂ、６１３Ｃ、６１３Ｄを通って外部
へ飛び出すことになる。

【００５７】以下、本実施例のマルチ半導体電子放出素
子の具体的な製造工程の一例について説明する。

【００５８】（１）不純物濃度を１×１０¹⁴cm^-3以下と
したアンドープの半絶縁性の半導体基板６０１（ＧａＡ
ｓ）に、通常のフォトリソグラフィー法により反転パタ
ーンを形成した後、不純物濃度が３×１０¹⁸cm^-3となる
ように通常のイオン注入法により、Ｂｅ注入を行った。

【００５９】そして、８５０℃、１０秒間の熱処理によ
り、Ｘ方向に長いストライプ状の高濃度Ｐ型半導体領域
６０２を形成した。

【００６０】（２）ＭＢＥ法によりＳｉ濃度が１×１０
¹⁵cm^-3以下の低濃度Ｎ型ＧａＡｓ半導体層を厚さ０．６
μm だけ成長した。

【００６１】（３）前記低濃度Ｎ型ＧａＡｓ半導体層に
おいて、高濃度Ｐ型半導体領域６０４Ａ、６０４Ｂ、６
０４Ｃ、６０４Ｄに相当する領域に、不純物濃度が２×
１０ ¹⁸cm^-3となるように、ＦＩＢ注入法により４０ｋｅ
Ｖに加速したＢｅイオンを注入した。また、Ｐ型半導体
領域６０５Ａ、６０５Ｂ、６０５Ｃ、６０５Ｄに相当す
る領域には不純物濃度が５×１０¹⁷cm^-3となるように、
ＦＩＢ法により１６０ｋｅＶに加速したＢｅイオンを注
入した。

【００６２】（４）前記低濃度Ｎ型ＧａＡｓ半導体層に
おいて、高濃度Ｐ型半導体領域６０６に相当する領域に
は、前記低濃度Ｎ型ＧａＡｓ半導体層表面から高濃度Ｐ
型半導体領域６０２まで不純物濃度が３×１０¹⁸cm^-3と
なるように、ＦＩＢ注入法によりＢｅイオンを注入し
た。

【００６３】以上の工程（１）から（４）のＦＩＢ注入
工程とＭＢＥ成長工程とは、それぞれの装置が真空トン
ネルで接続されているので、大気にさらされることなく
行なわれる。

【００６４】さらに、それらの工程が終了した後、８５
０℃、１０秒間の熱処理により、高濃度Ｐ型半導体領域
６０４Ａ、６０４Ｂ、６０４Ｃ、６０４Ｄおよび６０６
とＰ型半導体領域６０５Ａ、６０５Ｂ、６０５Ｃ、６０
５Ｄとを活性化した。

【００６５】（５）つづいて、通常のフォトリソグラフ
ィー法により、前記低濃度Ｎ型ＧａＡｓ半導体層の半絶
縁性領域６０２に相当する領域以外にイオン注入マスク
を形成し、前記低濃度Ｎ型ＧａＡｓ半導体層表面から高
濃度Ｐ型半導体領域６０２表面の深さまでほぼ均一に不
純物濃度が１×１０¹⁹cm^-3となるように、１８０ｋｅ
Ｖ、１４０ｋｅＶ、３０ｋｅＶに加速したＨイオンを注
入して、半絶縁性領域６０３を形成した。

【００６６】（６）前述のようにイオン注入によって形
成された半絶縁性領域６０３上に、通常のスパッタリン
グ法によりＳｉＯ₂ を厚さ０．２μm 堆積した後、電子
放出部６００Ａ、６００Ｂ、６００Ｃ、６００Ｄの各シ
ョットキ障壁接合を形成するため、通常の通常のフォト
リソエッチング法によりそれぞれの開口を形成して高濃
度Ｐ型半導体領域６０４Ａ、６０４Ｂ、６０４Ｃ、６０
４Ｄの部分を露出させるとともに、オーム性接合を形成
するため、同様にして高濃度Ｐ型半導体領域６０６の部
分を露出した。該高濃度Ｐ型半導体領域６０６上にはＡ
ｕ／Ｃｒを真空蒸着し、３５０℃、５分の熱処理により
オーム性接合電極６０８を形成した。

【００６７】（７）電極配線を形成する材料としてアル
ミニウム（Ａｌ）を、また、前記ショットキ障壁接合を
形成する材料としてタングステン（Ｗ）を用い、電子ビ
ーム蒸着によりそれぞれ厚さ０．５μm および８nm蒸着
し、通常のフォトリソエッチング法により電極配線６０
９Ａ、６０９Ｂ、６０９Ｃ、６０９Ｄおよびショットキ
電極６１０Ａ、６１０Ｂ、６１０Ｃ、６１０Ｄを形成し
た。

【００６８】（８）絶縁材料により支持体６１１および
ゲート６１２としては、ＳｉＯ₂ およびタングステン
（Ｗ）をそれぞれ真空蒸着法による順次堆積し、通常の
フォトリソエッチング法により開口部６１３Ａ、６１３
Ｂ、６１３Ｃ、６１３Ｄを形成した。

【００６９】以上の工程（１）〜（８）により４個の電
子放出部６００Ａ、６００Ｂ、６００Ｃ、６００Ｄを有
するマルチ半導体電子放出素子が完成した。

【００７０】同じ様にして電子放出部をＸ方向に２０
個、Ｙ方向に１０個マトリクス状に並べたマルチ半導体
電子放出素子を作製し、真空度が約１×１０^-7Torrの真
空チャンバ内に設置し、電子放出部全部に逆方向電圧７
Ｖを印加したところ、合計約２０ｎＡの電子放出が確認
された。また、任意のオーム性接合電極６０８と任意の
電極配線６０９との間のみに逆方向電圧を印加すること
により、その交点の素子のみが電子放出することが確認
された。このように本実施例によれば、従来のマルチ半
導体電子放出素子と同等の電子放出特性を有する、製造
の簡単な電子放出素子が形成可能となった。

【００７１】

【発明の効果】本発明は、以上説明したように構成され
ているので下記のような効果を奏する。

【００７２】（１）電子放出部の、ショットキ障壁接合
あるいはＰＮ接合を形成する第１のＰ型半導体領域の周
囲に半絶縁性領域を配置することにより、前記第１のＰ
型半導体領域に形成される空乏化領域が前記半絶縁性領
域と連続的に繋がって保護されるので、従来の素子のよ
うな、ガードリング構造を必要としない極めて単純な素
子構造の半導体電子放出素子を提供することができる。

【００７３】（２）上述したような素子構造の単純化に
伴って、素子サイズの小型化および製造工程の簡略化が
達成できる。

【００７４】（３）前記空乏化領域が半絶縁性領域によ
って保護されることにより、前記第１のＰ型半導体領域
のみで効率良くアバランシェ降伏が生じることになるの
で、電子放出の効率が向上する。

【００７５】（４）前記第１のＰ型半導体領域にキャリ
アを供給するための第２のＰ型半導体領域のキャリア濃
度を、前記第１のＰ型半導体領域のキャリア濃度と同等
あるいはそれ以上にすることにより、素子の直列抵抗値
を大幅に引下げることが可能となり、動作速度の速い半
導体電子放出素子を実現することができる。

【図面の簡単な説明】

【図１】本発明の半導体電子放出素子の第１実施例を示
す断面図である。

【図２】ショットキ障壁接合型の半導体電子放出素子の
エネルギバンドの一例を示す図である。

【図３】ショットキ障壁接合型の半導体電子放出素子に
おいて形成される空乏化領域の一例を示す図である。

【図４】本発明の半導体電子放出素子の電流−電圧特性
の一例を示す図である。

【図５】本発明の半導体電子放出素子の電流−電圧特性
の他の例を示す図である。

【図６】本発明の半導体電子放出素子の第２実施例を示
す図であり、（ａ）はその断面図、（ｂ）は空乏化領域
を示す図である。

【図７】本発明の半導体電子放出素子の第３実施例を示
す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ’線断面図である。

【符号の説明】

１０１、５０１高濃度Ｐ型半導体基板１０２、５０２、６０３半絶縁性領域１０３、５０３、６０２、６０４、６０６高濃度Ｐ
型半導体領域１０４、５０４、６０５Ｐ型半導体領域１０５、５０５、６０７絶縁膜１０６、５０６、５０８、６０８オーム性接合電極１０７金属膜１０８、６０９電極配線１０９、５１０電源１１０、５１１空乏化領域１１１、５１２アバランシェ領域５０７低仕事関数膜５０９高濃度Ｎ型半導体領域６００電子放出部６０１半導体基板６１０ショットキ電極６１１支持体６１２ゲート６１３開口部

Claims

【特許請求の範囲】

【請求項１】金属材料あるいは金属化合物材料とＰ型
半導体とのショットキ障壁接合からなる電子放出部を有
して固体表面から電子を放出する半導体電子放出素子に
おいて、前記電子放出部が、前記ショットキ障壁接合を形成して
アバランシェ降伏を生じる第１のＰ型半導体領域を備
え、さらに、前記第１のＰ型半導体領域へキャリアを供給す
る第２のＰ型半導体領域と、前記第１のＰ型半導体領域の周囲に位置する半絶縁性領
域とを有する構造であることを特徴とする半導体電子放
出素子。
【請求項２】第１のＰ型半導体領域と第２のＰ型半導
体領域とのキャリア濃度の関係が、（第１のＰ型半導体領域）≦（第２のＰ型半導体領域）であることを特徴とする請求項１記載の半導体電子放出
素子。
【請求項３】電子放出部から放出した電子の飛行方向
を規定するための電極を固体表面近傍に設けたことを特
徴とする請求項１あるいは２記載の半導体電子放出素
子。
【請求項４】電子放出部から放出した電子の運動エネ
ルギーを規定するための電極を固体表面近傍に設けたこ
とを特徴とする請求項１、２あるいは３記載の半導体電
子放出素子。
【請求項５】電子放出部の、ショットキ障壁接合を形
成する金属材料あるいは金属化合物材料の表面に、該金
属材料あるいは金属化合物材料とは仕事関数の異なる材
料を堆積したことを特徴とする請求項１、２、３あるい
は４記載の半導体電子放出素子。
【請求項６】電子放出部が半導体基板上に形成された
ことを特徴とする請求項１、２、３、４あるいは５記載
の半導体電子放出素子。
【請求項７】電子放出部が同一基板上に複数個形成さ
れたことを特徴とする請求項１、２、３、４あるいは５
記載の半導体電子放出素子。
【請求項８】基板が半導体基板であることを特徴とす
る請求項７記載の半導体電子放出素子。
【請求項９】複数の電子放出部が、それぞれ電気的に
孤立し、個々に電子放出可能なことを特徴とする請求項
７あるいは８記載の半導体電子放出素子。
【請求項１０】電子放出部の半絶縁性領域をイオン注
入法により形成したことを特徴とする請求項１、２、
３、４、５、６、７、８あるいは９記載の半導体電子放
出素子。
【請求項１１】電子放出部の第１のＰ型半導体領域お
よび第２のＰ型半導体領域をイオン注入法により形成し
たことを特徴とする請求項１、２、３、４、５、６、
７、８、９あるいは１０記載の半導体電子放出素子。
【請求項１２】Ｎ型半導体とＰ型半導体とのＰＮ接合
からなる電子放出部を有して、固体表面から電子を放出
する半導体電子放出素子において、前記電子放出部が、前記ＰＮ接合を形成してアバランシ
ェ降伏を生じる第１のＰ型半導体領域を備え、さらに、前記第１のＰ型半導体領域へキャリアを供給す
る第２のＰ型半導体領域と、前記第１のＰ型半導体領域の周囲に位置する半絶縁性領
域とを有する構造であることを特徴とする半導体電子放
出素子。
【請求項１３】第１のＰ型半導体領域と第２のＰ型半
導体領域とのキャリア濃度の関係が、（第１のＰ型半導体領域）≦（第２のＰ型半導体領域）であることを特徴とする請求項１２記載の半導体電子放
出素子。
【請求項１４】電子放出部から放出した電子の飛行方
向を規定するための電極を固体表面近傍に設けたことを
特徴とする請求項１２あるいは１３記載の半導体電子放
出素子。
【請求項１５】電子放出部から放出した電子の運動エ
ネルギーを規定するための電極を固体表面近傍に設けた
ことを特徴とする請求項１２、１３あるいは１４記載の
半導体電子放出素子。
【請求項１６】電子放出部のＮ型半導体の表面に、該
Ｎ型半導体とは仕事関数の異なる材料を堆積したことを
特徴とする請求項１２、１３、１４あるいは１５記載の
半導体電子放出素子。
【請求項１７】電子放出部が半導体基板上に形成され
たことを特徴とする請求項１２、１３、１４、１５ある
いは１６記載の半導体電子放出素子。
【請求項１８】電子放出部が同一基板上に複数個形成
されたことを特徴とする請求項１２、１３、１４、１５
あるいは１６記載の半導体電子放出素子。
【請求項１９】基板が半導体基板であることを特徴と
する請求項１８記載の半導体電子放出素子。
【請求項２０】複数の電子放出部が、それぞれ電気的
に孤立し、個々に電子放出可能なことを特徴とする請求
項１８あるいは１９記載の半導体電子放出素子。
【請求項２１】電子放出部の半絶縁性領域をイオン注
入法により形成したことを特徴とする請求項１２、１
３、１４、１５、１６、１７、１８、１９あるいは２０
記載の半導体電子放出素子。
【請求項２２】電子放出部の第１のＰ型半導体領域お
よび第２のＰ型半導体領域をイオン注入法により形成し
たことを特徴とする請求項１２、１３、１４、１５、１
６、１７、１８、１９、２０あるいは２１記載の半導体
電子放出素子。