JPH0574332A - 半導体電子放出素子 - Google Patents

Abstract

(57)【要約】 【目的】 シヨツトキ障壁接合あるいはＰＮ接合により
形成される空乏層の周囲の保護に必要であった高濃度Ｎ
型半導体のガードリング構造を不要とし、素子構造の簡
略化に伴い、素子サイズの小型化、製造工程の簡略化を
可能とする。また、第２の領域の抵抗値を任意に形成す
ることにより、素子の電流−電圧特性を任意に設定可能
となり、更に第２の領域を低抵抗とすることにより、素
子動作の高速化を可能とする。 【構成】 ３つのＰ型半導体領域を設け、それぞれのキ
ヤリア濃度の関係を （第１の領域）＞（第２の領域）＞（第３の領域） あるいは （第２の領域）≧（第１の領域）＞（第３の領域） とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体電子放出素子に係
り、特にアバランシエ降伏をおこさせホツト化した電子
を放出させる半導体電子放出素子に関する。

【０００２】

【従来の技術】従来の半導体電子放出素子のうち、アバ
ランシエ降伏機構を用いたものとしては、例えば米国特
許第４２５９６７８号及び米国特許第４３０３９３０号
に記載されているものが知られている。これらの半導体
電子放出素子は、半導体基板上にＰ型半導体層とＮ型半
導体層とを形成し、そのＮ型半導体層の表面にセシウム
等を付着させて表面の仕事関数を低下させることにより
電子放出部を形成したものである。そして前記Ｐ型半導
体層と前記Ｎ型半導体層とにより形成されたＰＮ接合の
両端に逆バイアス電圧を印加してアバランシエ降伏を起
すことにより電子をホツト化し、電子放出部より半導体
基板表面に垂直な方向に電子放出を行なうものである。

【０００３】また別に、特開平０１ー２２０３２８号に
示されているように、Ｐ型半導体と金属材料あるいはＰ
型半導体と金属化合物とによりシヨツトキ障壁接合を形
成し、そのシヨツトキ障壁接合の両端に逆バイアス電圧
を印加してアバランシエ降伏を起すことにより電子をホ
ツト化し、電子放出部より半導体基板表面に垂直な方向
に電子放出を行なうものがある。

【０００４】

【発明が解決しようとする課題】上記した従来の半導体
電子放出素子はＰＮ接合あるいはシヨツトキ障壁接合の
両端に逆バイアス電圧を印加した時に、空乏層幅が最も
薄く形成される高濃度Ｐ型半導体領域においてアバラン
シエ降伏を起し、そこで生成されるエネルギの高い電子
を固体表面より外部へ放出させるものである。しかしな
がら、ＰＮ接合あるいはシヨツトキ障壁接合の周囲での
空乏層の形状は、印加電圧及びその半導体のキヤリア濃
度に依って決定される曲率半径を有する。従って、本来
必要とする高濃度Ｐ型半導体領域でアバランシエ降伏が
生じるよりも低い印加電圧において、その空乏層周囲で
降伏あるいは電流のリークが起こってしまい、素子特性
を悪化させてしまう恐れがある。また、このＰＮ接合あ
るいはシヨツトキ障壁接合の電子放出素子において、ア
バランシエ降伏を生じる高濃度Ｐ型半導体領域の周囲の
Ｐ型半導体のキヤリア濃度を低下させることにより空乏
層周囲の曲率半径を大きくし、そこでの低電圧での降伏
を防ぐことが可能であるが、キヤリアを供給するための
電極とアバランシエ降伏を起す高濃度Ｐ型半導体領域と
の間の電気抵抗値が高くなり、素子の動作電圧が上昇す
るばかりでなく、ジユール熱の発生等による素子特性の
悪化の問題が発生する。そこで従来の素子においては、
高濃度Ｐ型半導体領域の周囲のＰ型半導体領域のキヤリ
ア濃度を低下せずに、高濃度Ｎ型半導体のガードリング
構造体を形成し、この空乏層周囲の曲率半径を大きく形
成してそこでの降伏を防止していた。それ由、従来の素
子構造ではリング状のＮ型半導体領域を高濃度に形成す
るためのイオン注入や熱拡散等の製造工程や、その高濃
度Ｎ型半導体のガードリングに電圧を印加するためのオ
ーム性接合電極を形成するための工程が必要であった。
またその高濃度Ｐ型半導体領域の周囲に前記Ｎ型ガード
リングやそのオーム性接合電極を形成するための広い領
域を必要とし、素子の小型化が困難であった。

【０００５】

【課題を解決するための手段及び作用】本発明は前記従
来の課題を解決するために、以下の手段を講ずるもので
ある。

【０００６】金属材料あるいは金属化合物材料と高濃度
Ｐ型半導体とのシヨツトキ障壁接合を用いた半導体電子
放出素子、あるいは高濃度Ｎ型半導体層と高濃度Ｐ型半
導体とのＰＮ接合を用いた半導体電子放出素子におい
て、アバランシエ降伏を生じる高濃度Ｐ型半導体領域
（第１の領域）が、その第１の領域へとキヤリアを供給
するＰ型半導体領域（第２の領域）と接し、且つ、その
第１の領域の周囲にシヨツトキ障壁接合あるいはＰＮ接
合を形成するＰ型半導体領域（第３の領域）を有する構
造とする。この構造において、第１から第３の領域のキ
ヤリア濃度の関係を （第１の領域）＞（第２の領域）＞（第３の領域） となるように形成する。これにより動作電圧を印加した
状態において、第１の領域に形成される空乏層周囲の耐
圧の低い（曲率半径の小さい）部分は、その周囲に連続
して位置するキヤリア濃度の低い第３の領域に形成され
る耐圧の高い（曲率半径の大きい）空乏層により保護さ
れることとなる。ここで、第１の領域の周囲を第３の領
域で完全に包囲してしまうと、前述のように、第１の領
域へのキヤリアの供給路の抵抗値が高すぎて、素子特性
を悪化してしまう。そこで、上記のキヤリア濃度を有す
る第２の領域を、第１の領域へのキヤリアの供給路に形
成することにより、素子の直列抵抗値を適切な値とする
ことが可能となる。従って、従来製造工程の簡略化およ
び素子小型化の観点からも不都合であった高濃度Ｎ型半
導体のガードリング構造を必要としない素子構造が可能
となった。

【０００７】また、前記第１から第３の領域のキヤリア
濃度の関係を （第２の領域）≧（第１の領域）＞（第３の領域） とすることにより、前述のとおり高濃度Ｎ型半導体のガ
ードリング構造を必要としない。また、第２の領域のキ
ヤリア濃度を第１の領域と同等あるいはそれ以上とする
ことにより、素子の直列抵抗値を大幅に引き下げること
が可能となる。従って、抵抗値Ｒと電気容量Ｃの積ＲＣ
の値が小さくなり、動作速度の速い半導体電子放出素子
を作製することが可能となった。

【０００８】

【実施例】実施例１ 図１は本発明の一実施例に係るシヨツトキ障壁接合を用
いた半導体電子放出素子の断面を示した概略図である。
図中１０１は高濃度Ｐ型半導体基板、１０２は低濃度Ｐ
型半導体層、１０３はアバランシエ降伏を生じる高濃度
Ｐ型半導体領域（第１の領域）、１０４は素子の直列抵
抗値を設定するためのＰ型半導体領域（第２領域）、１
０５は絶縁膜、１０６はＰ型半導体に対するオーム性接
合電極、１０７は電極配線、１０８はＰ型半導体とシヨ
ツトキ障壁接合を形成する薄い金属膜、１０９は電源で
ある。

【０００９】以下、図１に示した半導体電子放出素子の
製造工程について説明する。

【００１０】（１） キヤリア濃度が５ｘ１０¹⁸ｃｍ^-3
の亜鉛（Ｚｎ）ドープの高濃度Ｐ型ＧａＡｓ半導体基板
１０１上に分子線エピタキシヤル成長（ＭＢＥ）法によ
り、ベリリウム（Ｂｅ）濃度が１ｘ１０¹⁵ｃｍ^-3以下の
低濃度Ｐ型ＧａＡｓ半導体層１０２を厚さ０．６μｍ成
長した。

【００１１】（２） 高濃度Ｐ型半導体領域１０３に
は、低濃度Ｐ型半導体層１０２表面より深さ約０．２μ
ｍに渡りキヤリア濃度が２ｘ１０¹⁸ｃｍ^-3となるよう
に、集束イオンビーム（ＦＩＢ）注入法により４０ｋｅ
ｖに加速したＢｅイオンを注入した。

【００１２】（３） Ｐ型半導体領域１０４には、高濃
度Ｐ型ＧａＡｓ半導体基板１０１に到達し、キヤリア濃
度が１ｘ１０¹⁸ｃｍ^-3となるように、ＦＩＢ注入法によ
り１６０ｋｅＶに加速したＢｅイオンを注入した。

【００１３】（４） 絶縁膜１０５として、ＳｉＯ₂を
スパツタリング法により厚さ約０．２μｍ堆積後、８５
０℃、１０秒間の熱処理により注入部を活性化した。

【００１４】（５） 高濃度Ｐ型ＧａＡｓ半導体基板１
０１の裏面に金（Ａｕ）／クロム（Ｃｒ）を真空蒸着
し、３５０℃、５分の熱処理によりオーム性接合電極１
０６を形成した。

【００１５】（６） アルミニウムを真空蒸着し、通常
のフオトリソブラフイーにより、電極配線１０７および
絶縁膜１０５の開口部を形成した。

【００１６】（７） Ｐ型ＧａＡｓ半導体に対してシヨ
ツトキ障壁接合を形成する材料としてタングステン
（Ｗ）を選択し、電子ビーム蒸着と通常のフオトリソグ
ラフイーにより厚さ８ｎｍの電極１０８を形成した。

【００１７】この様にして作製した半導体電子放出素子
（図１）を真空度が約１ｘ１０^-7Ｔｏｒｒに保たれた真
空チヤンバ内に設置し、電源１０８により７ｖを印加し
たところ、高濃度Ｐ型半導体領域１０３の上部のＷ表面
より約１５ｐＡの電子放出が観測された。また図２のよ
うに、印加電圧（素子電圧）を１０Ｖまで順次増大した
ところ、電子放出量（エミツシヨン電流）も約１００ｐ
Ａまで順次増大した。この動作電圧印加時の空乏層は、
高濃度Ｐ型半導体領域１０３においてシヨツトキ障壁界
面より約０．０４μｍ広がっていると考えられ、その周
囲の低濃度Ｐ型半導体層１０２においては０．６μｍ以
上即ち高濃度Ｐ型半導体基板１０１まで達していると考
えられる。従って、電界が最も集中するのは高濃度Ｐ型
半導体領域１０３の部分であり、この領域において効率
良くアンバランシエ降伏が起こる。

【００１８】また上記作製条件において、Ｐ型半導体領
域１０４の不純物濃度のみを３ｘ１０¹⁸ｃｍ^-3となるよ
うに変えて作製した素子を同様の真空チヤンバ内に設置
したときの電気特性を図３に示した。電源１０８により
５Ｖを印加したところ、高濃度Ｐ型半導体領域１０３の
上部のＷ表面より約２０ｐＡの電子放出が観測された。
また、印加電圧（素子電圧）を７Ｖまで順次増大したと
ころ、エミツシヨン電流も約１００ｐＡまで順次増大し
た。

【００１９】このように、Ｐ型半導体領域（第２の領
域）１０４のキヤリア濃度を変えることにより、半導体
電子放出素子の電流電圧特性を規定することが可能であ
る。また、Ｐ型半導体領域１０４の抵抗値を低下するこ
とにより、素子の直列抵抗値が減少でき、動作速度を速
くすることが可能となった。

【００２０】図１及び図４を用いて、本発明の半導体電
子放出素子の動作原理を説明する。

【００２１】図１において半導体材料としては、原理的
には例えばＳｉ、Ｇｅ、ＧａＡｓ、ＧａＰ、ＡｌＡｓ、
ＧａＡｓＰ、ＡｌＧａＡｓ、ＳｉＣ、ＢＰ、ＡｌＮ、ダ
イヤモンド等が適用可能であり、特に間接遷移遷移型で
バンドギヤツプの大きい材料が適している。また、電極
１０６の材料としては、Ｗの他にＡｌ、Ａｕ，ＬａＢ₆
等一般に知られている前記Ｐ型半導体に対してシヨツト
キ障壁接合を形成するものであれば良い。ただし、この
電極表面の仕事関数は小さいほど電子放出効率が増大す
るので、その材料の仕事関数が大きい場合は表面にＣｓ
等の低仕事関数材料を薄く被覆することにより電子放出
効率が向上する。

【００２２】図４を用いて、本発明のシヨツトキ障壁接
合を用いた半導体電子放出素子における電子放出過程に
ついて説明する。Ｐ型半導体とシヨツトキ障壁接合を形
成するシヨツトキダイオードに逆バイアス電圧を印加す
ることにより、Ｐ型半導体の伝導帯の底Ｅｃはシヨツト
キ障壁を形成する電極の真空準位Ｅ_VACよりも高いエネ
ルギー準位となる。アバランシエ降伏によって生成され
た電子は、半導体−金属電極界面に生ずる空乏層内の電
界によって格子温度よりも高いエネルギーを得て、シヨ
ツトキ障壁接合を形成する電極へと注入される。シヨツ
トキ障壁接合を形成する電極表面の仕事関数よりも大き
なエネルギーを持った電子は、真空中へ放出される。従
って前述のように、電極表面を低仕事関数処理すること
は電子放出量の増加につながる。

【００２３】実施例２ 図５は本発明の他の実施例に係るＰＮ接合を用いた半導
体電子放出素子の断面を示した概略図である。図中５０
１は高濃度Ｐ型半導体基板、５０２は低濃度Ｐ型半導体
層、５０３はアバランシエ降伏を生じる高濃度Ｐ型半導
体領域（第１の領域）、５０４は素子の直列抵抗値を設
定するためのＰ型半導体領域（第２の領域）、５０５は
薄い高濃度Ｎ型半導体層、５０６は絶縁膜、５０７はＰ
型半導体に対するオーム性接合電極、５０８はＮ型半導
体に対するオーム性接合電極、５０９は低仕事関数材料
の被膜、５１０は電源である。

【００２４】以下、図５に示した半導体電子放出素子の
製造工程について説明する。

【００２５】（１） キヤリア濃度が５ｘ１０¹⁸ｃｍ^-3
のＺｎドームの高濃度Ｐ型ＧａＡｓ半導体基板５０１上
にＭＢＥ法により、Ｂｅ濃度が１ｘ１０¹⁵ｃｍ^-3以下の
低濃度Ｐ型ＧａＡｓ半導体層５０２を厚さ０．６μｍ成
長した。

【００２６】（２） 高濃度Ｐ型半導体領域５０３に
は、低濃度Ｐ型半導体層５０２表面より深さ０．２μｍ
に渡りキヤリア濃度が２ｘ１０¹⁸ｃｍ^-3となるように、
ＦＩＢ注入法により４０ｋｅｖに加速したＢｅイオンを
注入した。

【００２７】（３） Ｐ型半導体領域５０４には、高濃
度Ｐ型ＧａＡｓ半導体基板５０１に到達し、キヤリア濃
度が５ｘ１０¹⁷ｃｍ^-3となるように、ＦＩＢ注入法によ
り１６０ｋｅＶに加速したＢｅイオンを注入した。

【００２８】（４） 薄い高濃度Ｎ型半導体層５０５と
して、通常のイオン注入法により深さ１０ｎｍに渡りキ
ヤリア濃度が１ｘ１０¹⁹ｃｍ^-3となるように１０ｋｅＶ
に加速したＳｉイオンを注入した。この高濃度Ｎ型半導
体層は、その下の高濃度Ｐ型半導体領域５０３でアバラ
ンシエ降伏により生じた電子が通過するため、厚すぎる
とそこでの散乱によるエネルギーロスが大きくなり、電
子放出量を著しく低下させてしまう。従って、薄い高濃
度Ｎ型半導体層を形成するために、低加速電圧でイオン
注入を行なうか、あるいは、イオン注入後にエツチング
等により１０ｎｍ以下程度に薄くする必要がある。

【００２９】（５） 絶縁膜５０６として、ＳｉＯ₂を
通常のスパツタリング法により厚さ約０．２μｍ堆積
後、８５０℃、１０秒間の熱処理により注入部を活性化
した。

【００３０】（６） オーム性接合電極５０７としては
基板５０１の裏面にＡｕ／Ｃｒを、オーム性接合電極５
０８としては、Ａｕ／ゲルマニウム（Ｇｅ）をそれぞれ
真空蒸着し、通常のフオトリソエツチングした後、３５
０℃、５分の熱処理によりアロイ化した。

【００３１】（７） 低仕事関数材料であるセシウム
（Ｃｓ）を超高真空中で単原子層程度蒸着し、５０９と
した。

【００３２】この様にして作製した半導体電子放出素子
（図５）を真空度１ｘ１０^-11Ｔｏｒｒ以下に保たれた
真空チヤンバ内に設置し、電源５１０により６ｖの電圧
を印加したところ、高濃度Ｐ型半導体領域５０３の上部
のＣｓ表面より約０．１μＡの電子放出が観測された。
この様に本発明により、従来の半導体電子放出素子と同
等の電子放出特性を有する、極めて単純な構造で製造工
程の簡略なＰＮ接合型半導体電子放出素子が形成可能と
なった。

【００３３】実施例３ 図６は、本発明の他の実施例に係るシヨツトキ障壁接合
を用いた半導体電子放出素子をマトリクス状に並べたマ
ルチ電子放出の一部分を示す概略図である。（ａ）は平
面図、（ｂ）は（ａ）のＡーＡ′断面図である。図中、
６０１は半絶縁性の半導体基板、６０２はｘ方向に長い
ストライプ状の高濃度Ｐ型半導体領域、６０３は低濃度
Ｐ型半導体層、６０４はアバランシエ増幅を起す高濃度
Ｐ型半導体領域、６０５はＰ型半導体領域、６０６は高
濃度Ｐ型半導体領域、６０７は絶縁膜、６０８はＰ型半
導体に対するオーム性接合電極、６０９はＹ方向に長い
ストライプ状の電極配線、６１０はシヨツトキ電極、６
１１は絶縁材料による支持体、６１２は金属膜によるゲ
ートである。

【００３４】以下、図６に示した電子放出素子の製造工
程について説明する。

【００３５】（１） 不純物濃度を１ｘ１０¹⁴ｃｍ^-3以
下としたアンドープの半絶縁性ＧａＡｓ半導体基板６０
１に、通常のフオトリソグラフイー技術により反転パタ
ーンを形成した後、キヤリア濃度が約３ｘ１０¹⁸ｃｍ^-3
となるように通常のイオン注入法によりＢｅ注入を行な
った。８５０℃、１０秒間の熱処理により、Ｘ方向に長
いストライプ状の高濃度Ｐ型半導体領域６０２を形成し
た。

【００３６】（２） ＭＢＥ法によりＢｅ濃度が１ｘ１
０¹⁵ｃｍ^-3以下の低濃度Ｐ型ＧａＡｓ半導体層６０３を
厚さ０．６μｍだけ成長した。

【００３７】（３） 高濃度Ｐ型半導体領域６０４には
キヤリア濃度が２ｘ１０¹⁸ｃｍ^-3となるようにＦＩＢ注
入法により４０ｋｅｖに加速したＢｅイオンを注入し
た。また、Ｐ型半導体領域６０５にはキヤリア濃度が５
ｘ１０¹⁷ｃｍ^-3となるように、ＦＩＢ注入法により１６
０ｋｅｖに加速したＢｅイオンを注入した。

【００３８】（４） 高濃度Ｐ型半導体領域６０６に
は、低濃度Ｐ型半導体層６０３表面より高濃度Ｐ型半導
体領域６０２までキヤリア濃度がほぼ均一に３ｘ１０¹⁸
ｃｍ^-3となるように、ＦＩＢ注入法により１６０ｋｅｖ
及び４０ｋｅｖに加速したそれぞれのＢｅイオンを注入
した。

【００３９】以上（１）から（４）のＦＩＢ注入工程と
ＭＢＥ成長工程とは、それぞれの装置が真空トンネルで
接続されているので、大気にさらされることなく行なわ
れた。これらの注入工程が終了した後、更に８５０℃、
１０秒間の熱処理により、注入部６０４及び６０５及び
６０６を活性化した。

【００４０】（５） 絶縁膜６０７として、通常のスパ
ツタリング法によりＳｉＯ₂を厚さ０．２μｍ堆積した
後、通常のフオトリソエツチング法によりそれぞれの開
口部を形成した。

【００４１】（６） 高濃度Ｐ型半導体領域６０６上に
はＡｕ／Ｃｒを真空蒸着し、３５０℃、５分の熱処理に
よりオーム性接合電極６０８を形成した。

【００４２】（７） 電極配線としてはアルミニウム
（Ａｌ）を、Ｐ型ＧａＡｓ半導体に対してシヨツトキ障
壁接合を形成する材料としてはＷを、電子ビーム蒸着に
よりそれぞれ厚さ０．５μｍ及び８ｎｍ蒸着し、通常の
フオトリソエツチング法により電極配線６０９及びシヨ
ツトキ電極６１０を形成した。

【００４３】（８） 絶縁材料による支持体６１１及び
ゲート６１２としては、ＳｉＯ₂及びＷをそれぞれ真空
蒸着法により順次堆積し、通常のフオトリソエツチング
法により形成した。

【００４４】この様にして作製された電子放出部がＸ方
向に２０個、Ｙ方向に１０個マトリクス状に並んだマル
チ半導体電子放出素子を真空度が約１ｘ１０^-7Ｔｏｒｒ
の真空チヤンバ内に設置し、マルチ素子全部に逆方向電
圧７ｖを印加したところ、合計約２０ｎＡの電子放出が
確認された。また、任意のオーム性接合電極６０８と任
意の電極配線６０９との間のみに電圧を印加することに
より、その交点の素子のみが電子放出することが確認さ
れた。この様に本発明により、従来の半導体マルチ電子
放出素子と同等の電子放出特性を有する、極めて単純な
構造で製造工程の簡略な素子が形成可能となった。

【００４５】

【発明の効果】以上説明したように、本発明の半導体電
子放出素子は、アバランシエ降伏を生じる高濃度Ｐ型半
導体領域（第１の領域）が、その第１の領域へとキヤリ
アを供給するＰ型半導体領域（第２の領域）と接し、且
つ、その第１の領域の周囲にシヨツトキ障壁接合あるい
はＰＮ接合を形成するＰ型半導体領域（第３の領域）を
有する構造とし、それらのキヤリア濃度の関係を前述の
とおりに作製することにより、従来の素子の様に高濃度
Ｎ型半導体のガードリング構造を必要としない極めて単
純な素子構造が可能となった。この単純な素子構造の実
現に伴い、素子サイズの小型化及びその製造工程の簡略
化が可能となった。

【図面の簡単な説明】

【図１】本発明を実施したシヨツトキ障壁接合を用いた
半導体電子放出素子の断面の概略図である。

【図２】素子の電流−電圧特性を示した図である。

【図３】第２の領域を低抵抗に形成した素子の電流−電
圧特性を示した図である。

【図４】シヨツトキ障壁接合を用いた素子の動作原理を
説明するめのバンド図である。

【図５】本発明を実施したＰＮ接合を用いた半導体電子
放出素子の断面の概略図である。

【図６】本発明を実施したシヨツトキ障壁接合を用いた
半導体マルチ電子放出素子の概略図である。

【符号の説明】

１０１ 高濃度Ｐ型半導体基板 １０２ 低濃度Ｐ型半導体層 １０３ アバランシエ降伏を生じる高濃度Ｐ型半導体領
域（第１の領域） １０４ Ｐ型半導体領域（第２の領域） １０５ 絶縁膜 １０６ オーム性接合電極 １０７ 電極配線 １０８ シヨツトキ障壁接合電極 １０９ 電源

Claims (16)

【特許請求の範囲】
1. 【請求項１】 金属材料あるいは金属化合物材料とＰ型
   半導体とのシヨツトキ障壁接合に逆方向電圧を印加して
   アバランシエ降伏を生じさせ、固体表面より外部へと電
   子放出する半導体電子放出素子において、そのアバラン
   シエ降伏を生じるＰ型半導体領域（第１の領域）が、そ
   の第１の領域へとキヤリアを供給するＰ型半導体領域
   （第２の領域）と接し、且つ、その第１の領域の周囲に
   シヨツトキ障壁接合を形成するＰ型半導体領域（第３の
   領域）を有する構造であり、且つ、第１、第２、第３の
   領域のキヤリア濃度の関係が次の範囲であることを特徴
   とする半導体電子放出素子。 （第１の領域）＞（第２の領域）＞（第３の領域）
2. 【請求項２】 請求項１に記載の構造を有する半導体電
   子放出素子において、その第１、第２、第３の領域のキ
   ヤリア濃度の関係が次の範囲であることを特徴とする半
   導体電子放出素子。 （第２の領域）≧（第１の領域）＞（第３の領域）
3. 【請求項３】 請求項１あるいは請求項２に記載の半導
   体電子放出素子において、固体表面より放出した電子の
   飛行方向あるいは運動エネルギーを規定するための電極
   を素子表面近傍に設けたことを特徴とする半導体電子放
   出素子。
4. 【請求項４】 請求項１から請求項３に記載の半導体電
   子放出素子において、その金属材料あるいは金属化合物
   材料の表面に、仕事関数の異なる材料を堆積したことを
   特徴とする半導体電子放出素子。
5. 【請求項５】 請求項１から請求項４に記載の半導体電
   子放出素子が、Ｐ型半導体上あるいはＮ型半導体上に形
   成されたことを特徴とする半導体電子放出素子。
6. 【請求項６】 請求項１から請求項５に記載の半導体電
   子放出素子が、同一基板上に複数個形成されたことを特
   徴とする半導体電子放出素子。
7. 【請求項７】 請求項６の半導体電子放出素子におい
   て、それぞれの電子放出部が電気的に孤立し、それぞれ
   個々に電子放出可能なことを特徴とする半導体電子放出
   素子。
8. 【請求項８】 請求項１から請求項７に記載の半導体電
   子放出素子において、第１の領域、あるいは第２の領
   域、あるいは第３の領域をイオン注入法により形成した
   ことを特徴とする半導体電子放出素子。
9. 【請求項９】 Ｎ型半導体とＰ型半導体とのＰＮ接合に
   逆方向電圧を印加してアバランシエ降伏を生じさせ、固
   体表面より外部へと電子放出する半導体電子放出素子に
   おいて、そのアバランシエ降伏を生じるＰ型半導体領域
   （第１の領域）が、その第１の領域へとキヤリアを供給
   するＰ型半導体領域（第２の領域）と接し、且つ、その
   第１の領域の周囲にＰＮ接合を形成するＰ型半導体領域
   （第３の領域）を有する構造であり、且つ、第１、第
   ２、第３の領域のキヤリア濃度の関係が次の範囲である
   ことを特徴とする半導体電子放出素子。 （第１の領域）＞（第２の領域）＞（第３の領域）
10. 【請求項１０】 請求項９に記載の構造を有する半導体
    電子放出素子において、その第１、第２、第３の領域の
    キヤリア濃度の関係が次の範囲であることを特徴とする
    半導体電子放出素子。 （第２の領域）≧（第１の領域）＞（第３の領域）
11. 【請求項１１】 請求項９あるいは請求項１０に記載の
    半導体電子放出素子において、固体表面より放出した電
    子の飛行方向あるいは運動エネルギーを規定するための
    電極を素子表面近傍に設けたことを特徴とする半導体電
    子放出素子。
12. 【請求項１２】 請求項９から請求項１１に記載の半導
    体電子放出素子において、そのＮ型半導体の表面に、仕
    事関数の異なる材料を堆積したことを特徴とする半導体
    電子放出素子。
13. 【請求項１３】 請求項９から請求項１２に記載の半導
    体電子放出素子が、Ｐ型半導体上あるいはＮ型半導体上
    に形成されたことを特徴とする半導体電子放出素子。
14. 【請求項１４】 請求項９から請求項１３に記載の半導
    体電子放出素子が、同一基板上に複数個形成されたこと
    を特徴とする半導体電子放出素子。
15. 【請求項１５】 請求項１４の半導体電子放出素子にお
    いて、それぞれの電子放出部が電気的に孤立し、それぞ
    れ個々に電子放出可能なことを特徴とする半導体電子放
    出素子。
16. 【請求項１６】 請求項９から請求項１５に記載の半導
    体電子放出素子において、第１の領域、あるいは第２の
    領域、あるいは第３の領域をイオン注入法により形成し
    たことを特徴とする半導体電子放出素子。