JP2780819B2 - 半導体電子放出素子 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体電子放出素子に関するものである。

［従来の技術］ 従来の半導体電子放出素子のうち、アバランシェ増幅
を用いたものとしては、例えば米国特許第4259678号お
よび米国特許第4303930号に記載されているものが知ら
れている。

この半導体電子放出素子は、半導体基板上にＰ型半導
体層とＮ型半導体層とを形成し、該Ｎ型半導体層の表面
にセシウム等を付着させて表面の仕事関数を低下させる
ことにより電子放出部を形成したものであり、Ｐ型半導
体層とＮ型半導体層とにより形成されたダイオードの両
端に逆バイアス電圧をかけてアバランシェ増幅を起すこ
とにより電子をホット化し、電子放出部より半導体基板
表面に垂直な方向に電子を放出するものである。

［発明が解決しようとする課題］ しかしながら、上記従来の半導体電子放出素子は、電
子放出部を形成するために用いていたセシウムが化学的
に極めて活性な元素であるため、以下のような欠点があ
った。

安定動作を得るために超高真空（１×10^-10Torr以
上）を必要とすること。

寿命、効率等が真空度に強く依存すること。

素子を大気中にさらすことができないこと。

また、従来の半導体電子放出素子では、アバランシェ
増幅により高いエネルギーを得た電子がＮ型半導体層内
を通過して電子放出部表面に達する構造となっていたた
め、電子のエネルギーの多くはＮ型半導体層内での格子
散乱等によって失われてしまうという欠点もあった。こ
のエネルギー損失を抑えるためにはＮ型半導体層を極め
て薄く（200Å以下）形成する必要があるが、このよう
な極めて薄いＮ型半導体層を均一かつ高濃度、低欠陥で
作製することは困難であり、従って素子を安定に作製す
ることが困難であるという課題を有していた。

更にその構造及び製造プロセス上の問題から電子放出
部を半導体基板断面（すなわち基板側面方向）に形成す
ることは困難であった。

本発明は、上記従来の問題点を解決し、安定した電子
放出特性を容易に達成できる基板断面出射型の電子放出
素子を提供することを目的とする。

［課題を解決するための手段］ 本発明の要旨は、半導体基体上に形成されたＰ型半導
体層の側面に、P⁺領域と、該P⁺領域と接触しないように
該P⁺領域を挟んで形成された複数個のN⁺領域と、該P⁺領
域と接合され該P⁺領域を覆い形成されたショットキー障
壁電極とを有し、該ショットキー障壁電極表面から電子
放出することを特徴とする半導体電子放出素子に存在す
る。

また上記特徴において、前記P⁺領域、前記N⁺領域およ
び前記ショットキー障壁電極が、前記Ｐ型半導体層の複
数の側面にそれぞれ形成された構成も好適に用いられ
る。

［作 用］ 本発明の半導体電子放出素子は、電子放出部表面の仕
事関数を低下させるための材料（以下、低仕事関数材
料）をドープされた領域をＰ型半導体に対するショット
キー電極としたので、半導体基板の断面方向にも電子放
出部を形成することができ、また同一素子に複数個の電
子放出部を形成することができる。

すなわち、半導体基板上に形成されたＰ型半導体層の
側面に、P⁺領域と、該P⁺領域と接合され該P⁺領域を覆い
形成されたショットキー障壁電極とを有し、該ショット
キー障壁電極表面から電子放出する、半導体電子放出素
子（請求項１）としたことにより、該Ｐ型半導体層の側
面に垂直な方向に電子放出できる半導体電子放出素子が
得られる。

また、前記Ｐ型半導体層の側面の複数を用いること
（請求項２）によって、それぞれ異なる方向に電子放出
できる半導体電子放出素子を提供することが可能とな
る。

また、低仕事関数材料として大気中でも極めて安定な
元素を用いたので、安定動作を得るために超高真空を必
要とせず、寿命、効率等が真空度に強く依存することが
なく、さらには素子を大気中にさらすことも可能であ
る。従来発見されてきた半導体電子放出素子は、PN接合
を用いているため、Ｎ形層内でのエネルギー損失が多
く、きわめて低仕事関数の材料を用いなければならなか
った。そのため、実際には、セシウム等のみが使用され
てきた。これに対して本発明では、ショットキー接合を
用いているため、上記従来例よりもエネルギー損失が小
さいのでTiC,ZrC,HfC,LaB₆,SmB₆,GdB₆,WSi₂,TiSi₂,ZrSi
₂,GfSi₂等が利用可能である。本発明に使用可能な低仕
事関数材料としては、1A,2A,3A族およびランタノイド系
の金属や、1A,2A,3A族およびランタノイド系のシリサイ
ドやホウ化物、炭化物等がある。具体的には、TiC,ZrC,
HfC,LaB₆,SmB₆,GdB₆,WSi₂,TiSi₂,ZrSi₂,GfSi₂等が使用
可能である。

さらに、従来の半導体電子放出素子と異なり、アバラ
ンシェ増幅により高いエネルギーを得た電子がＮ型半導
体層内を通過して電子放出部表面に達する構造となって
いないため、Ｎ型半導体層を極めて薄く（200Å以下）
する必要があるといった製造上の難点がなく、従って、
半導体電子放出素子を安定に作成することができる。

以下、本発明について、第１図および第２図を用いて
詳細に説明する。

第１図は本発明の半導体電子放出素子の動作原理を説
明するための図であり、本発明半導体電子放出素子の一
構成例を示す概念図である。図において、１は半導体基
板、２は空乏層領域、３はn⁺領域、４はＰ型半導体層、
５はP⁺領域、６はショットキー電極、８はｎ型オーミッ
ク電極、９はＰ型オーミック電極である。

なお、本発明の電子放出素子に用いる半導体材料とし
ては、例えば、Si、Ge、GaAs、GaP、AlAs、GaAsP、AlGa
As、SiC、BP等があるが、Ｐ型半導体を形成できるもの
であればどのような材料でも良く、間接遷移型でバンド
ギャップの大きい材料が特に適している。

また、第２図は本発明の半導体電子放出素子の表面近
傍におけるエネルギーバンドを示す概念図である。

まず、第２図を用いて、本発明の半導体電子放出素子
における電子放出過程について説明する。

Ｐ型半導体と低仕事関数材料からなるショットキーダ
イオードに逆バイアスを印加することによって、Ｐ型半
導体の伝導帯の底Ecはショットキー電極の真空準位E_VAC
よりも高いエネルギー準位となる。アバランシェ増幅に
よって生成された電子は、半導体−金属電極界面に生ず
る空乏層内の電界によって格子温度よりも高いエネルギ
ーを得て、低仕事関数材料からなるショットキー電極へ
注入される。格子散乱等によってエネルギーを失わず、
ショットキー電極表面の仕事関数より大きなエネルギー
を持った電子は、ショットキー電極表面（すなわち電子
放出部）より、真空中に放出される。

本発明の半導体放電素子では、第１図に示したよう
に、Ｐ型半導体基板中の低仕事関数材料との界面付近に
N⁺領域を設けたので、PN⁺界面に空乏層が生じる。従っ
て、P⁺層からＰ層に注入された電子はPN⁺界面に生じた
空乏層によって移動経路が限定され、電子放出部に設け
られたP⁺領域に集中するために、電流密度を上げること
が容易となる。

また、本発明の半導体放電素子では、素子作製プロセ
スにおいて、電子放出部となるP⁺領域およびN⁺領域、半
導体表面からイオン打込み等により形成できるため、同
一基板の同一平面上に複数個の電子放出部を任意の位置
に作製できる。

さらに本発明では電子放出部となる低仕事関数材料表
面およびその直下のP⁺領域を、母体となる半導体基板の
断面に形成することができるため、電子放出方向を該断
面に垂直方向とすることができる。また、基板断面を使
用するために、例えば１素子からそれぞれ水平方向に90
゜づつずれた４方向へそれぞれ別々に放出する電子線を
得ることが可能となる。

また、半導体基板表面上にさらに所望の半導体層を例
えばMBE（分子線エピタキシャル）法等により順次堆積
させることができるので、電子放出部を積層化した素子
の作製が容易であり、このため、電子放出部を基板表面
と垂直な方向に複数個形成することができる。

［実施例］ （実施例１） 第３図は本発明の一実施例に係る半導体電子放出素子
を示す概略図であり、第３図（ａ）は本素子の一部分を
模式的に示した斜視図、第３図（ｂ）は電子放出部を通
り基板表面と並行に切断した時の断面図、第３図（ｃ）
は電子放出部を通り基板表面と垂直に切断した時の断面
図である。各図において、101はn⁺−GaAs基板、102はP^-
−GaAs層、103はP⁺領域、104はオーミック電極用P⁺領
域、105はn⁺領域、106はn⁺層、107はショットキー電
極、108はｎ型オーミック電極、109はＰ型オーミック電
極である。

以下、第３図に示した半導体放電素子の製造工程につ
いて、第４図を用いて説明する。

不純物濃度が５×10¹⁸cm^-3のSiドープのN⁺−GaAs基板
401上に、MBE（分子線エピタキシャル）法あるいはMo−
CVD（有機金属化学的気相堆積）法によって、不純物濃
度が１×10¹⁶cm^-3となるようにBeをドープしたP^-−GaAs
層402をエピタキシャル成長させた。

次に、アバランシェ増幅を規定するためのP⁺領域403
を形成するために、P^-−GaAs層表面から直径0.1μｍ以
下に集束した90keVでBe⁺イオンビームを所定位置に照射
し、Be⁺を２×10¹⁴cm^-2注入した。また、オーミック電
極用P⁺領域404を形成するために、同様に集束した40keV
でBe⁺イオンビームを照射し、Be⁺を３×10¹⁴cm^-2だけ注
入した。

次に、N⁺基板401まで届くようなN⁺領域405を形成する
ために、直径0.1μｍ以下に集束した400keVのSi²⁺イオ
ンビームを所定位置に照射し、１×10¹⁴cm^-2だけ注入し
た。

その後、RTA（高速熱アニーリング）法により、900
℃、３秒間の注入部の活性化を行った（第４図
（ａ））。

不純物濃度が５×10¹⁸cm^-3のSiドープのN⁺−GaAs層40
6をMBE法あるいはMO−CVD法によりエピタキシャル成長
させた。

電極配線のためにオーミック電極用P⁺領域404の上部
を通常のフォトリソ・エッチングにより除去し、露出さ
せた。

ショットキー電極を形成するための試料断面の加工を
行なった。加工は、通常のフォトリソグラフィーにより
レジストをパターニングした後、RIBE（反応性イオンビ
ームエッチング）法により、Ce^-イオンで、試料表面か
ら垂直に、かつN⁺基板401にまで十分届くようにエッチ
ングした（第４図（ｂ））。なお、本実施例では試料断
面の形成法としてRIBE法を用いたが、形成された断面が
平滑で試料側にダメージ、コンタミネーション等を生じ
ない方法であれば、他のエッチング方法あるいは、スク
ライブ法を用いてもかまわない。

先に形成した試料断面に垂直方向からＰ型GaAsに対し
てショットキー障壁を形成し、かつ、低仕事関数材料
（本実施例ではLaB₆を用いた）を厚さが100Åとなるよ
うに電子ビーム蒸着することによりショットキー電極40
7を形成した。

最後に、Ｎ型オーミック電極408としてAu−Ge合金
を、またＰ型オーミック電極409としてAu−Zn合金を、
それぞれ真空蒸着およびフォトリソ・エッチングにより
形成し、400℃で３分間のアロイ化処理を行った。

以上の製造工程により作成した半導体電子放出素子に
ついて、動作試験を行なった。

まず、この半導体電子放出素子を１×10^-7Torrに排気
した真空チャンバー内に設置し、つぎに素子のショット
キー電極に対向して蛍光体基板を設置し、真空チャンバ
ー内を排気して１×10^-7Torrとた。続いて、素子に対す
る加速電圧が＋3KVとなるように蛍光体基板に電圧を印
加し、逆バイアスとなるようにオーミック電極408およ
び409に対して電圧を印加したところ、7V程度で蛍光体
基板の発光が観測された。この時の放出電流量は、約1n
Aであった。

（実施例２） 第５図は本発明の第２の実施例を示す概略斜視図であ
る。本実施例は、半導体電子放出素子に、電子放出を行
う試料断面を２面形成し、さらに、アバランシェ増幅を
規定するP⁺領域を各試料断面に複数個形成したものであ
る。なお、第５図では、ショットキー電極を省略した。
作製方法は第４図を用いて示した場合と同様とした。

本素子の動作試験を行なったところ、各試料断面のP⁺
領域503の形成された個所から、それぞれ電子放出が確
認された。

なお、本実施例では２つの試料断面を形成した場合を
示したが、試料断面の数を３面以上とすることも可能で
あり、さらには、試料断面の位置あるいは角度を任意に
設定することも可能である。また、本実施例では、基板
表面に対して水平方向にのみマルチ化した場合を示した
が、半導体層の積層、イオン注入を繰返すことにより、
基板面に対して垂直方向にも同時にマルチ化することも
可能である。

［発明の効果］ 以上、詳細に説明したように、本発明の電子放出素子
によれば、電子放出部を任意に限定することができ、さ
らには、電子放出部を同一基板上に複数個同時に形成す
ることが出来る。

また、本発明の電子放出素子によれば、試料断面に垂
直な方向に電子放出を行なうことが可能であり、さらに
は、その電子放出断面を複数の異なる方向に設けること
により、それらの方向にそれぞれ独立した電子放出を行
うことが可能である。

【図面の簡単な説明】

第１図は本発明の半導体電子放出素子の動作原理を説明
するための図、第２図は本発明の半導体電子放出素子の
表面近傍におけるエネルギーバンドを示す概念図、第３
図（ａ）は本素子の一部分を模式的に示した斜視図、第
３図（ｂ）は電子放出部を通り基板表面と並行に切断し
た時の断面図、第３図（ｃ）は電子放出部を通り基板表
面と垂直に切断した時の断面図、第４図は第３図に示し
た半導体放電素子の製造工程を説明するための図、第５
図は本発明の第２の実施例を示す概略斜視図である。 １……半導体基板、２……空乏層領域、３……n⁺領域、
４……Ｐ型半導体層、５……P⁺領域、６……ショットキ
ー電極、８……ｎ型オーミック電極、９……Ｐ型オーミ
ック電極、101……n⁺−GaAs基板、102……P^-−GaAs層、
103……P⁺領域、104……オーミック電極用P⁺領域、105
……n⁺領域、106……n⁺層、107……ショットキー電極、
108……ｎ型オーミック電極、109……Ｐ型オーミック電
極、401……N⁺−GaAs基板、402……P^-−GaAs層、403…
…P⁺領域、404……オーミック電極用P⁺領域、405……N⁺
領域、406……N⁺−GaAs層、407……ショットキー電極、
408……Ｎ型オーミック電極、409……Ｐ型オーミック電
極、501……N⁺−GaAs基板、502……P^-−GaAs層、503…
…P⁺領域、504……オーミック電極用P⁺領域、505……N⁺
領域、506……N⁺−GaAs層、508……Ｎ型オーミック電
極、509……Ｐ型オーミック電極。

フロントページの続き (56)参考文献 特開 平１−220328（ＪＰ，Ａ) 特開 昭56−15529（ＪＰ，Ａ) 特開 昭49−118359（ＪＰ，Ａ) 特開 平３−95825（ＪＰ，Ａ) 特開 平３−95827（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01J 1/30,9/02,31/12

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】半導体基体上に形成されたＰ型半導体層の
   側面に、P⁺領域と、該P⁺領域と接触しないように該P⁺領
   域を挟んで形成された複数個のN⁺領域と、該P⁺領域と接
   合され該P⁺領域を覆い形成されたショットキー障壁電極
   とを有し、該ショットキー障壁電極表面から電子放出す
   ることを特徴とする半導体電子放出素子。
2. 【請求項２】前記P⁺領域、前記N⁺領域および前記ショッ
   トキー障壁電極が、前記Ｐ型半導体層の複数の側面にそ
   れぞれ形成されていることを特徴とする請求項１に記載
   の半導体電子放出素子。
3. 【請求項３】前記P⁺領域を、前記Ｐ型半導体層の一側面
   あたり複数個有し、それぞれの該P⁺領域について該P⁺領
   域を挟んで形成された複数個のN⁺領域を有することを特
   徴とする請求項１または２に記載の半導体電子放出素
   子。