JP2820450B2 - 半導体電子放出素子 - Google Patents
半導体電子放出素子Info
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- JP2820450B2 JP2820450B2 JP23394589A JP23394589A JP2820450B2 JP 2820450 B2 JP2820450 B2 JP 2820450B2 JP 23394589 A JP23394589 A JP 23394589A JP 23394589 A JP23394589 A JP 23394589A JP 2820450 B2 JP2820450 B2 JP 2820450B2
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- Japan
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- electron
- emitting device
- region
- semiconductor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体電子放出素子に関するものである。
［従来の技術］ 従来の半導体電子放出素子のうち、アバランシェ増幅
を用いたものとしては、例えば米国特許第4259678号お
よび米国特許第4303930号に記載されているものが知ら
れている。
を用いたものとしては、例えば米国特許第4259678号お
よび米国特許第4303930号に記載されているものが知ら
れている。
この半導体電子放出素子は、半導体基板上にＰ型半導
体層とＮ型半導体層とを形成し、該Ｎ型半導体層の表面
にセシウム等を付着させて表面の仕事関数を低下させる
ことにより電子放出部を形成したものであり、Ｐ型半導
体層とＮ型半導体層とにより形成されたダイオードの両
端に逆バイアス電圧をかけてアバランシェ増幅を起すこ
とにより電子をホット化し、電子放出部より半導体基板
表面に垂直な方向に電子を放出するものである。
体層とＮ型半導体層とを形成し、該Ｎ型半導体層の表面
にセシウム等を付着させて表面の仕事関数を低下させる
ことにより電子放出部を形成したものであり、Ｐ型半導
体層とＮ型半導体層とにより形成されたダイオードの両
端に逆バイアス電圧をかけてアバランシェ増幅を起すこ
とにより電子をホット化し、電子放出部より半導体基板
表面に垂直な方向に電子を放出するものである。
［発明が解決しようとする課題］ しかしながら、上記従来の半導体電子放出素子は、電
子放出部を形成するために用いていたセシウムが化学的
に極めて活性な元素であるため、以下のような欠点があ
った。
子放出部を形成するために用いていたセシウムが化学的
に極めて活性な元素であるため、以下のような欠点があ
った。
安定動作を得るために超高真空（10-10Torr以上）を
必要とすること。
必要とすること。
寿命、効率等が真空度に強く依存すること。
素子を大気中にさらすことができないこと。
また、従来の半導体電子放出素子では、アバランシェ
増幅により高いエネルギーを得た電子がＮ型半導体層内
を通過して電子放出部表面に達する構造となっていたた
め、電子のエネルギーの多くはＮ型半導体層内での格子
散乱等によって失われてしまうという欠点もあった。こ
のエネルギー損失を抑えるためにはＮ型半導体層を極め
て薄く（200Å以下）する必要があるが、このような極
めて薄いＮ型半導体層を均一かつ高濃度、低欠陥で作製
することは困難であり、従って素子を安定に作製するこ
とが困難であるという課題を有していた。
増幅により高いエネルギーを得た電子がＮ型半導体層内
を通過して電子放出部表面に達する構造となっていたた
め、電子のエネルギーの多くはＮ型半導体層内での格子
散乱等によって失われてしまうという欠点もあった。こ
のエネルギー損失を抑えるためにはＮ型半導体層を極め
て薄く（200Å以下）する必要があるが、このような極
めて薄いＮ型半導体層を均一かつ高濃度、低欠陥で作製
することは困難であり、従って素子を安定に作製するこ
とが困難であるという課題を有していた。
本発明は、上記従来の問題点を解決し、安定した電子
放出特性を容易に達成できる基板断面出射型の電子放出
素子を提供することを目的とする。
放出特性を容易に達成できる基板断面出射型の電子放出
素子を提供することを目的とする。
［課題を解決するための手段］ 本発明の半導体電子放出素子は、半導体基体上に形成
されたＰ型半導体層を有し、該Ｐ型半導体層上にショッ
トキー障壁電極を有し、該Ｐ型半導体層内の該ショット
キー障壁電極下にP+領域と該P+領域を囲んで形成された
リング状のN+領域とを有する半導体電子放出素子におい
て、該リング状のN+領域内には該P+領域が複数設けられ
ており、該複数のP+領域が所望の形状をなすように配列
されていることを特徴とする。
されたＰ型半導体層を有し、該Ｐ型半導体層上にショッ
トキー障壁電極を有し、該Ｐ型半導体層内の該ショット
キー障壁電極下にP+領域と該P+領域を囲んで形成された
リング状のN+領域とを有する半導体電子放出素子におい
て、該リング状のN+領域内には該P+領域が複数設けられ
ており、該複数のP+領域が所望の形状をなすように配列
されていることを特徴とする。
［作 用］ 本発明の半導体電子放出素子は、電子放出部表面の仕
事関数を低下させるための材料（以下、低仕事関数材
料）をドープされた領域をＰ型半導体に対するショット
キー電極としたので、半導体基板の断面方向にも電子放
出部を形成することができ、また同一素子に複数個の電
子放出部を形成することができる。
事関数を低下させるための材料（以下、低仕事関数材
料）をドープされた領域をＰ型半導体に対するショット
キー電極としたので、半導体基板の断面方向にも電子放
出部を形成することができ、また同一素子に複数個の電
子放出部を形成することができる。
特に、該ショットキー障壁電極下に該P+領域が複数設
けられており、該複数のP+領域が所望の形状をなすよう
に配列されているため、複数のP+領域のそれぞれの位置
を任意に決めることができる。言い換えれば、複数のP+
領域のそれぞれの位置を所望の形状をなすように配列さ
せることができる。よって、放出される電子線を所望の
形状とすることが可能となり、一素子内での電子放出の
分布を自由に設定できる。
けられており、該複数のP+領域が所望の形状をなすよう
に配列されているため、複数のP+領域のそれぞれの位置
を任意に決めることができる。言い換えれば、複数のP+
領域のそれぞれの位置を所望の形状をなすように配列さ
せることができる。よって、放出される電子線を所望の
形状とすることが可能となり、一素子内での電子放出の
分布を自由に設定できる。
また、低仕事関数材料として大気中でも極めて安定な
元素を用いたので、安定動作を得るために超高真空を必
要とせず、寿命、効率等が真空度に強く依存することが
なく、さらには素子を大気中にさらすことも可能であ
る。従来発明されてきた半導体電子放出素子は、PN接合
を用いているため、Ｎ形層内でのエネルギー損失が多
く、きわめて低仕事関数の材料を用いなければならなか
った。そのため、実際には、セシウム等のみが使用され
てきた。これに対して本発明では、ショットキー接合を
用いているため、上記従来例よりもエネルギー損失が小
さいのでTiC,ZrC,HfC,LaB6,SmB6,GdB6,WSi2,TiSi2,ZrSi
2,GfSi2等が利用可能である。本発明に使用可能な低仕
事関数材料としては、1A,2A,3A族およびランタノイド系
の金属や、1A,2A,3A族およびランタノイド系のシリサイ
ドやホウ化物、炭化物等がある。具体的には、TiC,ZrC,
HfC,LaB6,SmB6,GdB6,WSi2,TiSi2,ZrSi2,GfSi2等が利用
可能である。
元素を用いたので、安定動作を得るために超高真空を必
要とせず、寿命、効率等が真空度に強く依存することが
なく、さらには素子を大気中にさらすことも可能であ
る。従来発明されてきた半導体電子放出素子は、PN接合
を用いているため、Ｎ形層内でのエネルギー損失が多
く、きわめて低仕事関数の材料を用いなければならなか
った。そのため、実際には、セシウム等のみが使用され
てきた。これに対して本発明では、ショットキー接合を
用いているため、上記従来例よりもエネルギー損失が小
さいのでTiC,ZrC,HfC,LaB6,SmB6,GdB6,WSi2,TiSi2,ZrSi
2,GfSi2等が利用可能である。本発明に使用可能な低仕
事関数材料としては、1A,2A,3A族およびランタノイド系
の金属や、1A,2A,3A族およびランタノイド系のシリサイ
ドやホウ化物、炭化物等がある。具体的には、TiC,ZrC,
HfC,LaB6,SmB6,GdB6,WSi2,TiSi2,ZrSi2,GfSi2等が利用
可能である。
さらに、従来の半導体電子放出素子と異なり、アバラ
ンシェ増幅により高いエネルギーを得た電子がＮ型半導
体層内を通過して電子放出部表面に達する構造となって
いないため、Ｎ型半導体層を極めて薄く（200Å以下）
形成する必要があるといった製造上の難点がなく、従っ
て、半導体電子放出素子を安定に作成することができ
る。
ンシェ増幅により高いエネルギーを得た電子がＮ型半導
体層内を通過して電子放出部表面に達する構造となって
いないため、Ｎ型半導体層を極めて薄く（200Å以下）
形成する必要があるといった製造上の難点がなく、従っ
て、半導体電子放出素子を安定に作成することができ
る。
以下、本発明について、第１図および第２図を用いて
詳細に説明する。
詳細に説明する。
第１図は本発明の半導体電子放出素子の動作原理を説
明するための図であり、本発明半導体電子放出素子の一
構成例を示す概念図である。図において、１は半導体基
板、２は空乏層領域、３はn+領域、４はＰ型半導体層、
５はP+領域、６はショットキー電極、８はｎ型オーミッ
ク電極、９はＰ系オーミック電極である。
明するための図であり、本発明半導体電子放出素子の一
構成例を示す概念図である。図において、１は半導体基
板、２は空乏層領域、３はn+領域、４はＰ型半導体層、
５はP+領域、６はショットキー電極、８はｎ型オーミッ
ク電極、９はＰ系オーミック電極である。
なお、本発明の電子放出素子に用いる半導体材料とし
ては、例えば、Si、Ge、GaAs、GaP、AlAs、GaAsP、AlGa
As、SiC、BP等があるが、Ｐ型半導体を形成できるもの
であればどのような材料でも良く、特に間接遷移型でバ
ンドギャップの大きい材料が適している。
ては、例えば、Si、Ge、GaAs、GaP、AlAs、GaAsP、AlGa
As、SiC、BP等があるが、Ｐ型半導体を形成できるもの
であればどのような材料でも良く、特に間接遷移型でバ
ンドギャップの大きい材料が適している。
また、第２図は本発明の半導体電子放出素子の表面近
傍におけるエネルギーバンドを示す概念図である。
傍におけるエネルギーバンドを示す概念図である。
まず、第２図を用いて、本発明の半導体電子放出素子
における電子放出過程について説明する。
における電子放出過程について説明する。
Ｐ型半導体と低仕事関数材料からなるショットキーダ
イオードに逆バイアスを印加することによって、Ｐ型半
導体の伝導帯の底ECはショットキー電極の真空準位EVAC
よりも高いエネルギー準位となる。アバランシェ増幅に
よって生成された電子は、半導体−金属電極界面に生ず
る空乏層内の電界によって格子温度よりも高いエネルギ
ーを得て、低仕事関数材料からなるショットキー電極へ
注入される。格子散乱等によってエネルギーを失わず、
ショットキー電極表面の仕事関数より大きなエネルギー
を持った電子は、ショットキー電極表面（すなわち電子
放出部）より、真空中に放出される。
イオードに逆バイアスを印加することによって、Ｐ型半
導体の伝導帯の底ECはショットキー電極の真空準位EVAC
よりも高いエネルギー準位となる。アバランシェ増幅に
よって生成された電子は、半導体−金属電極界面に生ず
る空乏層内の電界によって格子温度よりも高いエネルギ
ーを得て、低仕事関数材料からなるショットキー電極へ
注入される。格子散乱等によってエネルギーを失わず、
ショットキー電極表面の仕事関数より大きなエネルギー
を持った電子は、ショットキー電極表面（すなわち電子
放出部）より、真空中に放出される。
本発明の半導体放電素子では、第１図に示したよう
に、Ｐ型半導体基板中の低仕事関数材料との界面付近に
N+領域を設けたので、PN+界面に空乏層が生じる。従っ
て、P+層からＰ層に注入された電子はPN+界面に生じた
空乏層によって移動経路が限定され、電子放出部に設け
られたP+領域に集中するために、電流密度を上げること
が容易となる。
に、Ｐ型半導体基板中の低仕事関数材料との界面付近に
N+領域を設けたので、PN+界面に空乏層が生じる。従っ
て、P+層からＰ層に注入された電子はPN+界面に生じた
空乏層によって移動経路が限定され、電子放出部に設け
られたP+領域に集中するために、電流密度を上げること
が容易となる。
また、本発明の半導体放電素子では、素子作製プロセ
スにおいて、電子放出部となるP+領域およびN+領域、半
導体表面からイオン打込み等により形成できるため、同
一基板の同一平面上に複数個の電子放出部を任意の位置
に作製できる。
スにおいて、電子放出部となるP+領域およびN+領域、半
導体表面からイオン打込み等により形成できるため、同
一基板の同一平面上に複数個の電子放出部を任意の位置
に作製できる。
また、半導体基板表面上にさらに所望の半導体層を例
えばMBE（分子線エピタキシャル）法等により順次堆積
させることができるので、電子放出部を積層化した素子
の作製が容易であり、このため、電子放出部を基板表面
と垂直な方向に複数個形成することができる。
えばMBE（分子線エピタキシャル）法等により順次堆積
させることができるので、電子放出部を積層化した素子
の作製が容易であり、このため、電子放出部を基板表面
と垂直な方向に複数個形成することができる。
さらに本発明によれば、Ｐ型半導体層内に設けられた
複数のP+領域のそれぞれの位置を任意に決めることがで
きるので、放出される電子線を所望の形状とすることが
可能となる。
複数のP+領域のそれぞれの位置を任意に決めることがで
きるので、放出される電子線を所望の形状とすることが
可能となる。
［実施例］ （実施例１） 第３図は本発明の一実施例に係るGaAs半導体電子放出
素子を示す概略図であり、第３図（ａ）は平面図、第３
図（ｂ）は第３図（ａ）のＡ−Ａ断面における断面図で
ある。図において、101はP+−Si基板、102はP-層、103
はリング状N+領域、104は点状P+領域、105は絶縁膜、10
6および107はオーミック電極、108はショットキー電極
である。
素子を示す概略図であり、第３図（ａ）は平面図、第３
図（ｂ）は第３図（ａ）のＡ−Ａ断面における断面図で
ある。図において、101はP+−Si基板、102はP-層、103
はリング状N+領域、104は点状P+領域、105は絶縁膜、10
6および107はオーミック電極、108はショットキー電極
である。
以下、第３図に示した半導体放電素子の製造工程につ
いて説明する。
いて説明する。
不純物濃度が１×1019cm-3のAsドープのP+−Si基板10
1上に、CVD（化学的気相成長）法またはLPE（液相エピ
タキシャル成長）法によってAs濃度が３×1018のP-層10
2を成長させた。
1上に、CVD（化学的気相成長）法またはLPE（液相エピ
タキシャル成長）法によってAs濃度が３×1018のP-層10
2を成長させた。
次に、通常のフォトリソグラフィー技術を用いて10
3、104の開口部を設け、リング状N+領域103にはB+イオ
ンを不純物濃度が１×1020cm-3となるように、点状P+領
域104にはAs+イオンを不純物濃度が１×1020cm-3となる
ように、それぞれイオン注入を行ない、アニールにより
活性化した。
3、104の開口部を設け、リング状N+領域103にはB+イオ
ンを不純物濃度が１×1020cm-3となるように、点状P+領
域104にはAs+イオンを不純物濃度が１×1020cm-3となる
ように、それぞれイオン注入を行ない、アニールにより
活性化した。
その後、表面に絶縁膜105としてSiO2を真空蒸着し、
フォトリソグラフィーにより、開口部を設けた。
フォトリソグラフィーにより、開口部を設けた。
リング状N+領域103上および基板裏面に、それぞれAl
を真空蒸着し、オーミック電極106,107を形成した。
を真空蒸着し、オーミック電極106,107を形成した。
更にショットキー電極108となる材料として、例えば
低仕事関数材料であるGd（φWK＝3.1eV）を100Å真空蒸
着し、350℃、10分間の熱処理によってGdSi2を形成さ
せ、点状P+領域104と良質なショットキー接合を形成さ
せた。
低仕事関数材料であるGd（φWK＝3.1eV）を100Å真空蒸
着し、350℃、10分間の熱処理によってGdSi2を形成さ
せ、点状P+領域104と良質なショットキー接合を形成さ
せた。
以上のようなして作成した半導体電子放出素子おい
て、ショットキー障害ダイオード108に逆バイアスを印
加したところ、ショットキー電極108と点状P+領域104と
の界面で、アバランシェ増幅が起き、高いエネルギーを
もった電子がGaSi表面から放出された。
て、ショットキー障害ダイオード108に逆バイアスを印
加したところ、ショットキー電極108と点状P+領域104と
の界面で、アバランシェ増幅が起き、高いエネルギーを
もった電子がGaSi表面から放出された。
以上説明したように、本実施例によれば、電界を集中
させ、電子放出部を限定するためのP+領域が形成されて
いることにより、電子放出がその点に従って起こるた
め、該点状Ｐ領域の配置やP+領域の大きさ等により、一
素子内での電子放出の分布を自由に設定することが可能
となった。
させ、電子放出部を限定するためのP+領域が形成されて
いることにより、電子放出がその点に従って起こるた
め、該点状Ｐ領域の配置やP+領域の大きさ等により、一
素子内での電子放出の分布を自由に設定することが可能
となった。
さらに、従来の半導体製造プロセスを利用した電子放
出素子であるため、一素子の微細化やマルチ化が容易で
ある。
出素子であるため、一素子の微細化やマルチ化が容易で
ある。
（実施例２） 第４図は本発明の第２の実施例に係るGaAs半導体電子
放出素子を示す概略図であり、第４図（ａ）は平面図、
第４図（ｂ）は第４図（ａ）のＡ−Ａ断面における断面
図である。図において、401はP+−GaAs基板、402はP
-層、403はリング状N+領域、404は点状P+領域、405は絶
縁層、406および407はオーミック電極、408はショット
キー電極である。
放出素子を示す概略図であり、第４図（ａ）は平面図、
第４図（ｂ）は第４図（ａ）のＡ−Ａ断面における断面
図である。図において、401はP+−GaAs基板、402はP
-層、403はリング状N+領域、404は点状P+領域、405は絶
縁層、406および407はオーミック電極、408はショット
キー電極である。
以下、第４図に示した半導体放電素子の製造工程につ
いて説明する。
いて説明する。
不純物濃度５×1018cmのP+−GaAs基板401上にMBE（分
子線エピタキシャル）法あるいはMO−CVD（有機金属化
学的気相堆積）法によって１×1016cm-3の不純物濃度を
持つP-−GaAs層402をエピタキシャル成長させた。この
とき用いたＰ型不純物はBeである。
子線エピタキシャル）法あるいはMO−CVD（有機金属化
学的気相堆積）法によって１×1016cm-3の不純物濃度を
持つP-−GaAs層402をエピタキシャル成長させた。この
とき用いたＰ型不純物はBeである。
Si2+を加速電圧160keVでリング状N+領域403に、Be+を
加速電圧40keVで点状P+領域404に、それぞれFIB（集束
イオンビーム）によりマスクレスでイオン注入した。
加速電圧40keVで点状P+領域404に、それぞれFIB（集束
イオンビーム）によりマスクレスでイオン注入した。
続いて、基板401の両面にSiO2を真空蒸着し、850℃、
３分間のアニールにより、注入不純物を活性化した。
３分間のアニールにより、注入不純物を活性化した。
次に、基板裏面のSiO2を全面剥離後、表面のリング状
N+領域の内側のみをエッチングし、絶縁膜405とした。
N+領域の内側のみをエッチングし、絶縁膜405とした。
次に、P+基板401の裏面およびP-−GaAs層402のn+領域
に、それぞれAu−Zn合金、Au−Ge合金を真空蒸着し、表
面のAu−Ge合金膜をパターニング後、400℃、３分間の
熱処理によりそれぞれオーミック電極406、407とした。
に、それぞれAu−Zn合金、Au−Ge合金を真空蒸着し、表
面のAu−Ge合金膜をパターニング後、400℃、３分間の
熱処理によりそれぞれオーミック電極406、407とした。
最後にGaAsの正孔に対して良質なショットキー接合を
形成する低仕事関数材料LaB6（φWT≒2.6eV）を電子ビ
ーム蒸着し、ショットキー電極とした。
形成する低仕事関数材料LaB6（φWT≒2.6eV）を電子ビ
ーム蒸着し、ショットキー電極とした。
このようにして作成した半導体電子放出素子を２×10
-7Torrに保たれた真空チャンバー中に入れ、逆バイアス
7Vを印加したところ、約1nAの電子放出が観測された。
-7Torrに保たれた真空チャンバー中に入れ、逆バイアス
7Vを印加したところ、約1nAの電子放出が観測された。
［発明の効果］ 以上、説明したように、本発明の電子放出素子によれ
ば、電子放出部を任意に限定することができ、さらに
は、電子放出部を同一基板上に複数個同時に形成するこ
とが出来る。
ば、電子放出部を任意に限定することができ、さらに
は、電子放出部を同一基板上に複数個同時に形成するこ
とが出来る。
また、本発明の電子放出素子によれば、試料断面に垂
直な方向に電子放出を行なうことが可能であり、さらに
は、その電子放出断面を複数の異なる方向に設けること
により、それらの方向にそれぞれ独立した電子放出を行
うことが可能である。
直な方向に電子放出を行なうことが可能であり、さらに
は、その電子放出断面を複数の異なる方向に設けること
により、それらの方向にそれぞれ独立した電子放出を行
うことが可能である。
第１図は本発明の半導体電子放出素子の動作原理を説明
するための図、第２図は本発明の半導体電子放出素子の
表面近傍におけるエネルギーバンドを示す概念図第２図
は本発明素子のバンド図、第３図は本発明の一実施例に
係るGaAs半導体電子放出素子を示す概略図、第４図は本
発明の第２の実施例に係るGaAs半導体電子放出素子を示
す概略図である。 １……半導体基板、２……空乏層領域、３……n+領域、
４……Ｐ型半導体層、５……P+領域、６……ショットキ
ー電極、８……ｎ型オーミック電極、９……Ｐ型オーミ
ック電極、101……P+−Si基板、102……P-層、103……
リング状N+領域、104……点状P+領域、105……絶縁膜、
106,107……オーミック電極、108……ショットキー電
極。401……P+−GaAs基板、402……P-層、403……リン
グ状N+領域、404……点状P+領域、405……絶縁膜、406,
407……オーミック電極、408……ショットキー電極。
するための図、第２図は本発明の半導体電子放出素子の
表面近傍におけるエネルギーバンドを示す概念図第２図
は本発明素子のバンド図、第３図は本発明の一実施例に
係るGaAs半導体電子放出素子を示す概略図、第４図は本
発明の第２の実施例に係るGaAs半導体電子放出素子を示
す概略図である。 １……半導体基板、２……空乏層領域、３……n+領域、
４……Ｐ型半導体層、５……P+領域、６……ショットキ
ー電極、８……ｎ型オーミック電極、９……Ｐ型オーミ
ック電極、101……P+−Si基板、102……P-層、103……
リング状N+領域、104……点状P+領域、105……絶縁膜、
106,107……オーミック電極、108……ショットキー電
極。401……P+−GaAs基板、402……P-層、403……リン
グ状N+領域、404……点状P+領域、405……絶縁膜、406,
407……オーミック電極、408……ショットキー電極。
フロントページの続き (72)発明者 奥貫 昌彦 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 平１−220328（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01J 1/00 - 1/98 H01J 9/00 - 9/18 H01J 31/00 - 31/68
Claims (4)
- 【請求項１】半導体基体上に形成されたＰ型半導体層を
有し、該Ｐ型半導体層上にショットキー障壁電極を有
し、該Ｐ型半導体層内の該ショットキー障壁電極下にP+
領域と該P+領域を囲んで形成されたリング状のN+領域と
を有する半導体電子放出素子において、該リング状のN+
領域内には該P+領域が複数設けられており、該複数のP+
領域が所望の形状をなすように配列されていることを特
徴とする半導体電子放出素子。 - 【請求項２】ショットキー障壁電極が、GdまたはLaB6に
より形成されていることを特徴とする請求項１に記載の
半導体電子放出素子。 - 【請求項３】前記複数のP+領域が直線形状をなすように
配列されていることを特徴とする請求項１に記載の半導
体電子放出素子。 - 【請求項４】前記複数のP+領域が円形状をなすように配
列されていることを特徴とする請求項１に記載の半導体
電子放出素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23394589A JP2820450B2 (ja) | 1989-09-07 | 1989-09-07 | 半導体電子放出素子 |
| EP19900117200 EP0416626B1 (en) | 1989-09-07 | 1990-09-06 | Electron emitting semiconductor device |
| DE1990609357 DE69009357T2 (de) | 1989-09-07 | 1990-09-06 | Elektronenemittierende Halbleitervorrichtung. |
| US08/478,656 US5814832A (en) | 1989-09-07 | 1995-06-07 | Electron emitting semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23394589A JP2820450B2 (ja) | 1989-09-07 | 1989-09-07 | 半導体電子放出素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0395827A JPH0395827A (ja) | 1991-04-22 |
| JP2820450B2 true JP2820450B2 (ja) | 1998-11-05 |
Family
ID=16963082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23394589A Expired - Fee Related JP2820450B2 (ja) | 1989-09-07 | 1989-09-07 | 半導体電子放出素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820450B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2788243B2 (ja) * | 1988-02-27 | 1998-08-20 | キヤノン株式会社 | 半導体電子放出素子及び半導体電子放出装置 |
-
1989
- 1989-09-07 JP JP23394589A patent/JP2820450B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0395827A (ja) | 1991-04-22 |
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