JP2733112B2 - 電子放出素子 - Google Patents
電子放出素子Info
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- JP2733112B2 JP2733112B2 JP26757689A JP26757689A JP2733112B2 JP 2733112 B2 JP2733112 B2 JP 2733112B2 JP 26757689 A JP26757689 A JP 26757689A JP 26757689 A JP26757689 A JP 26757689A JP 2733112 B2 JP2733112 B2 JP 2733112B2
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- emitting device
- electrode
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子放出素子に係り、特に、アバランシェ増
幅を用いた電子放出素子に関する。
幅を用いた電子放出素子に関する。
［従来の技術］ 従来、アバランシェ増幅を用いた電子放出素子として
は、例えば米国特許第4259678号や同第4303930号に記載
されているような、ｐ型半導体層とｎ型半導体層とを接
合してダイオード構造とし、このダイオードの両端に逆
バイアス電圧をかけてアバランシェ増幅を起して電子を
ホット化し、セシウム等を付着させて表面の仕事関数を
低下させたｎ型半導体層表面より電子が放出されるよう
に構成されたものが知られている。
は、例えば米国特許第4259678号や同第4303930号に記載
されているような、ｐ型半導体層とｎ型半導体層とを接
合してダイオード構造とし、このダイオードの両端に逆
バイアス電圧をかけてアバランシェ増幅を起して電子を
ホット化し、セシウム等を付着させて表面の仕事関数を
低下させたｎ型半導体層表面より電子が放出されるよう
に構成されたものが知られている。
［発明が解決しようとしている課題］ しかしながら、上述のごとき従来の電子放出素子に
は、pn接合型のダイオード構造を用いているために、一
般的に素子のスイッチング特性がショットキー型ダイオ
ードと比べて極めて遅く、このため電子放出素子の直接
変調の周波数の上限が低く、従ってこの電子放出素子を
用いたアプリケーションが狭い範囲に限定されるという
課題があった。
は、pn接合型のダイオード構造を用いているために、一
般的に素子のスイッチング特性がショットキー型ダイオ
ードと比べて極めて遅く、このため電子放出素子の直接
変調の周波数の上限が低く、従ってこの電子放出素子を
用いたアプリケーションが狭い範囲に限定されるという
課題があった。
また、上述のごとき従来の電子放出素子は電子放出部
の周囲にガードリング構造を有するが、このガードリン
グ構造を形成するためには多くの素子面積が必要である
ため、素子の集積化、微細化が困難であるという課題も
あった。
の周囲にガードリング構造を有するが、このガードリン
グ構造を形成するためには多くの素子面積が必要である
ため、素子の集積化、微細化が困難であるという課題も
あった。
さらに、上述のごとき従来の電子放出素子は、ｐ型半
導体層上にｎ型ガードリング層、ｐ型高濃度層およびｎ
型表面層を形成するためのプロセス工程が複雑であり、
さらには極めて薄い注入層をつくるための技術的な困難
性が存在するための歩留りが低く、従って製造コストが
高いという課題もあった。
導体層上にｎ型ガードリング層、ｐ型高濃度層およびｎ
型表面層を形成するためのプロセス工程が複雑であり、
さらには極めて薄い注入層をつくるための技術的な困難
性が存在するための歩留りが低く、従って製造コストが
高いという課題もあった。
本発明は、上述のような課題に鑑みて試されたもので
あり、スイッチング特性に優れ、微細化が容易で、且
つ、安価に製造することが可能な電子放出素子を提供す
ることを特徴とする。
あり、スイッチング特性に優れ、微細化が容易で、且
つ、安価に製造することが可能な電子放出素子を提供す
ることを特徴とする。
［課題を解決するための手段］ 本発明の電子放出素子は、 ｐ型半導体基体と；当該ｐ型半導体基体上に形成され
た、電子なだれ降伏を生じさせるような不純物濃度を有
するｐ型半導体層と；当該ｐ型半導体層に接合されたシ
ョットキー電極と；当該ショットキー電極と前記ｐ型半
導体層とに逆バイアス電圧を印加して前記ショットキー
電極から電子を放出させるための手段と；前記放出され
た電子を外部に引き出すための引き出し電極と；を有す
る電子放出素子であって、 前記ショットキー接合部の周囲にLOCOS法を用いて形
成された酸化膜を有することを特徴とする。
た、電子なだれ降伏を生じさせるような不純物濃度を有
するｐ型半導体層と；当該ｐ型半導体層に接合されたシ
ョットキー電極と；当該ショットキー電極と前記ｐ型半
導体層とに逆バイアス電圧を印加して前記ショットキー
電極から電子を放出させるための手段と；前記放出され
た電子を外部に引き出すための引き出し電極と；を有す
る電子放出素子であって、 前記ショットキー接合部の周囲にLOCOS法を用いて形
成された酸化膜を有することを特徴とする。
上記特徴においては、前記ｐ型半導体基体が、Siによ
り形成されていることが望ましい。
り形成されていることが望ましい。
上記特徴においては、前記ｐ型半導体層がｐ型の高濃
度ドーピング領域を有し、当該高濃度ドーピング領域と
前記ショットキー電極が接合していることが望ましい。
このとき、前記ｐ型の高濃度ドーピング領域の不純物濃
度が２×1017〜10×1017cm-3であり、前記第一導電型半
導体層の内前記ｐ型の高濃度ドーピング領域以外の領域
の不純物濃度が２×1016〜10×1016cm-3であることが望
ましい。
度ドーピング領域を有し、当該高濃度ドーピング領域と
前記ショットキー電極が接合していることが望ましい。
このとき、前記ｐ型の高濃度ドーピング領域の不純物濃
度が２×1017〜10×1017cm-3であり、前記第一導電型半
導体層の内前記ｐ型の高濃度ドーピング領域以外の領域
の不純物濃度が２×1016〜10×1016cm-3であることが望
ましい。
上記特徴においては、前記ショットキー電極の厚さが
0.1μｍ以下であることが望ましい。
0.1μｍ以下であることが望ましい。
上記特徴においては、前記ショットキー電極が、Gdを
熱処理等でシリサイド化し、さらに、BaまたはCsを一原
子層付着させることにより形成されていることを特徴と
することが望ましい。
熱処理等でシリサイド化し、さらに、BaまたはCsを一原
子層付着させることにより形成されていることを特徴と
することが望ましい。
［作用］ 本発明によれば、電子放出素子の構成をショットキー
接合型ダイオードと同様の構成とすることにより、少数
キャリアの蓄積によるスイッチング時間の遅れを改善
し、直接変調の変調周波数を上げることを可能にしたも
のである。
接合型ダイオードと同様の構成とすることにより、少数
キャリアの蓄積によるスイッチング時間の遅れを改善
し、直接変調の変調周波数を上げることを可能にしたも
のである。
また、本発明では、ショットキー型の電子放出素子に
おいて、LOCOS構造（localoxidation of siliconの略、
Philips Res.Rep.,25,1970,pp.118〜132）を用いて素子
分離を行なうことによりエッジのブレークダウンを改善
したので、ガードリング構成を不用とすることができ、
従って電子放出素子の構成を極めて単純なものとし、か
つ、微細化することが可能となる。また、MOLD構造（me
tal−overlap laterally− diffusedの略、Solid−Stat
e Electronics,1977,vol.20,pp.496〜506）を用いて高
濃度ドーピング領域を形成することによって、さらに、
電子放出素子の構成を単純化し、微細化することが可能
となる。
おいて、LOCOS構造（localoxidation of siliconの略、
Philips Res.Rep.,25,1970,pp.118〜132）を用いて素子
分離を行なうことによりエッジのブレークダウンを改善
したので、ガードリング構成を不用とすることができ、
従って電子放出素子の構成を極めて単純なものとし、か
つ、微細化することが可能となる。また、MOLD構造（me
tal−overlap laterally− diffusedの略、Solid−Stat
e Electronics,1977,vol.20,pp.496〜506）を用いて高
濃度ドーピング領域を形成することによって、さらに、
電子放出素子の構成を単純化し、微細化することが可能
となる。
また、半導体基体としてSiを用いることにより、後述
のように電子放出素子の製造工程において酸化膜を形成
する際に、膜厚が均一で、且つ、耐圧に優れた酸化膜を
形成することが可能となる。
のように電子放出素子の製造工程において酸化膜を形成
する際に、膜厚が均一で、且つ、耐圧に優れた酸化膜を
形成することが可能となる。
本発明においては、高濃度ドーピング領域の濃度を２
×1017〜10×1017cm-3とすることにより、電子放出の効
率を最良なものにすることができる。不純物濃度を10×
1017cm-3より大きいとアバランシェ増幅が生じずにトン
ネル降伏が生じるようになり、また、２×1017cm-3未満
とすると電子の生成効率が低下するからである。
×1017〜10×1017cm-3とすることにより、電子放出の効
率を最良なものにすることができる。不純物濃度を10×
1017cm-3より大きいとアバランシェ増幅が生じずにトン
ネル降伏が生じるようになり、また、２×1017cm-3未満
とすると電子の生成効率が低下するからである。
また、電子放出を効率良く行なうためには、ショット
キー電極の厚さは0.1μｍ以下とすることが望ましい。
0.1μｍより厚いと、生成した電子が金属中の電子と衝
突してエネルギーを失い、電極を通りぬけにくくなるか
らである。但し、あまりに薄いと、ショットキー電極の
抵抗が無視できない程大きくなるため電圧を効率良く素
子に供給できなくなり、また、流れる電流で膜が破壊さ
れるようになるので、0.02μｍ程度とすることが最も望
ましい。
キー電極の厚さは0.1μｍ以下とすることが望ましい。
0.1μｍより厚いと、生成した電子が金属中の電子と衝
突してエネルギーを失い、電極を通りぬけにくくなるか
らである。但し、あまりに薄いと、ショットキー電極の
抵抗が無視できない程大きくなるため電圧を効率良く素
子に供給できなくなり、また、流れる電流で膜が破壊さ
れるようになるので、0.02μｍ程度とすることが最も望
ましい。
さらに本発明では、ショットキー接合形成部分のイオ
ン注入を１回で済ますことが出来るため、プロセス等を
極めて簡略化し、信頼性、素子のバラツキ等のプロセス
上の問題点を軽減することが可能である。
ン注入を１回で済ますことが出来るため、プロセス等を
極めて簡略化し、信頼性、素子のバラツキ等のプロセス
上の問題点を軽減することが可能である。
次に、電子放出のメカニズムについて説明する。
ショットキーダイオードは、第３図のエネルギーバン
ド図に示したような、ｐ型半導体と金属の接合部に形成
されるショットキーバリアφBPを利用したものである。
このショットキーダイオードに逆バイアスをかけると、
アバランシェ増幅が発生し、該アバランシェ増幅により
生成された電子の中でショットキー金属の仕事関数φWK
よりも大きいエネルギーを持つ電子が金属を通り抜けて
真空中に放出される。
ド図に示したような、ｐ型半導体と金属の接合部に形成
されるショットキーバリアφBPを利用したものである。
このショットキーダイオードに逆バイアスをかけると、
アバランシェ増幅が発生し、該アバランシェ増幅により
生成された電子の中でショットキー金属の仕事関数φWK
よりも大きいエネルギーを持つ電子が金属を通り抜けて
真空中に放出される。
このようなメカニズムを実現するために、本発明で
は、ショットキーダイオード形成におけるエッジ部のリ
ークを防ぎ、特定の場所でアバランジェ増幅が生じるよ
うに、半導体の構成、濃度、形状が最適化されており、
このため、極めて効率良く電子を取り出すことが可能と
なった。
は、ショットキーダイオード形成におけるエッジ部のリ
ークを防ぎ、特定の場所でアバランジェ増幅が生じるよ
うに、半導体の構成、濃度、形状が最適化されており、
このため、極めて効率良く電子を取り出すことが可能と
なった。
［実施例］ （実施例１） 本発明の１実施例について、図を用いて説明する。
第１図（ａ）および第１図（ｂ）は、本実施例に係わ
る半導体電子放出素子の概略的構成図であり、第１図
（ａ）は平面図、第１図（ｂ）はＡ−Ａ部におけるの断
面図である。
る半導体電子放出素子の概略的構成図であり、第１図
（ａ）は平面図、第１図（ｂ）はＡ−Ａ部におけるの断
面図である。
以下、本実施例について、製造工程に従って説明す
る。
る。
第１図（ａ）および第１図（ｂ）に示すように、ｐ型
半導体基板１（本実施例では、Si（100）を用いた。）
上に、３×1016cm-3の不純物濃度を持つｐ型半導体層２
を、CVD法によりエピタキシャル成長させ、続いて、厚
さ数百Åの熱酸化膜を形成した。
半導体基板１（本実施例では、Si（100）を用いた。）
上に、３×1016cm-3の不純物濃度を持つｐ型半導体層２
を、CVD法によりエピタキシャル成長させ、続いて、厚
さ数百Åの熱酸化膜を形成した。
フォトリソグラフィープロセスを用いて適当なパター
ニングを行なうことにより高濃度ｐ型半導体領域３を形
成する部分上の熱酸化膜を開口し、Ｂイオンを、深さ約
3000Å、不純物濃度２×1017〜10×1017cm-3となるよう
に注入した。
ニングを行なうことにより高濃度ｐ型半導体領域３を形
成する部分上の熱酸化膜を開口し、Ｂイオンを、深さ約
3000Å、不純物濃度２×1017〜10×1017cm-3となるよう
に注入した。
CVD法にてSiN膜を形成し、素子が形成される部分にSi
N膜が残るようにCF4等でエッチングし、さらに、酸化工
程を用いて素子分離領域４としてのフィールド酸化膜４
形成した（LOCOS法）。
N膜が残るようにCF4等でエッチングし、さらに、酸化工
程を用いて素子分離領域４としてのフィールド酸化膜４
形成した（LOCOS法）。
LOCOSの形成と同時に高濃度ｐ型半導体領域３の活性
化を行ない、エッチングにて表出した後に、電極５を50
00Åの厚さに形成して適当なパターニングを行ない、最
後に形成されるショットキー電極と接するようにした。
化を行ない、エッチングにて表出した後に、電極５を50
00Åの厚さに形成して適当なパターニングを行ない、最
後に形成されるショットキー電極と接するようにした。
絶縁層６をSiO2のスパッタ法で１μｍの厚さに形成
し、引き出し電極７としてAuを2000Å蒸着により形成し
た。
し、引き出し電極７としてAuを2000Å蒸着により形成し
た。
リソグラフィーのレジストプロセスによって電極形状
にパターニングした後に、Arのイオンミリングで電極７
を適当な形状にエッチングした。
にパターニングした後に、Arのイオンミリングで電極７
を適当な形状にエッチングした。
弗酸系のウェットエッチングにてSiO2層６をパターニ
ングしてショットキー接合部を表に出した。
ングしてショットキー接合部を表に出した。
ショットキー電極８としてのGd膜を約150Åの厚さにE
B蒸着し、350℃で５分間熱処理を行なってGdSi2とし、
電子放出素子を完成させた。
B蒸着し、350℃で５分間熱処理を行なってGdSi2とし、
電子放出素子を完成させた。
この時のバリアハイトφBPは、0.7Vで良好なショット
キーダイオードとなった。
キーダイオードとなった。
このようにして作製された電子放出素子において、電
源12により、ｐ型半導体層２、ショットキー電極８およ
び電極５に逆バイアスをかけると、高濃度ｐ型半導体領
域３とショットキー電極８との界面でアバランシェ増幅
が発生し、生成されたホットエレクトロンは極めて薄く
形成されたショットキー電極８を通り抜けて真空領域に
しみ出し、引き出し電極７による電界によって素子外部
へ放出される。
源12により、ｐ型半導体層２、ショットキー電極８およ
び電極５に逆バイアスをかけると、高濃度ｐ型半導体領
域３とショットキー電極８との界面でアバランシェ増幅
が発生し、生成されたホットエレクトロンは極めて薄く
形成されたショットキー電極８を通り抜けて真空領域に
しみ出し、引き出し電極７による電界によって素子外部
へ放出される。
本実施例に係る電子放出素子では、素子分離の方法と
してLOCOS法を用いることにより精度良く且つ簡単に素
子を形成することができた。
してLOCOS法を用いることにより精度良く且つ簡単に素
子を形成することができた。
さらに、MOLD構造を用いて高濃度ｐ領域を接合部内に
設けることにより、エッジ部での不均一なブレークダウ
ンを防止して、極めて均一且つ微小な電子放出領域を形
成することが出来た。
設けることにより、エッジ部での不均一なブレークダウ
ンを防止して、極めて均一且つ微小な電子放出領域を形
成することが出来た。
また、MOLD構造を用いることにより従来必要であった
pn接合ガードリングを取り除いたため、ダイオードの回
復時間が極めて早く、良好なスイッチング特性を得るこ
とができた。
pn接合ガードリングを取り除いたため、ダイオードの回
復時間が極めて早く、良好なスイッチング特性を得るこ
とができた。
なお、ショットキー電極８の表面にBa、Cs等のアルカ
リ金属を一原子層付着させることで、表面の仕事関数を
下げて電子をより多く取り出すことも可能である。
リ金属を一原子層付着させることで、表面の仕事関数を
下げて電子をより多く取り出すことも可能である。
（実施例２） 以下、本発明の第２の実施例について、第２図を用い
て説明する。
て説明する。
本実施例は、本発明の電子放出素子を、素子間でのク
ロストークを防ぐよう構成したものである。
ロストークを防ぐよう構成したものである。
まず、ｎ型半導体基板（本実施例ではSi（100）面）1
5上に、ほとんど不純物を含まない層14をCVD法で３μｍ
の厚さに成長させた。
5上に、ほとんど不純物を含まない層14をCVD法で３μｍ
の厚さに成長させた。
次に、ほとんど不純物を含まない層14に、Ｂを、イオ
ン注入法で、不純物濃度が１〜５×1016cm-3、深さ１μ
ｍ程度に形成されるように注入し、ｐ型導伝層２を形成
した。
ン注入法で、不純物濃度が１〜５×1016cm-3、深さ１μ
ｍ程度に形成されるように注入し、ｐ型導伝層２を形成
した。
さらに、オーミックコンタクト層13を、５×1018cm3
以上になるようにＢをイオン注入することにより形成し
た。
以上になるようにＢをイオン注入することにより形成し
た。
以後、前記実施例１とほぼ同様の工程により、電子放
出素子を完成させた。
出素子を完成させた。
このようにして作製された電子放出素子に対し、ｐ型
半導体のオーミック電極10、ショットキー電極８および
電極５に逆バイアスをかけることにより、電子放出素子
を個々独立して制御することができた。
半導体のオーミック電極10、ショットキー電極８および
電極５に逆バイアスをかけることにより、電子放出素子
を個々独立して制御することができた。
（実施例３） 以下、本発明の第３の実施例について、第４図を用い
て説明する。
て説明する。
本実施例は、上記実施例２に示した半導体電子放出素
子をＸ方向およびＹ方向に配置してマトリクスを構成し
たものである。
子をＸ方向およびＹ方向に配置してマトリクスを構成し
たものである。
本実施例では、カラーディスプレーが構成出来るよう
に、一画素サイズ中にR,G,B3色用の電子放出素子を配置
し、なるべく多くの発光エリアが得られるように電子放
出素子の形状を矩型に構成した。
に、一画素サイズ中にR,G,B3色用の電子放出素子を配置
し、なるべく多くの発光エリアが得られるように電子放
出素子の形状を矩型に構成した。
製造工程は、上述の実施例２とほぼ同様とした。
本実施例の電子放出素子においては、Ｘ方向の（R1,G
1,B1,R2,G2,B2）の任意の１点と、Ｙ方向の（a,b）の任
意の１点との間に逆バイアスをかけることで、マトリク
ス状の電子放出素子の任意の１点より電子を放出するこ
とができる。
1,B1,R2,G2,B2）の任意の１点と、Ｙ方向の（a,b）の任
意の１点との間に逆バイアスをかけることで、マトリク
ス状の電子放出素子の任意の１点より電子を放出するこ
とができる。
［発明の効果］ 以上説明したように、ショットキー型半導体電子放出
素子において、ショットキー接合部の周囲にLOCOS法を
用いることで、pn接合ガードリングを取り除き、スイッ
チングの回復時間をほぼ無とすることで極めて早い変調
スピードを実現し、電子放出素子のアプリケーション範
囲を広くすることが出来る。さらに、素子分離とエッジ
保護が同時に出来るために、素子の微細化が可能であ
り、さらに、プロセスの一層の簡略化の効果がある。
素子において、ショットキー接合部の周囲にLOCOS法を
用いることで、pn接合ガードリングを取り除き、スイッ
チングの回復時間をほぼ無とすることで極めて早い変調
スピードを実現し、電子放出素子のアプリケーション範
囲を広くすることが出来る。さらに、素子分離とエッジ
保護が同時に出来るために、素子の微細化が可能であ
り、さらに、プロセスの一層の簡略化の効果がある。
また、部分的に濃度の高いｐ型導伝層を形成すること
で、注入部での均一なアバランシェ増幅を生ぜしめるこ
とが可能となり、均一性良く、微小スポットの電子ビー
ムを得ることが可能となった。
で、注入部での均一なアバランシェ増幅を生ぜしめるこ
とが可能となり、均一性良く、微小スポットの電子ビー
ムを得ることが可能となった。
第１図（ａ）は本発明の第１の実施例に係わる半導体電
子放出素子を示す平面図、 第１図（ｂ）は第１図（ａ）に示した半導体電子放出素
子のＡ−Ａ断面における概略的断面図、 第２図は本発明の第２の実施例に係わる電子放出素子を
示す概略的断面図、 第３図は本発明に係わる電子放出素子の動作原理を説明
するためのエネルギーバンド図、 第４図は本発明の第３の実施例に係わる電子放出素子を
示す概略的上面図、 第５図は第４図に示した半導体電子放出素子のＡ−Ａ断
面における概略的断面図、 第６図は第４図に示した半導体電子放出素子のＢ−Ｂ断
面における概略的断面図である。 （符号の説明） １…基板、２…ｐ型半導体層、13,3…高濃度ｐ型半導体
層、４…素子分離領域、５…ショットキーのコンタクト
用電極、６…絶縁層、７…引き出し電極、８…ショット
キー電極、９…空之層、10…オーミック電極、11,12…
電源、14…エピタキシャル成長層。
子放出素子を示す平面図、 第１図（ｂ）は第１図（ａ）に示した半導体電子放出素
子のＡ−Ａ断面における概略的断面図、 第２図は本発明の第２の実施例に係わる電子放出素子を
示す概略的断面図、 第３図は本発明に係わる電子放出素子の動作原理を説明
するためのエネルギーバンド図、 第４図は本発明の第３の実施例に係わる電子放出素子を
示す概略的上面図、 第５図は第４図に示した半導体電子放出素子のＡ−Ａ断
面における概略的断面図、 第６図は第４図に示した半導体電子放出素子のＢ−Ｂ断
面における概略的断面図である。 （符号の説明） １…基板、２…ｐ型半導体層、13,3…高濃度ｐ型半導体
層、４…素子分離領域、５…ショットキーのコンタクト
用電極、６…絶縁層、７…引き出し電極、８…ショット
キー電極、９…空之層、10…オーミック電極、11,12…
電源、14…エピタキシャル成長層。
Claims (6)
- 【請求項１】ｐ型半導体基体と；当該ｐ型半導体基体上
に形成された、電子なだれ降伏を生じさせるような不純
物濃度を有するｐ型半導体層と；当該ｐ型半導体層に接
合されたショットキー電極と；当該ショットキー電極と
前記ｐ型半導体層とに逆バイアス電圧を印加して前記シ
ョットキー電極から電子を放出させるための手段と；前
記放出された電子を外部に引き出すための引き出し電極
と；を有する電子放出素子であって、 前記ショットキー接合部の周囲にLOCOS法を用いて形成
された酸化膜を有することを特徴とする電子放出素子。 - 【請求項２】前記ｐ型半導体基体が、Siにより形成され
ていることを特徴とする請求項１記載の電子放出素子。 - 【請求項３】前記ｐ型半導体層がｐ型の高濃度ドーピン
グ領域を有し、当該高濃度ドーピング領域と前記ショッ
トキー電極が接合していることを特徴とする請求項１ま
たは２記載の電子放出素子。 - 【請求項４】前記ｐ型の高濃度ドーピング領域の不純物
濃度が２×1017cm-3〜10×1017cm-3であり、前記第一導
電型半導体層の内前記ｐ型の高濃度ドーピング領域以外
の領域の不純物濃度が２×1016〜10×1016cm-3であるこ
とを特徴とする請求項３記載の電子放出素子。 - 【請求項５】前記ショットキー電極の厚さが0.1μｍ以
下であることを特徴とする請求項１乃至４記載の電子放
出素子。 - 【請求項６】前記ショットキー電極が、Gdを熱処理等で
シリサイド化し、さらに、BaまたはCsを一原子層付着さ
せることにより形成されていることを特徴とする請求項
１〜５記載の電子放出素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26757689A JP2733112B2 (ja) | 1989-10-13 | 1989-10-13 | 電子放出素子 |
| DE69033677T DE69033677T2 (de) | 1989-09-04 | 1990-09-04 | Elektronenemissionselement- und Herstellungsverfahren desselben |
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