JP2765998B2 - 電子放出素子の製造方法 - Google Patents
電子放出素子の製造方法Info
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- JP2765998B2 JP2765998B2 JP26757989A JP26757989A JP2765998B2 JP 2765998 B2 JP2765998 B2 JP 2765998B2 JP 26757989 A JP26757989 A JP 26757989A JP 26757989 A JP26757989 A JP 26757989A JP 2765998 B2 JP2765998 B2 JP 2765998B2
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- conductive layer
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子放出素子の製造法に係り、特に、なだ
れ増幅（アバランシシェ増幅）を起こさせてホットエレ
クトロンを外部に放出させるショットキー型の電子放出
素子の製造方法に関するものである。
れ増幅（アバランシシェ増幅）を起こさせてホットエレ
クトロンを外部に放出させるショットキー型の電子放出
素子の製造方法に関するものである。
［従来の技術］ 従来、ショットキー型の電子放出素子としては、例え
ば、第３図に示したようなものが知られていた。第３図
において、１は半導体基体としてのP+型GaAs基板であ
る。２は半導体層としてP-型GaAS層であり、半導体基体
１上に、例えば分子線エピタキシャル法（MBE）により
形成される。この半導体層２には、電子なだれ降伏を生
じさせるための高不純物濃度領域３としてのP+領域が、
例えばBeイオンを注入することにより形成されている。
また、半導体層２上には、素子分離絶縁層４と配線電極
５とが形成されており、さらに、タングステン等からな
るショットキー電極８が例えばスパッタリング法等によ
って形成されている。また、配線電極５の上には、SiO2
等に形成された絶縁層６を介して引き出し電極７が形成
されている。
ば、第３図に示したようなものが知られていた。第３図
において、１は半導体基体としてのP+型GaAs基板であ
る。２は半導体層としてP-型GaAS層であり、半導体基体
１上に、例えば分子線エピタキシャル法（MBE）により
形成される。この半導体層２には、電子なだれ降伏を生
じさせるための高不純物濃度領域３としてのP+領域が、
例えばBeイオンを注入することにより形成されている。
また、半導体層２上には、素子分離絶縁層４と配線電極
５とが形成されており、さらに、タングステン等からな
るショットキー電極８が例えばスパッタリング法等によ
って形成されている。また、配線電極５の上には、SiO2
等に形成された絶縁層６を介して引き出し電極７が形成
されている。
従来、第３図に示したようなショットキー型電子放出
素子は、例えば、イオン注入等によって半導体層２に高
不純物濃度領域３を形成し、適当なアニールを行ない、
その後、導電層を形成してこれをパターニングすること
により配線電極５を作成し、続いて絶縁層６を形成して
ホールを作成し、最後に導電層を形成してこれをパター
ニングすることによりショットキー電極８を形成するこ
とにより作成されていた。
素子は、例えば、イオン注入等によって半導体層２に高
不純物濃度領域３を形成し、適当なアニールを行ない、
その後、導電層を形成してこれをパターニングすること
により配線電極５を作成し、続いて絶縁層６を形成して
ホールを作成し、最後に導電層を形成してこれをパター
ニングすることによりショットキー電極８を形成するこ
とにより作成されていた。
［発明が解決しようとする課題］ しかしながら、上述のごとき従来の電子放出素子の製
造方法には、半導体層２に高濃度不純物領域３を形成し
た後にショットキー電極８や引き出し電極７を形成てい
たために、高濃度不純物領域３とショットキー電極８や
引き出し電極７との間に位置ずれが生じやすく、このた
め電子放出素子の信頼性あるいは歩留りを保証するため
にはアライメントの余裕を広く取ることが必要となるの
で、素子１個当りの面積が大きくなるという課題があっ
た。
造方法には、半導体層２に高濃度不純物領域３を形成し
た後にショットキー電極８や引き出し電極７を形成てい
たために、高濃度不純物領域３とショットキー電極８や
引き出し電極７との間に位置ずれが生じやすく、このた
め電子放出素子の信頼性あるいは歩留りを保証するため
にはアライメントの余裕を広く取ることが必要となるの
で、素子１個当りの面積が大きくなるという課題があっ
た。
さらに、従来の電子放出素子の製造方法において、イ
オン注入の回数と半導体層２上に堆積する膜の数だけフ
ォトリソプロセス工程を行なう必要があるため工程が複
雑になり、製造コストが高くなるという課題を有してい
た。
オン注入の回数と半導体層２上に堆積する膜の数だけフ
ォトリソプロセス工程を行なう必要があるため工程が複
雑になり、製造コストが高くなるという課題を有してい
た。
本発明は、以上のような従来技術の課題に鑑みて試さ
れたものであり、信頼性に優れ、小型化・高密度化が可
能な電子放出素子を安価に提供することができる、電子
放出素子の製造方法を提供することを目的とする。
れたものであり、信頼性に優れ、小型化・高密度化が可
能な電子放出素子を安価に提供することができる、電子
放出素子の製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明の電子放出素子の製造方法は、 半導体基体と；該半導体基体上に形成された、電子な
だれ降伏を生じさせるための高不純物濃度領域を有する
半導体層と；該半導体層上に形成されたショットキー電
極と；該ショットキー電極に電荷を供給するための配線
電極と；前記放出された電子を外部に引き出すための引
き出し電極と；前記配線電極と前記引き出し電極とを電
気的に絶縁するための絶縁層と；を少なくとも有する電
子放出素子の製造方法において、 前記半導体基体上に前記半導体層、前記配線電極とな
るべき導電層、前記絶縁層、前記引き出し電極となるべ
き導電層を順次堆積させる工程と；前記引き出し電極と
なるべき導電層、前記絶縁層および前記配線電極となる
べき導電層に、該配線電極となるべき導電層に形成され
るホールが前記引き出し電極となるべき導電層及び前記
絶縁層に形成されるホールよりも大きくなるようにホー
ルを形成する工程と；当該ホールを介して前記半導体層
にイオン注入を行なうことにより前記高不純物濃度領域
を形成する工程と； かかる工程の後、前記配線電極となるべき導電層上の
前記絶縁層および前記引き出し電極となるべき導電層に
形成された前記ホールの面積を広げる工程と；当該ホー
ルを介して前記高不純物濃度領域と前記配線電極となる
べき導電層とを被覆し接続されたショットキー電極を蒸
着により形成する工程と； を少なくとも含むことを特徴とする。
だれ降伏を生じさせるための高不純物濃度領域を有する
半導体層と；該半導体層上に形成されたショットキー電
極と；該ショットキー電極に電荷を供給するための配線
電極と；前記放出された電子を外部に引き出すための引
き出し電極と；前記配線電極と前記引き出し電極とを電
気的に絶縁するための絶縁層と；を少なくとも有する電
子放出素子の製造方法において、 前記半導体基体上に前記半導体層、前記配線電極とな
るべき導電層、前記絶縁層、前記引き出し電極となるべ
き導電層を順次堆積させる工程と；前記引き出し電極と
なるべき導電層、前記絶縁層および前記配線電極となる
べき導電層に、該配線電極となるべき導電層に形成され
るホールが前記引き出し電極となるべき導電層及び前記
絶縁層に形成されるホールよりも大きくなるようにホー
ルを形成する工程と；当該ホールを介して前記半導体層
にイオン注入を行なうことにより前記高不純物濃度領域
を形成する工程と； かかる工程の後、前記配線電極となるべき導電層上の
前記絶縁層および前記引き出し電極となるべき導電層に
形成された前記ホールの面積を広げる工程と；当該ホー
ルを介して前記高不純物濃度領域と前記配線電極となる
べき導電層とを被覆し接続されたショットキー電極を蒸
着により形成する工程と； を少なくとも含むことを特徴とする。
［作用］ 本発明によれば、あらかじめ配線電極となるべき導電
層、絶縁層、引き出し電極となるべき導電層を順次堆積
させ、次に、エッチング等により各層に同時に（または
順次）ホールを形成し、続いて、このホールを介して
（すなわち、これらの層をマスクとして）半導体層内に
高濃度不純物領域を形成し、このホールを広げた後にさ
らにこのホールを介してショットキー電極を形成するの
で、高濃度不純物領域やショットキー電極に位置ずれを
生じなくすることができる。このため、本発明によれ
ば、電子放出素子の信頼性あるいは歩留りを向上させる
ことができ、従ってアライメントの余裕を広く取る必要
がなくなるので素子１個当りの面積を小さくすることが
できる。
層、絶縁層、引き出し電極となるべき導電層を順次堆積
させ、次に、エッチング等により各層に同時に（または
順次）ホールを形成し、続いて、このホールを介して
（すなわち、これらの層をマスクとして）半導体層内に
高濃度不純物領域を形成し、このホールを広げた後にさ
らにこのホールを介してショットキー電極を形成するの
で、高濃度不純物領域やショットキー電極に位置ずれを
生じなくすることができる。このため、本発明によれ
ば、電子放出素子の信頼性あるいは歩留りを向上させる
ことができ、従ってアライメントの余裕を広く取る必要
がなくなるので素子１個当りの面積を小さくすることが
できる。
また、最初にホールを形成する際に、ホールを形成す
る手段としてエッチングを用い、配線電極となるべき層
のエッチング速度が絶縁層および引き出し電極となるべ
き層のエッチング速度よりも速くなるように各層を形成
する材料等を選択することにより、または、各層を別々
にエッチングすることにより、配線電極となるべき層に
形成されたホールの大きさを高濃度不純物領域の面責よ
りも十分大きくすることができるので、ショットキー電
極形成時に高濃度不純物領域上に厚さが均一の極めて薄
いショットキー電極を形成することができ、これによ
り、電子放出素子のエネルギー分布を極めて均一にする
ことが可能となる。
る手段としてエッチングを用い、配線電極となるべき層
のエッチング速度が絶縁層および引き出し電極となるべ
き層のエッチング速度よりも速くなるように各層を形成
する材料等を選択することにより、または、各層を別々
にエッチングすることにより、配線電極となるべき層に
形成されたホールの大きさを高濃度不純物領域の面責よ
りも十分大きくすることができるので、ショットキー電
極形成時に高濃度不純物領域上に厚さが均一の極めて薄
いショットキー電極を形成することができ、これによ
り、電子放出素子のエネルギー分布を極めて均一にする
ことが可能となる。
さらに、このホールを広げる際に、ホールを広げる手
段としてエッチングを用い、絶縁層のエッチング速度が
引き出し電極となるべき層のエッチング速度よりも速く
且つ引き出し電極となるべき層のエッチング速度が配線
電極となるべき層のエッチング速度よりも速くなるよう
に各層を形成する材料等を選択することにより、また
は、各層を別々にエッチングすることにより、各層にお
けるホールの大きさおよび形状を第３図に示した従来の
電子放出素子と同じような最適の形状にすることができ
る。このように、本発明によれば各層のホールを同一の
工程で形成することにより、または、１回のレジスト形
成工程の後に各層のホールを順次形成することにより、
各層のホールの大きさおよび形状をそれぞれ最適のもの
とすることができるので、従来よりも製造工程を簡略化
することができる。
段としてエッチングを用い、絶縁層のエッチング速度が
引き出し電極となるべき層のエッチング速度よりも速く
且つ引き出し電極となるべき層のエッチング速度が配線
電極となるべき層のエッチング速度よりも速くなるよう
に各層を形成する材料等を選択することにより、また
は、各層を別々にエッチングすることにより、各層にお
けるホールの大きさおよび形状を第３図に示した従来の
電子放出素子と同じような最適の形状にすることができ
る。このように、本発明によれば各層のホールを同一の
工程で形成することにより、または、１回のレジスト形
成工程の後に各層のホールを順次形成することにより、
各層のホールの大きさおよび形状をそれぞれ最適のもの
とすることができるので、従来よりも製造工程を簡略化
することができる。
［実施例］ 以下、本発明の実施例について、図を用いて説明す
る。
る。
（実施例１） 本発明の１実施例として、以下に示すような方法で電
子放出素子を作成した。以下、第１図（ａ）〜（ｄ）を
用いて説明する。第１図（ａ）〜（ｄ）は、本実施例に
係る電子放出素子の製造方法を説明するための模式的断
面図である。
子放出素子を作成した。以下、第１図（ａ）〜（ｄ）を
用いて説明する。第１図（ａ）〜（ｄ）は、本実施例に
係る電子放出素子の製造方法を説明するための模式的断
面図である。
GaAs（不純物濃度５×1018cm-3）Ｐ型半導体基上１に
MOCVD（MBE等でもよい）で、Ｐ型（２×1016cm-3の濃
度）半導体層２をエピタキシャル成長により形成した。
MOCVD（MBE等でもよい）で、Ｐ型（２×1016cm-3の濃
度）半導体層２をエピタキシャル成長により形成した。
素子分離絶縁層４を、AlN（窒化アルミニウム）を300
0Å堆積した後フォトリソグラフィー等の適当な方法で
パターニングを行なうことによる形成した。
0Å堆積した後フォトリソグラフィー等の適当な方法で
パターニングを行なうことによる形成した。
配線電極となるべき導電層としてタングステン層５を
蒸着した。
蒸着した。
絶縁層としてSiO2層６を蒸着した。
引き出し電極となるべき導電層としてポリシリコン層
７を堆積した。この状態を第１図（ａ）に示す。
７を堆積した。この状態を第１図（ａ）に示す。
レジスト11を形成し、このレジスト11にリソグラフィ
ーによりホールを形成した。
ーによりホールを形成した。
このレジスト11をマスクとして、CF4のエッチングガ
スを用いて、ポリシリコン層７とSiO2層６にホールを形
成した。
スを用いて、ポリシリコン層７とSiO2層６にホールを形
成した。
タングステン層５が露出されてから、タングステンの
エッチングレートとSiO2のエッチングレートとが大きく
異なるガスとして第１表に示されるSF6,NF3,CCl4＋20％
O2等のガスを用いてタングステン層５をエッチングする
ことにより、タングステン層５のホールが他の層のホー
ルよりも大きくなるようにした。この状態を第１図
（ｂ）に示す。
エッチングレートとSiO2のエッチングレートとが大きく
異なるガスとして第１表に示されるSF6,NF3,CCl4＋20％
O2等のガスを用いてタングステン層５をエッチングする
ことにより、タングステン層５のホールが他の層のホー
ルよりも大きくなるようにした。この状態を第１図
（ｂ）に示す。
このホールから半導体層２にBeイオンを注入すること
により、不純物濃度が約５×1017〜８×1017cm-3、深さ
約3000ÅのＰ型高濃度不純物領域３を形成した。
により、不純物濃度が約５×1017〜８×1017cm-3、深さ
約3000ÅのＰ型高濃度不純物領域３を形成した。
レジスト11を剥離した後に、アルシン雰囲気中で急速
加熱を行ない、700℃で10秒程度加熱して注入イオンの
活性化を行なった。
加熱を行ない、700℃で10秒程度加熱して注入イオンの
活性化を行なった。
新たに形成したレジスト11をマスクとして用いたフォ
トリソプロセスによりポリシリコン層７をCF4でエッチ
ングしてホールを広げた後、フッ酸系のエッチング液を
用いてSiO2層６をエッチングすることにより、第１図
（ｃ）に示したようなテーパー形状のホールを形成し
た。
トリソプロセスによりポリシリコン層７をCF4でエッチ
ングしてホールを広げた後、フッ酸系のエッチング液を
用いてSiO2層６をエッチングすることにより、第１図
（ｃ）に示したようなテーパー形状のホールを形成し
た。
厚さ100Åのショットキー電極８を、蒸着により形成
した。この状態を第１図（ｄ）に示す。図において、
８′は、ショットキー電極８を形成するための金属がレ
ジスト11上に付着したものである。
した。この状態を第１図（ｄ）に示す。図において、
８′は、ショットキー電極８を形成するための金属がレ
ジスト11上に付着したものである。
レジスト11と余分の金属８′を剥離し、電子放出素子
を完成した。
を完成した。
以上、本実施例に係る電子放出素子の製造方法につい
て説明した。
て説明した。
このように、本実施例に係る電子放出素子の製造方法
により、フォトリソグラフィープロセスを簡略化するこ
とができた。また、Ｐ型高不純物濃度層３より上に構成
されている層がＰ型高不純物濃度層３に対してセルフア
ライン的に積層されるので、素子を微細に構成すること
ができた。また、配線電極となるべき導電層５に対して
選択エッチングを用いることにより、Ｐ型高不純物濃度
層３上に均一なショットキー金属を堆積することができ
るため、放出された電子が極めて均一なエネルギー分布
を持つようにすることができた。さらに、絶縁層に対し
て、選択エッチングを行なうことで良好な電子の引き出
し系を形成するとともに、ショットキー電極８を良好な
蒸着マスクとすることができた。
により、フォトリソグラフィープロセスを簡略化するこ
とができた。また、Ｐ型高不純物濃度層３より上に構成
されている層がＰ型高不純物濃度層３に対してセルフア
ライン的に積層されるので、素子を微細に構成すること
ができた。また、配線電極となるべき導電層５に対して
選択エッチングを用いることにより、Ｐ型高不純物濃度
層３上に均一なショットキー金属を堆積することができ
るため、放出された電子が極めて均一なエネルギー分布
を持つようにすることができた。さらに、絶縁層に対し
て、選択エッチングを行なうことで良好な電子の引き出
し系を形成するとともに、ショットキー電極８を良好な
蒸着マスクとすることができた。
（実施例２） 本発明の第２の実施例として、半導体基体としてシリ
コン基板を用い、素子分離手段としてLOCOS法により形
成した酸化領域12を用いた場合について説明する。
コン基板を用い、素子分離手段としてLOCOS法により形
成した酸化領域12を用いた場合について説明する。
第２図（ａ）および（ｂ）は、本実施例に係る電子放
出素子の製造方法を説明するための模式的断面図であ
る。
出素子の製造方法を説明するための模式的断面図であ
る。
以下、本実施例について、工程に従って説明する。
シリコン基板１上に、半導体層２、配線電極となるべ
き層５、絶縁層６、引き出し電極となるべき層７および
素子分離領域12を形成した。
き層５、絶縁層６、引き出し電極となるべき層７および
素子分離領域12を形成した。
ここで、半導体層２、配線電極となるべき層５、絶縁
層６および引き出し電極となるべき層７は上記実施例１
の工程〜とほぼ同様の工程により形成し、素子分離
領域12はLOCOS法によって形成した。但し、本実施例で
は、配線電極となるべき層５としてはMo（モリブデン）
層を、引き出し電極となるべき層７としてはAu（金）層
を、それぞれ用いた。なお、絶縁層６としては、実施例
１と同様、SiO2（酸化シリコン）層を用いた。
層６および引き出し電極となるべき層７は上記実施例１
の工程〜とほぼ同様の工程により形成し、素子分離
領域12はLOCOS法によって形成した。但し、本実施例で
は、配線電極となるべき層５としてはMo（モリブデン）
層を、引き出し電極となるべき層７としてはAu（金）層
を、それぞれ用いた。なお、絶縁層６としては、実施例
１と同様、SiO2（酸化シリコン）層を用いた。
実施例１と同様に、レジスト11を形成し、当該レジス
ト11にＰ型高濃度領域３を形成するためのホールを形成
したのち、レジスト11をマスクとしてArイオンビームで
Au層７をミリングし、続いてCF4で絶縁層６を加工してM
o層５を露出させた。
ト11にＰ型高濃度領域３を形成するためのホールを形成
したのち、レジスト11をマスクとしてArイオンビームで
Au層７をミリングし、続いてCF4で絶縁層６を加工してM
o層５を露出させた。
Mo層５に、リン酸と硝酸の混合エッチング液にてエッ
チングを行うことにより、ホールを形成した。
チングを行うことにより、ホールを形成した。
形成されたホールにＢ（ボロン）イオンを注入し、実
施例１とほぼ同様の不純物濃度と深さを有するＰ型高不
純物濃度領域３を形成した。さらに、これを1000℃で１
分ほどアニールを行ない、ボロンイオンを活性化した。
この状態を第２図（ａ）に示す。
施例１とほぼ同様の不純物濃度と深さを有するＰ型高不
純物濃度領域３を形成した。さらに、これを1000℃で１
分ほどアニールを行ない、ボロンイオンを活性化した。
この状態を第２図（ａ）に示す。
レジスト11のホールを広くし、このレジスト11をマス
クとしてArイオンビームを用いてエッチングを行なうこ
とにより、Au層７のホールを広げた。
クとしてArイオンビームを用いてエッチングを行なうこ
とにより、Au層７のホールを広げた。
SiO2層６をフッ酸系のエッチング液でエッチングし、
テーパー形状を得た。
テーパー形状を得た。
以下、上記実施例１と同様のプロセスを行なうことに
より、第２図（ｂ）を示すような状態を得た。
より、第２図（ｂ）を示すような状態を得た。
最後に、11のレジスト層および金属膜８′を剥離し、
電子放出素子を完成させた。
電子放出素子を完成させた。
以上、本実施例に係る電子放出素子について説明し
た。
た。
このような製造方法によっても、上記実施例１と同
様、フォトリソグラフィープロセスを簡略化することが
でき、素子を微細にすることができ、放出された電子の
エネルギー分布を均一にすることができ、さらに、良好
な電子の引き出し系を形成するとともにショットキー電
極８を良好な蒸着マスクとすることができた。
様、フォトリソグラフィープロセスを簡略化することが
でき、素子を微細にすることができ、放出された電子の
エネルギー分布を均一にすることができ、さらに、良好
な電子の引き出し系を形成するとともにショットキー電
極８を良好な蒸着マスクとすることができた。
［発明の効果］ 以上、説明したように、本発明によれば、製造プロセ
スの簡略化を行なうことができるために、素子の製造コ
ストを下げ、歩留りを向上することが可能となる。
スの簡略化を行なうことができるために、素子の製造コ
ストを下げ、歩留りを向上することが可能となる。
また、各層が高不純物濃度領域に対してセルフアライ
ン的に構成されるために、１つの素子を極めて小さく作
ることができるようになり、電子放出素子の集積化が可
能となる。
ン的に構成されるために、１つの素子を極めて小さく作
ることができるようになり、電子放出素子の集積化が可
能となる。
第１図（ａ）〜（ｄ）は本発明の第１の実施例に係る電
子放出素子の製造方法を説明するための模式的断面図、 第２図（ａ）および（ｂ）は本発明の第２の実施例に係
る電子放出素子の製造方法を説明するための模式的断面
図、 第３図は従来の電子放出素子の構成を説明するための図
である。 （符号の説明） １……半導体基体、２……半導体層、３……Ｐ型高不純
物濃度領域、４……素子分離用絶縁層、５……配線電極
となるべき導電層、６……絶縁層、７……引き出し電極
となるべき導電層、８……ショットキー電極、８′……
ショットキー電極８と同時に形成された金属膜、９……
空乏層、10……オーミック電極、11……レジスト、12…
…素子分離領域。
子放出素子の製造方法を説明するための模式的断面図、 第２図（ａ）および（ｂ）は本発明の第２の実施例に係
る電子放出素子の製造方法を説明するための模式的断面
図、 第３図は従来の電子放出素子の構成を説明するための図
である。 （符号の説明） １……半導体基体、２……半導体層、３……Ｐ型高不純
物濃度領域、４……素子分離用絶縁層、５……配線電極
となるべき導電層、６……絶縁層、７……引き出し電極
となるべき導電層、８……ショットキー電極、８′……
ショットキー電極８と同時に形成された金属膜、９……
空乏層、10……オーミック電極、11……レジスト、12…
…素子分離領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−220328（ＪＰ，Ａ) 特開 昭56−15529（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01J 1/30,9/02
Claims (1)
- 【請求項１】半導体基体と；該半導体基体上に形成され
た、電子なだれ降伏を生じさせるための高不純物濃度領
域を有する半導体層と；該半導体層上に形成されたショ
ットキー電極と；該ショットキー電極に電荷を供給する
ための配線電極と；前記放出された電子を外部に引き出
すための引き出し電極と；前記配線電極と前記引き出し
電極とを電気的に絶縁するための絶縁層と；を少なくと
も有する電子放出素子の製造方法において、 前記半導体基体上に前記半導体層、前記配線電極となる
べき導電層、前記絶縁層、前記引き出し電極となるべき
導電層を順次堆積させる工程と；前記引き出し電極とな
るべき導電層、前記絶縁層および前記配線電極となるべ
き導電層に、該配線電極となるべき導電層に形成される
ホールが前記引き出し電極となるべき導電層及び前記絶
縁層に形成されるホールよりも大きくなるようにホール
を形成する工程と；当該ホールを介して前記半導体層に
イオン注入を行なうことにより前記高不純物濃度領域を
形成する工程と； かかる工程の後、前記配線電極となるべき導電層上の前
記絶縁層および前記引き出し電極となるべき導電層に形
成された前記ホールの面積区を広げる工程と；当該ホー
ルを介して前記高不純物濃度領域と前記配線電極となる
べき導電層とを被覆し接続されたショットキー電極を蒸
着により形成する工程と； を少なくとも含むことを特徴とする電子放出素子の製造
方法。
Priority Applications (6)
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Applications Claiming Priority (1)
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| JP26757989A JP2765998B2 (ja) | 1989-10-13 | 1989-10-13 | 電子放出素子の製造方法 |
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|---|---|
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Family Applications (1)
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-
1989
- 1989-10-13 JP JP26757989A patent/JP2765998B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH03129634A (ja) | 1991-06-03 |
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