JPH03129634A

JPH03129634A - 電子放出素子の製造方法

Info

Publication number: JPH03129634A
Application number: JP1267579A
Authority: JP
Inventors: Takeo Tsukamoto; 健夫塚本; Nobuo Watanabe; 信男渡辺; Masahiko Okunuki; 昌彦奥貫
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1989-10-13
Filing date: 1989-10-13
Publication date: 1991-06-03
Anticipated expiration: 2013-06-18
Also published as: JP2765998B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［ａ業上の利用分野］本発明は、電子放出素子の製造方法に係り、特に、なだ
れ増幅（アバランシェ増幅）を起こさせてホットエレク
トロンを外部に放出させるショットキー型の電子放出素
子の製造方法に関するものである。

［従来の技術］従来、ショットキー型の電子放出素子としては、例えば
、第３図に示したようなものが知られていた。第３図に
おいて、１は半導体基体としてのＰ″型ＧａＡｓ基板で
ある。２は半導体層としてのＰ−型ＧａＡｓ層であり、
半導体基体１上に、例えば分子線エピタキシャル法（Ｍ
ＢＥ）により形成される。この半導体層２には、電子な
だれ降伏を生じさせるための高不純物濃度領域３として
のＰ０領域が、例えばＢｅイオンを注入することにより
形成されている。また、半導体層２上には、素子分離絶
縁層４と配線電極５とが形成されており、さらに、タン
グステン等からなるショットキー電極８が例えばスパッ
タリング法等によって形成されている。また、配線電極
５の上には、ＳｉＯ２等により形成された絶縁層６を介
して引き出し電極７が形成されている。

従来、第３図に示したようなショットキー型電子放出素
子は、例えば、イオン注入等によって半導体層２に高不
純物濃度領域３を形成し、適当なアニールを行ない、そ
の後、導電層を形成してこれをパターニングすることに
より配線電８ｉ５を作成し、続いて絶縁層６を形成して
ホールを作成し、最後に導電層を形成してこれをバター
ニングすることによりショットキー電極８を形成するこ
とにより作成されていた。

［発明が解決しようとする課題］しかしながら、上述のごとき従来の電子放出素子の製造
方法には、半導体層２に高濃度不純物領域３を形成した
後にショットキー電極８や引き出し電ｆ！７を形成して
いたために、高濃度不純物領域３とショットキー電極８
や引き出し電極７との間に位置ずれが生じやすく、この
ため電子放出素子の信頼性あるいは歩留りを保証するた
めにはアライメントの余裕を広く取ることが必要となる
ので、素子１個当りの面積が大きくなるという課題があ
った。

さらに、従来の電子放出素子の製造方法において、イオ
ン注入の回数と半導体層２上に堆積する膜の数だけフォ
トリソプロセス工程を行なう必要があるため工程が複雑
になり、製造コストが高くなるという課題を有していた
。

本発明は、以上のような従来技術の課題に鑑みて試され
たものであり、信頼性に優れ、小型化・高密度化が可能
な電子放出素子を安価に提供することができる、電子放
出素子の製造方法を提供することを目的とする。

〔課題を解決するための手段］本発明の電子放出素子の製造方法は、半導体基体と；該半導体基体上に形成された、電子なだ
れ降伏を生じさせるための高不純物濃度領域を有する半
導体層と；該半導体層上に形成されたショットキー電極
と；該ショットキー電極に電荷を供給するための配線電
極と；前記放出された電子を外部に引き出すための引き
出しｔ８ｉと；前記配線電極と前記引き出し電極とを電
気的に絶縁するための絶縁層と；を少なくとも有する電
子放出素子の製造方法において、前記半導体基体上に前記半導体層、前記配線電極となる
べき導電層、前記絶縁層、前記引き出し電極となるべき
導電層を順次堆積させる工程と；前記引き出し電極とな
るべき導電層、前記絶縁層および前記配線電極となるべ
き導電層にホールを形成する工程と；当該ホールを介し
て前記半導体層にイオン注入を行なうことにより前記高
不純物濃度領域を形成する工程と：を少なくとも含むこ
とを特徴とする。

上記特徴においては、前記絶縁層および前記引き出し電
極となるべき導電層に形成された前記ホールの面積を広
げる工程と；当該ホールを介して前記高不純物濃度領域
と少なくとも接するショットキー電極を形成する工程と
；をさらに含むことが望ましい。

［作用１本発明によれば、あらかじめ配線電極となるべき導電層
、絶縁層、引き出し電極となるべき導電層を順次堆積さ
せ、次に、エツチング等により各層に同時に（または順
次）ホールを形成し、続いて、このホールを介して（す
なわち、これらの層をマスクとして）半導体層内に高濃
度不純物領域を形成し、このホールを広げた後にさらに
このホールを介してショットキー電極を形成するので、
高濃度不純物領域やショットキー電極に位置ずれを生じ
なくすることができる。このため、本発明によれば、電
子放出素子の信頼性あるいは歩留りを向上させることが
でき、従ってアライメントの余裕を広く取る必要がなく
なるので素子１個当りの面積を小さくすることができる
。

また、最初にホールを形成する際に、ホールを形成する
手段としてエツチングを用い、配線電極となるべき層の
エツチング速度が絶縁層および弓き出し電極となるべき
層のエツチング速度よりも速くなるように各層を形成す
る材料等を選択することにより、または、各層を別々に
エツチングすることにより、配ＰｓＱ極となるべき層に
形成されたホールの大きさを高濃度不純物領域の面積よ
りも十分大きくすることができるので、ショットキー電
極形成時に高濃度不純物領域上に厚さが均一の極めて薄
いショットキー電極を形成することができ、これにより
、電子放出時のエネルギー分布を極めて均一にすること
が可能となる。

さらに、このホールを広げる際に、ホールを広げる手段
としてエツチングを用い、絶縁層のエツチング速度が引
き出し電極となるべき層のエツチング速度よりも速く且
つ引き出し電極となるべき層のエツチング速度が配線電
極となるべき層のエツチング速度よりも速くなるように
各層を形成する材料等を選択することにより、または、
各層を別々にエツチングすることにより、各層における
ホールの大きさおよび形状を第３図に示した従来の電子
放出素子と同じような最適の形状にすることができる。

このように、本発明によれば各層のホールを同一の工程
で形成することにより、または５１回のレジスト形成工
程の後に各層のホールを順次形成することにより、各層
のホールの大きさおよび形状をそれぞれ最適のものとす
ることができるので、従来よりも製造工程を簡略化する
ことができる。

［実施例］以下、本発明の実施例について、図を用いて説明する。

（実施例１）本発明の１実施例として、以下に示すような方法で電子
放出素子を作成した。以下、第１図（ａ）〜（ｄ）を用
いて説明する。第１図（ａ）〜（ｄ）は、本実施例に係
る電子放出素子の製造方法を説明するための模式的断面
図である。

■ＧａＡｓ　（不純物濃度５ｘ　１０”ｃｍ−３）　Ｐ
型半導体基板上１にＭＯＣＶＤ　（ＭＢＣ等でもよい）
で、Ｐ型（２Ｘ　１０　”ｃ　ｍ−’の濃度）半導体層
２をエピタキシャル成長により形成した。

■素子分離絶縁層４を、ＡｕＮ　（窒化アルミニウム）
を３０００Å堆積した後フォトリソグラフィー等の適当
な方法でパターニングを行なうことにより形成した。

■配線電極となるべき導電層としてタングステン層５を
蒸着した。

■絶縁層として５ｉ０２層６を蒸着した。

■引き出し電極となるべき導電層としてポリシリコン層
７を堆積した。この状態を第１図（ａ）に示す。

■レジスト１１を形成し、このレジスト１１にリソグラ
フィーによりホールを形成した。

■このレジスト１１をマスクとして、ＣＦ　４のエツチ
ングガスを用いて、ポリシリコン層７と５ｉ０２層６に
ホールを形成した。

■タングステン層５が露出されてから、タングステンの
エツチングレートとＳｉｎ、のエツチングレートとが大
きく異なるガスとして第１表に示されるＳＦａ　、ＮＦ
３　、ＣＣｆ１ｍ　＋２０％０２等のガスを用いてタン
グステン層６をエツチングすることにより、タングステ
ン層６のホールが他の層のホールよりも大きくなるよう
にした。この状態を第１図（ｂ）に示す。

■このホールから半導体層２にＢｅイオンを注入するこ
とにより、不純物濃度が約５ｘｉｏ”〜８　Ｘ　ｔ　Ｏ
”ｃ　ｍ−３、深さ約３０００ÅのＰ空高濃度不純物領
域３を形成した。

［相］レジスト１１を剥離した後に、アルシン雰囲気中
で急速加熱を行ない、７００℃で１０秒程度加熱して注
入イオンの活性化を行なった。

■新たに形成したレジスト１１をマスクとして用いたフ
ォトリンプロセスによりポリシリコン層７をＣＦ４でエ
ツチングしてホールを広げた後、フッ酸系のエツチング
演を用いて５ｉ０２層６をエツチングすることにより、
第１図（Ｃ）に示したようなテーパー形状のホールを形
成した。

＠厚さ１００人のショットキー電ｆ１８を、蒸着により
形成した。この状態を第１図（ｄ）に示す。図において
、８゛は、ショットキー電極８を形成するための金属が
レジスト１１上に付着したものである。

＠レジスト１１と余分の金属８°を剥離し、電子放出素
子を完成した。

以上、本実施例に係る電子放出素子の製造方法について
説明した。

このように、本実施例に係る電子放出素子の製造方法に
より、フォトリソグラフィープロセスを簡略化すること
ができた。また、Ｐ壁高不純物濃度層３より上に構成さ
れている層がＰ壁高不純物濃度層３に対してセルファラ
イン的に積層されるので、素子を微細に構成することが
できた。また、配線電極となるべき導電層５に対して選
択エツチングを用いることにより、Ｐ型窩不純物濃度層
３上に均一なショットキー金属を堆積することができる
ため、放出された電子が極めて均一なエネルギー分布を
持つようにすることができた。

さらに、絶縁層に対して、選択エツチングを行なうこと
で良好な電子の引き出し系を形成するとともに、ショッ
トキー電極８を良好な蒸着マスクとすることができた。

第１表Ｗ。

Ｓ　ｉ　０２の各種ガスによるＲＩＥ特性＊１゜＊２；単位はいづれもＡ／ｍｉｎエツチング条件；　２０ｐａ、電力０．３Ｗ／ｃｍ’、ガス流量３００ｃｃ／ｍ１ｎ（実施例２）本発明の第２の実施例として、半導体基体としてシリコ
ン基板を用い、素子分離手段としてＬＯＣＯＳ法により
形成した酸化領域１２を用いた場合について説明する。

第２図（ａ）および（ｂ）は、本実施例に係る電子放出
素子の製造方法を説明するための模式的断面図である。

以下、本実施例について、工程に従って説明する。

■シリコン基板１上に、半導体層２、配線電極となるべ
き層５、絶縁層６、引き出し電極となるべき層７および
素子分離領域１２を形成した。

ここで、半導体層２、配線電極となるべき層５、絶縁層
６および引き出し電極となるべき層７は上記実施例１の
工程■〜■とほぼ同様の工程により形成し、素子分離領
域１２はＬＯＣＯ３法によって形成した。但し、本実施
例では、配線電極となるべき層５としてはＭｏ（モリブ
デン）層を、引き出し電極となるべき層７としてはＡｕ
（金）層を、それぞれ用いた。なお、絶縁層６としては
、実施例１と同様、ＳｉＯ２（酸化シリコン）層を用い
た。

■実施例１と同様に、レジスト１１を形成し、当該レジ
スト１１にＰ壁高濃度領域３を形成するためのホールを
形成したのち、レジストｌ！をマスクとしてＡｒイオン
ビームでＡｕ層７をミリングし、続いてＣＦ４で絶縁層
６を加工してＭｏ１１５を露出させた。

■ＭＯ層５に、リン酸と硝酸の混合エツチング液にてエ
ツチングを行うことにより、ホールを形成した。

■形成されたホールにＢ（ボロン）イオンをン主人し、
実施例１とほぼ同様の不純物濃度と深さを有するＰ型高
不純物濃度領域３を形成した。さらに、これを１０００
℃で１分はどアニールを行ない、ボロンイオンを活性化
した。この状態を第２図（ａ）に示す。

■レジスト１１のホールを広くシ、このレジスト１１を
マスクとしてＡｒイオンビームを用いてエツチングを行
なうことにより、ＡｕＦＩ７のホールを広げた。

■ｓ　ｉ　０２　Ｐｉ　６をフッ酸系のエツチング液で
エツチングし、テーパー形状を得た。

■以下、上記実施例１と同様のプロセスを行なうことに
より、Ｎ２図（ｂ）に示すような状態を得た。

■最後に、１１のレジスＩ−層および金属膜８を剥離し
、電子放出素子を完成させた。

以上、本実施例に係る電子放出素子について説明した。

このような製造方法によっても、上記実施例１と同様、
フォトリソグラフィープロセスを簡略化することができ
、素子を微細にすることができ、放出された電子のエネ
ルギー分布を均一にすることができ、さらに、良好な電
子の引き出し系を形成するとともにショットキー電極８
を良好な蒸着マスクとすることができた。

［発明の効果］以上、説明したように、本発明によれば、製造プロセス
の簡略化を行なうことができるために、素子の製造コス
トを下げ、歩留りを向上することが可能となる。

また、各層が高不純物′ｔｌＡ度領域上領域てセルファ
ライン的に構成されるために、１つの素子を極めて小さ
く作ることができるようになり、電子放出素子の集積化
が可能となる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の第１の実施例に係る電
子放出素子の製造方法を説明するための模式的断面図、第２図（ａ）および（ｂ）は本発明の第２の実施例に係
る電子放出素子の製造方法を説明するための模式的断面
図、第３図は従来の電子放出素子の構成を説明するための図
である。（符号の説明）１・・・半導体基体、２・・・半導体層、３・・・Ｐ型
高不純物濃度領域、４・・・素子分離用絶縁層、５・・
・配線電極となるべき４電層、６・・・絶縁層、７・・
・引き出し電極となるべき導電層、８・・・ショットキ
ー電極、８′・・・ショットキー電極８と同時に形成さ
れた金属膜、９・・・空乏層、１ｏ・・・オーミック電
極、１１・・・レジスト、１２・・・素子分離領域。第図（ａ）第図（Ｃ）第図（ｄ）（ ■＾第図（ａ）第図（ｂ）１第図

Claims

【特許請求の範囲】

（１）半導体基体と；該半導体基体上に形成された、電
子なだれ降伏を生じさせるための高不純物濃度領域を有
する半導体層と；該半導体層上に形成されたショットキ
ー電極と；該ショットキー電極に電荷を供給するための
配線電極と；前記放出された電子を外部に引き出すため
の引き出し電極と；前記配線電極と前記引き出し電極と
を電気的に絶縁するための絶縁層と；を少なくとも有す
る電子放出素子の製造方法において、前記半導体基体上に前記半導体層、前記配線電極となる
べき導電層、前記絶縁層、前記引き出し電極となるべき
導電層を順次堆積させる工程と；前記引き出し電極とな
るべき導電層、前記絶縁層および前記配線電極となるべ
き導電層にホールを形成する工程と；当該ホールを介し
て前記半導体層にイオン注入を行なうことにより前記高
不純物濃度領域を形成する工程と；を少なくとも含むこ
とを特徴とする電子放出素子の製造方法
（２）前記絶縁層および前記引き出し電極となるべき導
電層に形成された前記ホールの面積を広げる工程と；当
該ホールを介して前記高不純物濃度領域と少なくとも接
するショットキー電極を形成する工程と；をさらに含む
ことを特徴とする電子放出素子の製造方法。