JPH0574328A

JPH0574328A - 半導体電子放出素子

Info

Publication number: JPH0574328A
Application number: JP23445491A
Authority: JP
Inventors: Nobuo Watanabe; 信男渡邊; Takeo Tsukamoto; 健夫塚本; Norio Kaneko; 典夫金子
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-09-13
Filing date: 1991-09-13
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】素子構造および製造工程の簡略化とともに、
素子動作の高速化を可能にする。【構成】電子放出部が、ショットキ電極１０８とショ
ットキ障壁接合を形成し、アバランシェ降伏を生じる高
濃度Ｐ型半導体領域１０５と、該高濃度Ｐ型半導体領域
１０５の周囲に位置し、前記ショットキ電極１０８とシ
ョットキ障壁接合を形成するＰ型半導体領域１０３と、
該Ｐ型半導体領域１０３の周囲に位置し、前記ショット
キ電極１０８とショットキ障壁接合を形成する低濃度Ｎ
型半導体領域１０２と、前記高濃度Ｐ型半導体領域１０
５に接触して位置し、該高濃度Ｐ型半導体領域１０５に
キャリアを供給するＰ型半導体領域１０４とからなり、
それぞれのキャリア濃度の大小関係は、（高濃度Ｐ型半
導体領域１０５）＞（Ｐ型半導体領域１０４）＞（Ｐ型
半導体領域１０３）＞（Ｎ型半導体領域１０２）であ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体電子放出素子に係
わり、特にアバランシェ降伏をおこさせホット化した電
子を放出させる半導体電子放出素子に関する。

【０００２】

【従来の技術】従来の半導体電子放出素子のうち、アバ
ランシェ降伏機構を用いたものとしては、例えば米国特
許第４２５９６７８号及び米国特許第４３０３９３０号
に記載されているものが知られている。これらの半導体
電子放出素子は、半導体基板上にＰ型半導体層とＮ型半
導体層とを形成し、そのＮ型半導体層の表面にセシウム
等を付着させて表面の仕事関数を低下させることにより
電子放出部を形成したものである。そして前記Ｐ型半導
体層と前記Ｎ型半導体層とにより形成されたＰＮ接合の
両端に逆バイアス電圧を印加してアバランシェ降伏を起
こすことにより電子をホット化し、電子放出部から半導
体基板表面に垂直な方向に電子放出を行なうものであ
る。

【０００３】また別に、特開平０１−２２０３２８号に
示されているように、Ｐ型半導体と金属材料、あるいは
Ｐ型半導体と金属化合物とによりショットキ障壁接合を
形成し、そのショットキ障壁接合の両端に逆バイアス電
圧を印加してアバランシェ降伏を起こすことにより電子
をホット化し、電子放出部から半導体基板表面に垂直な
方向に電子放出を行なうものがある。

【０００４】上述した従来の半導体電子放出素子は、Ｐ
Ｎ接合あるいはショットキ障壁接合の両端に逆バイアス
電圧を印加した時に、空乏層幅が最も薄く形成される高
濃度Ｐ型半導体領域においてアバランシェ降伏を起こ
し、そこで生成されるエネルギーの高い電子を固体表面
より外部へ放出させるものである。しかしながら、ＰＮ
接合あるいはショットキ障壁接合の周囲における空乏層
の形状は、その半導体のキャリア濃度および印加電圧に
依って決定される曲率半径を有するために、空乏層の他
の部分よりも電界が集中してしまう。したがって、本来
必要とする高濃度Ｐ型半導体領域でアバランシェ降伏が
生じるよりも低い印加電圧において、その空乏層周囲で
降伏あるいは電流のリークが起こってしまい、素子特性
を悪化させてしまう。

【０００５】また、このＰＮ接合あるいはショットキ障
壁接合の電子放出素子において、アバランシェ降伏を生
じる高濃度Ｐ型半導体領域の周囲のＰ型半導体のキャリ
ア濃度を低下させることにより空乏層周囲の曲率半径を
大きくし、そこでの低電圧での降伏を防ぐことが可能で
あるが、キャリアを供給するための電極とアバランシェ
降伏を起こす高濃度Ｐ型半導体領域との間の電気抵抗値
が高くなり、素子の動作電圧が上昇するばかりでなく、
ジュール熱の発生等による素子特性の悪化の問題が発生
する。

【０００６】そこで従来の素子においては、高濃度Ｐ型
半導体領域の周囲のＰ型半導体領域のキャリア濃度を極
端に低下することが不都合なので、そのＰ型半導体領域
内部に、前記高濃度Ｐ型半導体領域と同心円になるよう
に高濃度Ｎ型半導体のガードリング構造体を形成してい
た。これにより、前記高濃度Ｐ型半導体領域から外側へ
Ｐ型半導体領域、高濃度Ｎ型半導体領域と連続して空乏
層を形成しその最も外側の曲率半径を大きく形成するこ
とにより、空乏層周囲での降伏や電流のリークを防止し
ていた。

【０００７】

【発明が解決しようとする課題】上述した従来の半導体
電子放出素子の素子構造は、リング状のＮ型半導体領域
（ガードリング構造体）を高濃度に形成するためのイオ
ン注入あるいは熱拡散等の製造工程や、その高濃度Ｎ型
半導体のガードリングに電圧を印加するためのオーム性
接合電極を形成する工程が必要となり、製造工程が繁雑
になるという問題点がある。

【０００８】本発明は、上記従来の技術が有する問題点
に鑑みてなれたもので、素子構造および製造工程の簡略
化とともに、素子動作の高速化を可能にする半導体電子
放出素子を提供することを目的としている。

【０００９】

【課題を解決するための手段】本発明は、金属材料ある
いは金属化合物材料と半導体とのショットキ障壁接合か
らなる電子放出部を有して固体表面から電子を放出する
半導体電子放出素子において、前記電子放出部が、前記
ショットキ障壁接合を形成してアバランシェ降伏を生じ
る第１のＰ型半導体領域を備え、さらに、前記第１のＰ
型半導体領域の周囲に位置する第２のＰ型半導体領域
と、該第２のＰ型半導体領域の周囲に位置するＮ型半導
体領域と、前記第１のＰ型半導体領域へキャリアを供給
する第３のＰ型半導体領域とを有し、前記第１ないし第
３のＰ型半導体領域およびＮ型半導体領域のキャリア濃
度の大小関係が、（第１のＰ型半導体領域）＞（第３のＰ型半導体領域）
＞（第２のＰ型半導体領域）＞（Ｎ型半導体領域）である。

【００１０】また、本発明は、金属材料あるいは金属化
合物材料と半導体とのショットキ障壁接合からなる電子
放出部を有して固体表面から電子を放出する半導体電子
放出素子において、前記電子放出部が、前記ショットキ
障壁接合を形成してアバランシェ降伏を生じる第１のＰ
型半導体領域を備え、さらに、前記第１のＰ型半導体領
域の周囲に位置する第２のＰ型半導体領域と、該第２の
Ｐ型半導体領域の周囲に位置するＮ型半導体領域と、前
記第１のＰ型半導体領域にキャリアを供給するための第
３のＰ型半導体領域とを有し、前記第１ないし第３のＰ
型半導体領域およびＮ型半導体領域のキャリア濃度の大
小関係が、（第３のＰ型半導体領域）≧（第１のＰ型半導体領域）
＞（第２のＰ型半導体領域）＞（Ｎ型半導体領域）である。

【００１１】さらに、本発明は、Ｎ型半導体とＰ型半導
体とのＰＮ接合からなる電子放出部を有して固体表面か
ら電子を放出する半導体電子放出素子において、前記電
子放出部が、前記固体表面に位置する第１のＮ型半導体
領域と、該第１のＮ型半導体領域と前記ＰＮ接合を形成
してアバランシェ降伏を生じる第１のＰ型半導体領域と
を備え、さらに、前記第１のＰ型半導体領域の周囲に位
置する第２のＰ型半導体領域と、該第２のＰ型半導体領
域の周囲に位置する第２のＮ型半導体領域と、前記第１
のＰ型半導体領域へキャリアを供給するための第３のＰ
型半導体領域とを有し、前記第１ないし第３のＰ型半導
体領域および第１、第２のＮ型半導体領域のキャリア濃
度の大小関係が、（第１の型半導体領域）＞（第１のＰ型半導体領域）＞
（第３のＰ型半導体領域）＞（第２のＰ型半導体領域）
＞（第２のＮ型半導体領域）である。

【００１２】また、本発明は、Ｎ型半導体とＰ型半導体
とのＰＮ接合からなる電子放出部を有して固体表面から
電子を放出する半導体電子放出素子において、前記電子
放出部が、前記固体表面に位置する第１のＮ型半導体領
域と、該第１のＮ型半導体領域と前記ＰＮ接合を形成し
てアバランシェ降伏を生じる第１のＰ型半導体領域とを
備え、さらに、前記第１のＰ型半導体領域の周囲に位置
する第２のＰ型半導体領域と、該第２のＰ型半導体領域
の周囲に位置する第２のＮ型半導体領域と、前記第１の
Ｐ型半導体領域へキャリアを供給するための第３のＰ型
半導体領域とを有し、前記第１ないし第３のＰ型半導体
領域および第１、第２のＮ型半導体領域のキャリア濃度
の大小関係が、（第１のＮ型半導体領域）＞（第３のＰ型半導体領域）
≧（第１のＰ型半導体領域）＞（第２のＰ型半導体領
域）＞（第２のＮ型半導体領域）である。

【００１３】

【作用】本発明は前記従来の課題を解決するために、以
下の手段を講ずるものである。

【００１４】前記半導体電子放出素子において、アバラ
ンシェ降伏を生じる高濃度の第１のＰ型半導体領域の周
囲に、キャリア濃度が低い第２のＰ型半導体領域と更に
キャリア濃度が低いＮ型半導体領域とを形成する。これ
により、空乏層の形状を、前記第１のＰ型半導体領域に
おいて最も薄く、電界が集中しやすい形状とすることが
可能となる。したがって、前記第１のＰ型半導体領域で
のみ効率良くアバランシェ降伏を生じさせることが可能
となる。また、第１のＰ型半導体領域へキャリアを供給
する経路を、第２のＰ型半導体領域よりもキャリア濃度
が高い第３のＰ型半導体領域とすることにより、半導体
電子放出素子の直列抵抗値が低下する。

【００１５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１６】（実施例１）まず、第１実施例について図
１を参照して説明する。

【００１７】図１は、本発明の第１実施例であるショッ
トキ障壁接合型の半導体電子放出素子を示す断面図であ
る。

【００１８】本実施例の半導体電子放出素子は、高濃度
Ｐ型半導体基板１０１上の略中央部に、円筒状の、第１
のＰ型半導体領域である高濃度Ｐ型半導体領域１０５と
該高濃度Ｐ型半導体領域１０５にキャリアを供給する第
３のＰ型半導体領域であるＰ型半導体領域１０４とを接
触して配置し、さらに、前記高濃度Ｐ型半導体領域１０
５およびＰ型半導体領域１０４の周囲に外側に向って同
心円状に、第２のＰ型半導体領域であるＰ型半導体領域
１０３と、低濃度Ｎ型半導体領域１０２とを配置すると
ともに、素子表面に、前記高濃度Ｐ型半導体領域１０５
とのショットキ障壁接合を形成する金属膜１０８を配し
てなるショットキ障壁接合型の素子である。

【００１９】さらに、本実施例の半導体電子放出素子
は、前記ショットキ障壁接合に逆方向電圧を印加するた
めの、高濃度Ｐ型半導体基板１０１に対するオーム性接
合電極１０６と前記金属膜１０８に対する電極配線１０
９とが設けられており、前記逆方向電圧は電源１１０か
ら印加される。

【００２０】なお、前記電極配線１０９は、前述したＰ
型あるいはＮ型の各半導体領域との短絡を防ぐために前
記低濃度Ｎ型半導体領域１０２上に形成した絶縁膜１０
７上にて金属膜１０８と接触している。また、図中１１
１は前記逆方向電圧を印加した状態での空乏層端の形状
を示しており、１１２は前記逆方向電圧を印加すること
でアバランシェ降伏が起る領域を示している。

【００２１】ここで、図２を参照してショットキ障壁接
合型を用いた半導体電子放出素子における電子放出過程
において説明する。

【００２２】Ｐ型半導体とショットキ障壁接合を形成し
てなるショットキダイオードに逆バイアス電圧を印加す
ることにより、Ｐ型半導体の電導帯の底Ｅ_C はショット
キ障壁を形成する金属電極の真空準位Ｅ_VAC よりも高い
エネルギー準位となり、アバランシェ降伏が発生する。
アバランシェ降伏によって生成された電子は、半導体−
金属電極界面に生ずる空乏層内の電界によって格子温度
よりも高いエネルギーを得て、Ｐ型半導体からショット
キ障壁接合を形成する金属電極へと注入される。ショッ
トキ障壁接合を形成する金属電極表面の仕事関数よりも
大きなエネルギーを持った電子は、真空中へ放出され
る。したがって前述のように、金属電極表面を低仕事関
数処理することは電子放出量の増加につながる。

【００２３】以下、図１に示した半導体電子放出素子の
具体的な製造工程の一例について説明する。

【００２４】（１）キャリア濃度が５×１０¹⁸cm^-3の亜
鉛（Ｚｎ）ドープの高濃度Ｐ型半導体基板１０１（Ｇａ
Ａｓ）上に分子線エピタキシャル成長（ＭＢＥ）法によ
り、シリコン（Ｓｉ）濃度が５×１０¹⁶cm^-3の低濃度Ｎ
型ＧａＡｓ半導体層を厚さ０．６μｍ成長した。この低
濃度Ｎ型ＧａＡｓ半導体層が後に低濃度Ｎ型半導体領域
１０２となる。

【００２５】（２）Ｐ型半導体領域１０３に相当する領
域には、前記低濃度Ｎ型ＧａＡｓ半導体層表面から前記
高濃度Ｐ型半導体基板１０１までほぼ均一にＢｅ濃度が
２×１０¹⁷cm^-3となるように、集束イオンビーム（ＦＩ
Ｂ）注入法により１６０ｋｅＶおよび４０ｋｅＶに加速
したＢｅイオンを順次注入した。また、Ｐ型半導体領域
１０４および高濃度Ｐ型半導体領域１０５に相当する領
域にも、ＦＩＢ注入法により、Ｂｅ濃度がそれぞれ１×
１０¹⁸cm^-3および２×１０¹⁸cm^-3となるようにＢｅイオ
ンを注入した。

【００２６】（３）前述のようにＢｅイオンを注入した
低濃度Ｎ型ＧａＡｓ半導体層の表面に、スパッタリング
法によりキャップ材としてＳｉＯ₂を厚さ約０．１μｍ
堆積後、８５０℃，１０秒間の熱処理により注入部を活
性化した。

【００２７】以上の工程（１），（２），（３）によ
り、第１ないし第３のＰ型半導体領域である高濃度Ｐ型
半導体領域１０５およびＰ型半導体領域１０３，１０４
とＮ型半導体領域である低濃度Ｎ型半導体領域１０２と
を形成することが可能であり、高濃度Ｎ型ガードリング
とそのオーム性接合電極を有する従来素子と比較して、
製造工程の簡略化が可能となった。

【００２８】前記高濃度Ｐ型半導体領域１０５およびＰ
型半導体領域１０３，１０４とＮ型半導体領域１０２の
キャリア濃度の大小関係は、高濃度Ｐ型半導体領域１０５（第１のＰ型半導体領域）
＞Ｐ型半導体領域１０４（第３のＰ型半導体領域）＞Ｐ
型半導体領域１０３（第２のＰ型半導体領域）＞Ｎ型半
導体領域１０２（Ｎ型半導体領域）となっている。

【００２９】（４）次に、前述の熱処理用のＳｉＯ₂ 膜
を除去した後、絶縁膜１０７としてＳｉＯ₂ を厚さ０．
５μｍ成膜する。また、前記高濃度Ｐ型半導体基板１０
１の裏面に金（Ａｕ）／クロム（Ｃｒ）を真空蒸着して
３５０℃、５分の熱処理によりオーム性接合電極１０６
を形成した。

【００３０】（５）通常のフォトリソグラフィー法によ
り、前記ショットキ障壁接合を形成するため前記絶縁膜
１０７の開口を形成した後、Ｐ型ＧａＡｓ半導体からな
るＰ型半導体領域１０３および高濃度Ｐ型半導体領域１
０５に対してショットキ障壁接合を形成する材料として
タングステン（Ｗ）を選択し、前記開口内に電子ビーム
蒸着と通常のフォトリソグラフィーにより厚さ８ｎｍの
金属膜１０８を形成した。この金属膜１０８を形成する
ことにより前記高濃度Ｐ型半導体領域１０５とのショッ
トキ障壁接合の電子放出部が形成されたことになる。

【００３１】（６）前記絶縁膜１０７と金属膜１０８と
の接合部分に、アルミニウムを真空蒸着し、通常のフォ
トリソグラフィー法により、電極配線１０９を形成し
た。

【００３２】このようにして作製された半導体電子放出
素子を、真空度が約１×１０^-7Torrに保たれた真空チャ
ンバ内に設置し、電源１１０によりオーム性接合電極１
０６と電極配線１０９との間に７Ｖを印加したところ、
高濃度Ｐ型半導体領域１０５の上部の金属膜１０８表面
より約１５ｐＡの電子放出が観測された。また、印加電
圧（素子電圧）を１０Ｖまで順次増大したところ、図３
に示すように、電子放出量（エミッション電流）も約１
００ｐＡまで順次増大した。この素子電圧印加時の空乏
層１１１は、高濃度Ｐ型半導体領域１０５において、金
属膜１０８とのショットキ障壁界面より約０．０４μｍ
広がっていると考えられる。電界が最も集中するのは高
濃度Ｐ型半導体領域１０５のアバランシェ領域１１２の
部分であり、この領域において効率良くアバランシェ降
伏が起こる。

【００３３】また、上記作製条件において、第１のＰ型
半導体領域である高濃度Ｐ型半導体領域１０５にキャリ
アを供給する第３のＰ型半導体領域であるＰ型半導体領
域１０４のＢｅ濃度のみを３×１０¹⁸cm^-3となるように
変えて作製した半導体電子放出素子を同様の真空チャン
バ内に設置したときの電気特性を図４に示した。その半
導体電子放出素子に対し電源１１０により素子電圧５Ｖ
を印加したところ、高濃度Ｐ型半導体領域１０５の上部
の金属膜１０８表面より２０ｐＡ（エミッション電流）
の電子放出が観測された。また、素子電圧を７Ｖまで順
次増大したところ、エミッション電流も約１００ｐＡま
で順次増大した。

【００３４】このように、前記Ｐ型半導体領域１０４の
キャリア濃度を変えることにより、半導体電子放出素子
の電流電圧特性を規定することが可能である。また、Ｐ
型半導体領域１０４の抵抗値を低下させることにより、
素子の直列抵抗値が減少でき、動作速度を速くすること
が可能となった。

【００３５】さらに、本実施例において、電極配線１０
９上に絶縁膜を介して別の電極を設け、該電極と、電極
配線１０９との間に電位差を設定することによって、電
子放出部から放出した電子の飛行方向および運動エネル
ギーを規制することが可能である。

【００３６】上述した実施例では、半導体としてＧａＡ
ｓを用いた例を示したが、他の半導体材料として、原理
的には例えばＳｉ，Ｇｅ，ＧａＰ，ＡｌＡｓ，ＧａＡｓ
Ｐ，ＡｌＧａＡｓ，ＳｉＣ，ＢＰ，ＡｌＮ，ダイヤモン
ド等が適用可能であり、特に間接遷移型でバンドギャッ
プの大きい材料が適している。また、半絶縁性領域を形
成するには、結晶内部の各種の内因性欠陥や残留不純物
および意図的に加えた補償用不純物によって形成可能で
ある。この半絶縁性領域を形成する場合、ドーパントを
含まないアンドープ結晶も半絶縁性を有するので適用可
能である。オーム性接合電極１０６の材料としては、
タングステン（Ｗ）の他にＡｌ，Ａｕ，ＬａＢ₆等一般
に知られている、前記Ｐ型半導体に対してショットキ障
壁接合を形成するものであれば良い。ただし、前述した
ように、この電極表面の仕事関数は小さいほど電子放出
効率が増大するので、その材料の仕事関数が大きい場合
は表面にＣｓ等の低仕事関数材料を薄く被覆することに
より電子放出効率が向上する。

【００３７】（実施例２）次に、本発明の第２実施例に
ついて図５を参照して説明する。

【００３８】図５は、本発明の第２実施例であるＰＮ接
合型の半導体電子放出素子を示す断面図である。

【００３９】本実施例の半導体電子放出素子は、高濃度
Ｐ型半導体基板５０１上の略中央部に、円筒状の、第１
のＰ型半導体領域である高濃度Ｐ型半導体領域５０５と
該高濃度Ｐ型半導体領域５０５にキャリアを供給する第
３のＰ型半導体領域であるＰ型半導体領域５０４とを接
触して配置し、さらに、前記高濃度Ｐ型半導体領域５０
５およびＰ型半導体領域５０４の周囲に外側に向って同
心円状に、第２のＰ型半導体領域であるＰ型半導体領域
５０３と、第２のＮ型半導体領域である低濃度Ｎ型半導
体領域５０２とを配置するとともに、前記高濃度Ｐ型半
導体領域５０５とのＰＮ接合を形成する第１のＮ型半導
体領域である高濃度Ｎ型半導体領域５０６を備えたＰＮ
接合型の素子である。

【００４０】さらに、本実施例の半導体電子放出素子
は、前記ＰＮ接合部に逆方向電圧を印加するための、高
濃度Ｐ型半導体基板５０１に対するオーム性接合電極５
０７と、高濃度Ｎ型半導体領域５０６に対するオーム性
接合電極５０９と、前記高濃度Ｎ型半導体領域５０６表
面に形成した低仕事関数被膜５１０とが設けられてお
り、前記逆方向電圧は電源５１１から印加される。

【００４１】なお、オーム性接合電極５０９は低濃度Ｎ
型半導体領域５０２との短絡を防ぐため、該低濃度Ｎ型
半導体領域５０２の表面縁部に沿って形成された絶縁膜
５０８を介して前記高濃度Ｎ型半導体領域５０６に接触
されている。また、図中５１２は前記逆方向電圧を印加
した状態での空乏層端の形状を示しており、５１３は前
記逆方向電圧を印加することでアバランシェ降伏が起る
領域を示している。

【００４２】以下、本実施例の、ＰＮ接合型の半導体電
子放出素子の具体的な製造工程の一例について説明す
る。

【００４３】（１）キャリア濃度が５×１０¹⁸cm^-3のＺ
ｎドープの高濃度Ｐ型半導体基板５０１（ＧａＡｓ）上
にＭＢＥ法により、Ｓｉ濃度が５×１０¹⁶cm^-3以下の低
濃度Ｎ型ＧａＡｓ半導体層を厚さ０．６μｍ成長した。
この低濃度Ｎ型ＧａＡｓ半導体層が後に低濃度Ｎ型半導
体領域５０２となる。

【００４４】（２）Ｐ型半導体領域５０３に相当する領
域には、前記低濃度Ｎ型ＧａＡｓ半導体層表面から前記
高濃度Ｐ型半導体基板５０１までほぼ均一にＢｅ濃度が
２×１０¹⁷cm^-3となるように、ＦＩＢ注入法により１６
０ｋｅＶおよび４０ｋｅＶに加速したＢｅイオンを順次
注入した。また、Ｐ型半導体領域５０４および高濃度Ｐ
型半導体領域５０５に相当する領域にも、Ｂｅ濃度がそ
れぞれ１×１０¹⁸cm^-3および２×１０¹⁸cm^-3となるよう
にＦＩＢ注入した。

【００４５】（３）高濃度Ｎ型半導体領域５０６に相当
する領域には、Ｓｉ濃度が約１×１０¹⁹cm^-3となるよう
にイオン注入を行なった。この高濃度Ｎ型半導体領域５
０６を厚く形成すると、アバランシェ降伏により生成さ
れた電子は散乱してエネルギーを失い、電子放出効率が
悪化する。そこで、このイオン注入を低加速電圧で行な
うか、あるいは表面をエッチングするなどして、厚さを
２０ｎｍ以下に形成するのが望ましい。この高濃度Ｎ型
半導体領域５０６を形成することにより、前記高濃度Ｐ
型半導体領域５０５とのＰＮ接合からなる電子放出部が
形成されたことになる。

【００４６】（４）前述のようにイオン注入がなされた
低濃度Ｎ型ＧａＡｓ半導体層の表面に、キャップ材とし
てＳｉＯ₂ をスパッタリング法により厚さ約０．１μｍ
堆積後、８５０℃、１０秒間の熱処理により注入部を活
性化した。

【００４７】以上の工程（１），（２），（３）によ
り、第１ないし第３のＰ型半導体領域である高濃度Ｐ型
半導体領域５０５およびＰ型半導体領域５０３，５０４
と第１、第２のＮ型半導体領域である高濃度Ｎ型半導体
領域５０６および低濃度Ｎ型半導体領域５０２を形成す
ることが可能であり、高濃度Ｎ型ガードリングを有する
従来素子と比較して製造工程の簡略化が可能となった。

【００４８】前記高濃度Ｐ型半導体領域５０５、Ｐ型半
導体領域５０３，５０４および高濃度Ｎ型半導体領域５
０６、低濃度Ｎ型半導体領域５０２のキャリア濃度の大
小関係は、高濃度Ｎ型半導体領域５０６（第１のＮ型半導体領域）
＞高濃度Ｐ型半導体領域５０５（第１のＰ型半導体領
域）＞Ｐ型半導体領域５０４（第３のＰ型半導体領域）
＞Ｐ型半導体領域５０３（第２のＰ型半導体領域）＞低
濃度Ｎ型半導体領域５０２（第２のＮ型半導体領域）となっている。

【００４９】（５）つづいて、前述の熱処理用のＳｉＯ
₂ 膜を除去した後、絶縁膜５０８としてＳｉＯ₂ を厚さ
０．５μｍ成膜し、その絶縁膜５０８に対して、通常の
フォトリソグラフィー法により前記高濃度Ｎ型半導体領
域５０６に対応する範囲の開口を形成して該高濃度Ｎ型
半導体領域５０６を露出させた。そして、高濃度Ｐ型半
導体基板５０１に対するオーム性接合電極５０７として
Ａｕ／Ｃｒを、また、Ｎ型半導体である高濃度Ｎ型半導
体領域５０６に対するオーム性接合電極５０９としてＡ
ｕ／Ｇｅをそれぞれ真空蒸着したのち、３５０℃、５分
の合金化熱処理を行なった。

【００５０】（６）次に、前記高濃度Ｎ型半導体領域５
０６が露出している部分に、低仕事関数材料であるセシ
ウム（Ｃｓ）を超高真空中で単原子層程度蒸着して低仕
事関数被膜５１０とした。

【００５１】このようにして作製した半導体電子放出素
子を１×１０^-11Torr 以下に保たれた真空チャンバ内に
設置し、電源５１１によりオーム性接合電極５０７，５
０９間に６Ｖの素子電圧を印加したところ、高濃度Ｐ型
半導体領域５０５の上部の低仕事関数被膜５１０（Ｃ
ｓ）表面より約０．１μＡの電子放出が観測された。こ
のように本実施例により、従来の半導体電子放出素子と
同等の電子放出特性を有する、製造工程の簡略なＰＮ接
合型半導体電子放出素子が形成可能となった。

【００５２】また、本実施例の場合も、前述の第１実施
例の場合と同様に、オーム性接合電極５０９上に絶縁膜
を介して別の電極を設け、該電極とオーム性接合電極５
０９との間に電位差を設定することによって、放出した
電子の飛行方向および運動エネルギーを規制することが
可能である。

【００５３】（実施例３）次に、本発明の第３実施例に
ついて図６（ａ），（ｂ）を参照して説明する。

【００５４】図６は、本発明の第３実施例である、複数
の電子放出部が設けられた、ショットキ障壁型のマルチ
半導体電子放出素子を示す図であり、（ａ）はその平面
図、（ｂ）は（ａ）のＡ−Ａ’線断面図である。

【００５５】本実施例のマルチ半導体電子放出素子は、
半導体基板６０１に形成した高濃度Ｐ型半導体領域６０
２上に、前述した第１実施例と同様な構成の４個の電子
放出部６００Ａ，６００Ｂ，６００Ｃ，６００Ｄをマト
リクス状に設けたものである。

【００５６】前記電子放出部６００Ａ，６００Ｂ，６０
０Ｃ，６００Ｄは何れも同じ構成であるので電子放出部
６００Ａを例にして説明する。

【００５７】電子放出部６００Ａは、第１のＰ型半導体
領域である高濃度Ｐ型半導体領域６０６Ａと、該高濃度
Ｐ型半導体領域６０６Ａに接触して配置されて該高濃度
Ｐ型半導体領域６０６Ａにキャリアを供給する第３のＰ
型半導体領域であるＰ型半導体領域６０５Ａと、前記高
濃度Ｐ型半導体領域６０６ＡおよびＰ型半導体領域６０
５Ａの周囲に位置した第２のＰ型半導体領域であるＰ型
半導体領域６０４Ａと、該Ｐ型半導体領域６０４Ａの周
囲に位置した低濃度Ｎ型半導体領域６０３Ａと、前記高
濃度Ｐ型半導体領域６０６Ａとのショットキ障壁接合を
形成するショットキ電極６１１Ａとからなるものであ
る。

【００５８】さらに、前記ショットキ障壁接合に逆方向
電圧を印加するための、前記高濃度Ｐ型半導体領域６０
２に対するオーム性接合電極６０９とショットキ電極６
１１Ａに対する電極配線６１０Ａとが設けられている。
前記電極配線６１０Ａは、前述したＰ型あるいはＮ型の
各半導体領域との短絡を防ぐために低濃度Ｎ型半導体領
域６０３Ａ上に形成した絶縁膜６０８上にて前記ショッ
トキ電極６１１Ａと接触している。

【００５９】前記オーム性接合電極６０９は高濃度Ｐ型
半導体領域６０７を介して前記高濃度Ｐ型半導体領域６
０２に接続されており、本実施例の場合、図６の（ａ）
に示すように、２箇所に設けられている。このオーム性
接合電極６０９は前記４個の電子放出部６００Ａ，６０
０Ｂ，６００Ｃ，６００Ｄについて共通の電極である。

【００６０】また、前記ショットキ電極６１１Ａは、他
の電子放出部６００Ｂ，６００Ｃ，６００Ｄのショット
キ電極６１１Ｂ，６１１Ｃ，６１１Ｄ（６１１Ｃ，６１
１Ｄは不図示）と共通に接続してもよいが、その場合、
前記オーム性接合電極６０９が共通であるため、４個の
電子放出部６００Ａ，６００Ｂ，６００Ｃ，６００Ｄは
同時に電子放出動作がコントロールされることになる。
一方、各電子放出部６００Ａ，６００Ｂ，６００Ｃ，６
００Ｄのショットキ電極６１１Ａ，６１１Ｂ，６１１
Ｃ，６１１Ｄを独立とした場合は、各電子放出部６００
Ａ，６００Ｂ，６００Ｃ，６００Ｄ毎のコントロールが
可能となる。さらに、前述したような構成の４個の電子
放出部６００Ａ，６００Ｂ，６００Ｃ，６００Ｄが形成
された素子表面は、前記絶縁膜６０８上に設けられた絶
縁材料からなる支持体６１２を介して金属膜からなるゲ
ート６１３で、前記オーム性接合電極６０９以外の部分
が覆われている。このゲート６１３には、前記電子放出
部６００Ａ，６００Ｂ，６００Ｃ，６００Ｄの上方に対
応する位置に、それぞれ開口部６１４Ａ，６１４Ｂ，６
１４Ｃ，６１４Ｄが形成されており、各電子放出部６０
０Ａ，６００Ｂ，６００Ｃ，６００Ｄからの放出電子は
前記開口部６１４Ａ，６１４Ｂ，６１４Ｃ，６１４Ｄを
通って外部へ飛出すことになる。

【００６１】以下、本実施例のマルチ半導体電子放出素
子の具体的な製造工程の一例について説明する。

【００６２】（１）不純物濃度を１×１０¹⁴cm^-3以下と
したアンドープの半絶縁性の半導体基板６０１（ＧａＡ
ｓ）に、通常のフォトリソグラフィー法により反転パタ
ーンを形成した後、Ｂｅ濃度が約３×１０¹⁸cm^-3となる
ように通常のイオン注入を行なった。

【００６３】そして、８５０℃、１０秒間の熱処理によ
り、Ｘ方向に長いストライプ状の高濃度Ｐ型半導体領域
６０２を形成した。

【００６４】（２）ＭＢＥ法によりＳｉ濃度が１×１０
¹⁸cm^-3の低濃度Ｎ型半導体領域６０３としてＧａＡｓを
厚さ０．６μｍだけ成長した。

【００６５】（３）Ｐ型半導体領域６０４Ａ，６０４
Ｂ，６０４Ｃ，６０４Ｄに相当する領域にはＢｅ濃度が
２×１０¹⁷cm^-3となるように、また、Ｐ型半導体領域６
０５Ａ，６０５Ｂ，６０５Ｃ，６０５Ｄに相当する領域
にはＢｅ濃度が３×１０¹⁸cm^-3となるように、さらに高
濃度Ｐ型半導体領域６０６Ａ，６０６Ｂ，６０６Ｃ，６
０６Ｄに相当する領域にはＢｅ濃度が２×１０¹⁸cm^-3と
なるように、それぞれＦＩＢ法によりＢｅイオンを注入
した。また、高濃度Ｐ型半導体領域６０７に相当する領
域にはＢｅ濃度が３×１０¹⁸cm^-3となるように、ＦＩＢ
注入法によりＢｅイオンを注入した。

【００６６】以上（１）から（３）のＭＢＥ成長工程と
ＦＩＢ成長工程とは、それぞれの装置が真空トンネルで
接続されているので、大気にさらされることなく行なわ
れる。

【００６７】（４）さらに、８５０℃、１０秒間の熱処
理により、Ｐ型半導体領域６０４Ａ，６０４Ｂ，６０４
Ｃ，６０４Ｄ，６０５Ａ，６０５Ｂ，６０５Ｃ，６０５
Ｄと高濃度Ｐ型半導体領域６０６Ａ，６０６Ｂ，６０６
Ｃ，６０６Ｄ，６０７を活性化した。

【００６８】（５）前述のようにイオン注入が施された
低濃度Ｎ型半導体領域６０３上に、絶縁膜６０８とし
て、通常のスパッタリング法によりＳｉＯ₂を厚さ０．
２μｍ堆積した後、前記ショットキ障壁接合を形成する
ため、通常のフォトリソエッチング法によりそれぞれ開
口を形成して高濃度Ｐ型半導体領域６０７と、Ｐ型半導
体領域６０４Ａ，６０４Ｂ，６０４Ｃ，６０４Ｄおよび
高濃度Ｐ型半導体領域６０６Ａ，６０６Ｂ，６０６Ｃ，
６０６Ｄとの部分を露出した。高濃度Ｐ型半導体領域６
０７上にはＡｕ／Ｃｒを真空蒸着し、３５０℃、５分の
熱処理によりオーム性接合電極６０９を形成した。

【００６９】（６）電極配線６１０としてアルミニウム
（Ａｌ）を、また、高濃度Ｐ型半導体領域６０６Ａ，６
０６Ｂ，６０６Ｃ，６０６Ｄに対してショットキ障壁接
合を形成する材料としてタングステン（Ｗ）を、電子ビ
ーム蒸着によりそれぞれ厚さ０．５μｍおよび８ｎｍ蒸
着し、通常のフォトリソエッチング法により電極配線６
１０Ａ，６１０Ｂ，６１０Ｃ，６１０Ｄおよびショット
キ電極６１１Ａ，６１１Ｂ，６１１Ｃ，６１１Ｄを形成
した。

【００７０】（７）絶縁材料による支持体６１２および
ゲート６１３としては、ＳｉＯ₂ およびタングステン
（Ｗ）をそれぞれ真空蒸着法により順次堆積し、通常の
フォトリソエッチング法により開口部６１４Ａ，６１４
Ｂ，６１４Ｃ，６１４Ｄを形成した。

【００７１】以上の工程（１）〜（７）により４個の電
子放出部６００Ａ，６００Ｂ，６００Ｃ，６００Ｄを有
するマルチ半導体電子放出素子が完成した。

【００７２】同じ様にして電子放出部をＸ方向に２０
個、Ｙ方向に１０個マトリクス状に並べたマルチ半導体
電子放出素子を作製し、真空度が約１×１０^-7Torrの真
空チャンバ内に設置し、電子放出部全部に逆方向電圧７
Ｖを印加したところ、合計約２０ｎＡの電子放出が確認
された。また、任意のオーム性接合電極６０９と任意の
電極配線６１０との間のみに逆方向電圧を印加すること
により、その交点の素子のみが電子放出することが確認
された。このように本実施例によれば、従来のマルチ半
導体電子放出素子と同等の電子放出特性を有する、製造
の簡単な電子放出素子が形成可能となった。

【００７３】

【発明の効果】本発明は、以上説明したように構成され
ているので下記のような効果を奏する。

【００７４】（１）キャリア濃度の高い第１のＰ型半導
体領域の外側に、低濃度の第２のＰ型半導体領域とさら
に低濃度のＮ型半導体領域とを形成することで、空乏層
の形状を、前記第１のＰ型半導体領域において最も薄
く、電界が集中しやすい形状とすることができる。それ
によって、前記第１のＰ型半導体領域でのみ効率良くア
バランシェ降伏が生じることになるので、前述した従来
の技術で設けられていたガードリング構造が不要となり
素子構造とともに製造工程が簡略化される。

【００７５】（２）前記第１のＰ型半導体領域にキャリ
アを供給するための第３のＰ型半導体領域のキャリア濃
度を、前記第１のＰ型半導体領域の周囲に位置する第２
のＰ型半導体領域のキャリア濃度より大きくすること
で、素子の直列抵抗値が低下するので、動作速度の速い
半導体電子放出素子を提供することができる。

【図面の簡単な説明】

【図１】本発明の半導体電子放出素子の第１実施例を示
す断面図である。

【図２】ショットキ障壁接合の半導体電子放出素子のエ
ネルギバンドの一例を示す図である。

【図３】本発明の半導体電子放出素子の電流−電圧特性
の一例を示す図である。

【図４】本発明の半導体電子放出素子の電流−電圧特性
の他の例を示す図である。

【図５】本発明の半導体電子放出素子の第２実施例を示
す断面図である。

【図６】本発明の半導体電子放出素子の第３実施例を示
す断面図である。

【符号の説明】

１０１，５０１高濃度Ｐ型半導体基板１０２，５０２，６０３低濃度Ｎ型半導体領域１０３，１０４，５０３，５０４，６０４，６０５
Ｐ型半導体領域１０５，５０５，６０２，６０６，６０７高濃度Ｐ
型半導体領域１０６，５０７，５０９，６０９オーム性接合電極１０７，５０８，６０８絶縁膜１０８，６１１ショットキ電極１０９，６１０電極配線１１０，５１１電源１１１，５１２空乏層１１２，５１３アバランシェ領域５０６高濃度Ｎ型半導体領域５１０低仕事関数被膜６００電子放出部６０１半導体基板６１２支持体６１３ゲート６１４開口部

Claims

【特許請求の範囲】

【請求項１】金属材料あるいは金属化合物材料と半導
体とのショットキ障壁接合からなる電子放出部を有して
固体表面から電子を放出する半導体電子放出素子におい
て、前記電子放出部が、前記ショットキ障壁接合を形成して
アバランシェ降伏を生じる第１のＰ型半導体領域を備
え、さらに、前記第１のＰ型半導体領域の周囲に位置する第
２のＰ型半導体領域と、該第２のＰ型半導体領域の周囲に位置するＮ型半導体領
域と、前記第１のＰ型半導体領域へキャリアを供給する第３の
Ｐ型半導体領域とを有し、前記第１ないし第３のＰ型半導体領域およびＮ型半導体
領域のキャリア濃度の大小関係が、（第１のＰ型半導体領域）＞（第３のＰ型半導体領域）
＞（第２のＰ型半導体領域）＞（Ｎ型半導体領域）であることを特徴とする半導体電子放出素子。
【請求項２】電子放出部の第１のＰ型半導体領域と第
３のＰ型半導体領域とが接した構造を有することを特徴
とする請求項１記載の半導体電子放出素子。
【請求項３】電子放出部から放出する電子の飛行方向
を規定するための電極を固体表面近傍に設けたことを特
徴とする請求項１あるいは２記載の半導体電子放出素
子。
【請求項４】電子放出部から放出した電子の運動エネ
ルギーを規定するための電極を固体表面近傍に設けたこ
とを特徴とする請求項１，２あるいは３記載の半導体電
子放出素子。
【請求項５】電子放出部の、ショットキ障壁接合を形
成する金属材料あるいは金属化合物材料の表面に、該金
属材料あるいは金属化合物材料とは仕事関数の異なる材
料を堆積したことを特徴とする請求項１，２，３あるい
は４記載の半導体電子放出素子。
【請求項６】電子放出部が半導体基板上に形成された
ことを特徴とする請求項１，２，３，４あるいは５記載
の半導体電子放出素子。
【請求項７】電子放出部が同一基板上に複数個設けら
れていることを特徴とする請求項１，２，３，４あるい
は５記載の半導体電子放出素子。
【請求項８】基板が半導体基板であることを特徴とす
る請求項７記載の半導体電子放出素子。
【請求項９】複数の電子放出部が、それぞれ電気的に
独立し、個々に電子放出可能なことを特徴とする請求項
７あるいは８記載の半導体電子放出素子。
【請求項１０】電子放出部の第１ないし第３のＰ型半
導体領域およびＮ型半導体領域をイオン注入法により形
成したことを特徴とする請求項１，２，３，４，５，
６，７，８あるいは９記載の半導体電子放出素子。
【請求項１１】金属材料あるいは金属化合物材料と半
導体とのショットキ障壁接合からなる電子放出部を有し
て固体表面から電子を放出する半導体電子放出素子にお
いて、前記電子放出部が、前記ショットキ障壁接合を形成して
アバランシェ降伏を生じる第１のＰ型半導体領域を備
え、さらに、前記第１のＰ型半導体領域の周囲に位置する第
２のＰ型半導体領域と、該第２のＰ型半導体領域の周囲に位置するＮ型半導体領
域と、前記第１のＰ型半導体領域にキャリアを供給するための
第３のＰ型半導体領域とを有し、前記第１ないし第３のＰ型半導体領域およびＮ型半導体
領域のキャリア濃度の大小関係が、（第３のＰ型半導体領域）≧（第１のＰ型半導体領域）
＞（第２のＰ型半導体領域）＞（Ｎ型半導体領域）であることを特徴とする半導体電子放出素子。
【請求項１２】電子放出部の、第１のＰ型半導体領域
と第３のＰ型半導体領域とが接した構造を有することを
特徴とする請求項１１記載の半導体電子放出素子。
【請求項１３】電子放出部から放出する電子の飛行方
向を規定するための電極を素子表面近傍に設けたことを
特徴とする請求項１１あるいは１２記載の半導体電子放
出素子。
【請求項１４】電子放出部から放出した電子の運動エ
ネルギーを規定するための電極を素子表面近傍に設けた
ことを特徴とする請求項１１，１２あるいは１３記載の
半導体電子放出素子。
【請求項１５】電子放出部の、ショットキ障壁接合を
形成する金属材料あるいは金属化合物材料の表面に、該
金属材料あるいは金属化合物材料とは仕事関数の異なる
材料を堆積したことを特徴とする請求項１１，１２，１
３あるいは１４記載の半導体電子放出素子。
【請求項１６】電子放出部が半導体基板上に形成され
たことを特徴とする請求項１１，１２，１３，１４ある
いは１５記載の半導体電子放出素子。
【請求項１７】電子放出部が同一基板上に複数個設け
られていることを特徴とする請求項１１，１２，１３，
１４あるいは１５記載の半導体電子放出素子。
【請求項１８】基板が半導体基板であることを特徴と
する請求項１７記載の半導体電子放出素子。
【請求項１９】複数の電子放出部が、それぞれ電気的
に独立し、個々に電子放出可能なことを特徴とする請求
項１７あるいは１８記載の半導体電子放出素子。
【請求項２０】電子放出部の第１ないし第３のＰ型半
導体領域およびＮ型半導体領域を、イオン注入法により
形成したことを特徴とする請求項１１，１２，１３，１
４，１５，１６，１７，１８あるいは１９記載の半導体
電子放出素子。
【請求項２１】Ｎ型半導体とＰ型半導体とのＰＮ接合
からなる電子放出部を有して固体表面から電子を放出す
る半導体電子放出素子において、前記電子放出部が、前記固体表面に位置する第１のＮ型
半導体領域と、該第１のＮ型半導体領域と前記ＰＮ接合
を形成してアバランシェ降伏を生じる第１のＰ型半導体
領域とを備え、さらに、前記第１のＰ型半導体領域の周囲に位置する第
２のＰ型半導体領域と、該第２のＰ型半導体領域の周囲に位置する第２のＮ型半
導体領域と、前記第１のＰ型半導体領域へキャリアを供給するための
第３のＰ型半導体領域とを有し、前記第１ないし第３のＰ型半導体領域および第１、第２
のＮ型半導体領域のキャリア濃度の大小関係が、（第１のＮ型半導体領域）＞（第１のＰ型半導体領域）
＞（第３のＰ型半導体領域）＞（第２のＰ型半導体領
域）＞（第２のＮ型半導体領域）であることを特徴とする半導体電子放出素子。
【請求項２２】電子放出部の、第１のＰ型半導体領域
と第３のＰ型半導体領域とが接した構造を有することを
特徴とする請求項２１記載の半導体電子放出素子。
【請求項２３】電子放出部から放出した電子の飛行方
向を規定するための電極を固体表面近傍に設けたことを
特徴とする請求項２１あるいは２２記載の半導体電子放
出素子。
【請求項２４】電子放出部から放出した電子の運動エ
ネルギーを規定するための電極を固体表面近傍に設けた
ことを特徴とする請求項２１，２２あるいは２３記載の
半導体電子放出素子。
【請求項２５】電子放出部の第１のＮ型半導体領域の
表面に、仕事関数の異なる材料を堆積したことを特徴と
する請求項２１，２２，２３あるいは２４記載の半導体
電子放出素子。
【請求項２６】電子放出部が半導体基板上に形成され
たことを特徴とする請求項２１，２２，２３，２４ある
いは２５記載の半導体電子放出素子。
【請求項２７】電子放出部が同一基板上に複数個設け
られていることを特徴とする請求項２１，２２，２３，
２４あるいは２５記載の半導体電子放出素子。
【請求項２８】基板が半導体基板であることを特徴と
する請求項２７記載の半導体電子放出素子。
【請求項２９】複数の電子放出部が、それぞれ電気的
に独立し、それぞれ個々に電子放出可能なことを特徴と
する請求項２７あるいは２８記載の半導体電子放出素
子。
【請求項３０】第１ないし第３のＰ型半導体領域およ
び第１，第２のＮ型半導体領域をイオン注入法により形
成したことを特徴とする請求項２１，２２，２３，２
４，２５，２６，２７，２８あるいは２９記載の半導体
電子放出素子。
【請求項３１】Ｎ型半導体とＰ型半導体とのＰＮ接合
からなる電子放出部を有して固体表面から電子を放出す
る半導体電子放出素子において、前記電子放出部が、前記固体表面に位置して前記ＰＮ接
合を形成する第１のＮ型半導体領域と、該第１のＮ型半
導体領域とＰＮ接合を形成して、アバランシェ降伏を生
じる第１のＰ型半導体領域とを備え、さらに、前記第１のＰ型半導体領域の周囲に位置する第
２のＰ型半導体領域と、該第２のＰ型半導体領域の周囲に位置する第２のＮ型半
導体領域と、前記第１のＰ型半導体領域へキャリアを供給するための
第３のＰ型半導体領域とを有し、前記第１ないし第３のＰ型半導体領域および第１、第２
のＮ型半導体領域のキャリア濃度の大小関係が、（第１のＮ型半導体領域）＞（第３のＰ型半導体領域）
≧（第１のＰ型半導体領域）＞（第２のＰ型半導体領
域）＞（第２のＮ型半導体領域）であることを特徴とする半導体電子放出素子。
【請求項３２】電子放出部の、第１のＰ型半導体領域
と第３のＰ型半導体領域とが接した構造を有することを
特徴とする請求項３１記載の半導体電子放出素子。
【請求項３３】電子放出部から放出した電子の飛行方
向を規定するための電極を固体表面近傍に設けたことを
特徴とする請求項３１あるいは３２記載の半導体電子放
出素子。
【請求項３４】電子放出部から放出した電子の運動エ
ネルギーを規定するための電極を固体表面近傍に設けた
ことを特徴とする請求項３１，３２あるいは３３記載の
半導体電子放出素子。
【請求項３５】電子放出部の第１のＮ型半導体領域の
表面に、仕事関数の異なる材料を堆積したことを特徴と
する請求項３１，３２，３３あるいは３４記載の半導体
電子放出素子。
【請求項３６】電子放出部が半導体基板上に形成され
たことを特徴とする請求項３１，３２，３３，３４ある
いは３５記載の半導体電子放出素子。
【請求項３７】電子放出部が同一基板上に複数個設け
られていることを特徴とする請求項３１，３２，３３，
３４あるいは３５記載の半導体電子放出素子。
【請求項３８】基板が半導体基板であることを特徴と
する請求項３７記載の半導体電子放出素子。
【請求項３９】複数の電子放出部が、それぞれ電気的
に独立し、それぞれ個々に電子放出可能なことを特徴と
する請求項３７あるいは３８記載の半導体電子放出素
子。
【請求項４０】第１ないし第３のＰ型半導体領域およ
び第１，第２のＮ型半導体領域をイオン注入法により形
成したことを特徴とする請求項３１，３２，３３，３
４，３５，３６，３７，３８あるいは３９記載の半導体
電子放出素子。