JPH07226148A

JPH07226148A - 半導体電子放出素子

Info

Publication number: JPH07226148A
Application number: JP3789894A
Authority: JP
Inventors: Masatoshi Utaka; 正俊右高; Sashiro Kamimura; 佐四郎上村
Original assignee: Ise Electronics Corp
Current assignee: Noritake Itron Corp
Priority date: 1994-02-09
Filing date: 1994-02-09
Publication date: 1995-08-22

Abstract

(57)【要約】（修正有）【目的】半導体のエネルギー構造を利用して半導体電子
放出素子の放出電界の低下・安定化・長寿命化を行い信
頼性の向上をはかる。【構成】先端がｎ+層２で、その下部がｎ層１もしくは
ｐ層もしくはｐ+層からなる円錐型電子放出部と周辺の
ゲート電極５０から構成され、ゲートから電界を印加す
ることにより下部の高エネルギー電子（ホット電子）を
ｎ+層に注入する。注入されたホット電子は、ｎ+半導体
の伝導帯（コンダクションバンド）にある電子より高い
エネルギーを持つため、ホット電子の実効的な電子アフ
ィニティーは、その分だけ小さくなるので容易に真空中
に放出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体のエネルギー構造
を利用した半導体電子放出素子の低電圧化・安定化・高
信頼性・均一化に関するものである．

【０００２】

【従来の技術】電子放出素子として，従来図１に示す微
小な円錐型突起（以下ｔｉｐと呼称し，図中に番号１で
示す）と周辺にゲート電極（図中番号５０で示す）を配
置した，いわゆるスピント型電子放出素子（フィールド
エミッター）が知られている．これを縦型素子とすれ
ば，平面上に同様な構造を形成した横型素子も考案され
ており，図２に示すようにくさび形や，くし形のエミッ
ターが考案されている．これらは，周辺のゲート電極に
約１００Ｖ程度の電圧を印加し，約１ミクロン程度隔て
たｔｉｐ先端に電界を集中させ，この先端から電子を放
出させるものである．（参考文献伊藤：応用物理第
６２巻第１２号，１９９３年，１２１６〜１２１７ペー
ジ）

【０００３】しかしながら，このような構造では一般に
使用する材料の仕事関数あるいは電子アフィニティーが
４から６ｅＶと比較的高いため，電界放出を起こすため
にはｔｉｐ先端を鋭く尖らせるかあるいはゲート電極を
極端に近づける等の必要があった．また，物質から電子
を真空まで取り出すに必要なエネルギー（金属の場合は
仕事関数，半導体等では電子アフィニティーと呼ばれ
る）が大きいため高電界を必要とし，そのため残留イオ
ン等のスパッタによるｔｉｐ損傷が起き易く短寿命不安
定となり易く，しかもこのような構造のｔｉｐを多数ア
レイ状に集積した場合，加工寸法等のばらつきに起因す
る電子放出特性が変化し，電流が特定の素子に集中し
て，さらに短寿命不安定となる欠点を有している．ま
た，ｔｉｐ先端の汚染状態や，真空中の残留ガスの影響
により，電子放出効率が大きくばらつくなどの欠点を有
している．すなわち，図３にシリコンの場合のエネルギ
ー図を示すが，コンダクションバンド（Ｃ．Ｂ．）に存
在する電子に約４．０ｅＶのエネルギーを与えなければ
電子アフィニティー（Ｅ．Ａ．）を越えることはでき
ず，高い電界が必要とされるのみならず，形状等にばら
つきのある各素子に均一に，電子アフィニティーを越え
て電子を真空中に引き出すに必要な電界を加えることが
できないので，電流が局部に集中してしまうのは明らか
である．また，電子アフィニティー自体が表面のガス付
着等の汚染や，また強い外部電界で加速されたイオンの
衝突などにより上下し，放出電流が大きくばらつく結果
となることも明らかである．

【０００４】

【発明が解決しようとする課題】解決しようとする課題
は，電子放出電界の低下，素子特性の安定化と長寿命
化，均一化等による信頼性の向上である．

【０００５】

【課題を解決するための手段】本発明は，ｔｉｐ先端を
形成する半導体と電導度または／および電導型の異なる
半導体をその下部に構成したｔｉｐからなる半導体電子
源を作ることにより，下部半導体中の高いエネルギー準
位の電子がｔｉｐ先端中に注入され，高いエネルギーを
持った電子（ホット電子と呼ぶ）となる現象を利用した
ものである．このような半導体のエネルギー構造の特徴
を利用して電子放出に要するエネルギーを低減し，電子
放出を均一化しようとするものである．

【０００６】本発明に使用する半導体円錐型ｔｉｐの構
造の代表例を図４と図５，図６に示す．真空に接してい
るのはｎ+型半導体であり，このｎ+型半導体の下に図４
ではｎ型，図５ではｐ型，図６ではｐ+型半導体を形成
する．

【０００７】図４のゲートに電圧を印加した場合のｔｉ
ｐ先端部のエネルギー構造を図７に示すが，図中に示す
ようにｎ型半導体のコンダクションバンド（Ｃ．Ｂ．）
に存在する伝導電子はｎ+型半導体中に注入される．ｎ+
型半導体中に注入された電子は一部は衝突せずにそのま
まのエネルギーで固体・真空界面に達する（この場合の
ホット電子のエネルギーは約０．６ｅＶ）．この固体・
真空界面に達したホット電子が真空中に放出されるため
にはＳｉの場合，約３．４ｅＶ（４．０−０．６ｅＶ）
程度のエネルギーを得るのみで良く，このエネルギーを
与えるための電界はより小さくてもよいことは明らかで
ある．図５のゲートに電圧を印加した場合のｔｉｐ先端
部のエネルギー構造を図８に示すが，図中に示すように
ｐ型半導体のコンダクションバンド（Ｃ．Ｂ．）に存在
する伝導電子はｎ+型半導体中に注入される．ｎ+型半導
体中に注入された電子は一部は衝突せずそのままのエネ
ルギーで固体・真空界面に達する．（この場合ホット電
子のエネルギーは約１．０ｅＶ）．この固体・真空界面
に達したホット電子が真空中に放出されるためにはＳｉ
の場合，約３．０ｅＶ（４．０−１．０ｅＶ）程度のエ
ネルギーを得るのみで良く，このエネルギーを与えるた
めの電界はより小さくてもよいことは明らかである．次
に，図６に示す構造の素子にｐ+−ｎ+接合が電界により
逆バイアスされるようにゲート電位を印加していくと，
図９中に示すようにｐ+型半導体のバレンスバンド
（Ｖ．Ｂ．）に存在する電子がｐ+−ｎ+接合空乏層を，
トンネル効果により突き抜けてｎ+型半導体中に放出さ
れる．

【０００８】ｎ+型半導体中に注入された電子は一部は
衝突せずそのままのエネルギーで固体・真空界面に達す
るが，十分な逆バイアスを印加した場合にはこの電子の
エネルギーは図９中に示すように電子アフィニティーよ
りも大きなエネルギーを有しており，そのまま真空中に
放出される．

【０００９】また，トンネル注入された電子の一部はｎ
+型半導体中で格子等と衝突し，エネルギーの一部を失
うが，空乏層と表面との距離が十分短かければ１回の衝
突でＳｉの場合には，約１．６ｅＶのエネルギーを失う
のみであるから，これでもＳｉの電子アフィニティーよ
りも大きなエネルギーを表面に達した電子が有すること
になり，そのまま真空中に放出される事も可能である．

【００１０】このようなエネルギー状態にするための逆
バイアス電圧は，Ｓｉの場合，約８〜６Ｖでよく，トン
ネル注入現象自体の均一性によるので，この現象の特長
からこの現象のおきる場所的，時間的安定性が極めて高
く，この現象を利用した本素子では高信頼性が期待でき
る．

【００１１】このように小さい電界で電子を取り出すこ
とができるのでイオン化ガスの発生・衝突による残留ガ
スの電子アフィニティーに及ぼす影響を極めて小さくで
きることは前述の通りであるが，本発明の場合，このば
らつき範囲を越えるエネルギーを電子に与えることは容
易であり，バイアス電圧にこのエネルギー分を加算すれ
ばよい．このように表面状態の変動が少なく，電子を極
めて低エネルギーで取り出しうるので基本的に真空度変
動の影響を受けにくい電子放出素子の実現も可能とな
る．ｔｉｐ先端と基部の構成には以下に示す組み合わせ
が考えられ，後述する実施例に基づき特性を評価したと
ころ，各々特徴ある結果を得た．これを表１に示す．こ
こで添字の+は，実施例で示されるようなキャリア濃度
の高い結晶を，添字の-は真正半導体に近いようなキャ
リア濃度の低い結晶を示している．

【００１２】

【実施例１】図１０に実施例１を示す．キャリヤ密度が
１０¹²／ｃｍ³のｎ型Ｓｉ基板表面に，５ｋＶの加速電
圧でドーズ量１．５×１０¹⁶／ｃｍ²でリンイオンを打
ち込み，アニールして約０．２ミクロンのｎ+層（キャ
リヤ密度は５×１０¹⁹／ｃｍ³）を形成した．このウエ
ハーを用い，図１１に示す工程によりＳｉウェハー全面
に電子放出素子を形成して，これをダイシングにより切
り出し，約５ｍｍ角のチップを作製した．（ａ）ウェット酸化膜形成（ｂ）パターニング（ｃ）エッチング（ｄ）ＳｉＯ₂膜蒸着（図の５１）（ｅ）ドライ酸化膜形成（ｆ）ゲート電極蒸着（ｇ）ドライ酸化膜エッチング（ｈ）ゲート電極パターニングおよび裏面電極形成上記の素子を真空中に入れ，真空度約１＊Ｅ−６（Ｐ
ａ）で，約６０Ｖのゲート電圧を印加し，アノードとし
て透明導電膜（５３）付のガラス（５２）上にＺｎＯ：
Ｚｎ蛍光体（５４）を塗布したものを約２ｍｍ離間して
配置し，約６０Ｖの電位を導電膜に印加した．この状態
で図１０に示すスイッチを入れると蛍光面は約５００ｃ
ｄ／ｍ²の明るさで発光し，スイッチを切ると蛍光面の
発光は消えた．

【００１３】

【実施例２】図１２に実施例２を示す．キャリヤ密度が
１０¹⁶から１０¹⁷／ｃｍ³のｎ型Ｓｉ基板表面に，リン
を熱拡散してキャリヤ密度１０¹⁸／ｃｍ³の層を約２ミ
クロン形成する．次に，この上からｎ型のエピタキシャ
ル成長層（キャリヤ密度約１０¹³／ｃｍ³）を約２ミク
ロンの厚さに形成する．このエピタキシャル成長層は，
一例としてバレル形エピタキシャル成長炉を用い，水素
３０リットル／分，ジクロールシラン０．３リットル／
分を流しながら５０Ｔｏｒｒの圧力の下で，ｐ型層では
ホウ素をｎ型層ではリンを添加し，１０００℃で５分間
成長して形成する．この上から更に５ｋＶの加速電圧で
リンイオンを打ち込み，アニールして約０．２ミクロン
のｎ+層（キャリヤ密度は２＊１０¹⁸／ｃｍ³）を形成し
た．このウェハーを用い，図１１に示す工程によりＳｉ
ウェハー全面に電子放出素子を形成して，これをダイシ
ングにより切り出し，約５ｍｍ角のチップを作製した．
上記の素子を真空中に入れ，真空度約１＊Ｅ−６（Ｐ
ａ）で，約６０Ｖのゲート電圧を印加し，アノードとし
て透明導電膜（５３）付のガラス（５２）上にＺｎＯ：
Ｚｎ蛍光体（５４）を塗布したものを約２ｍｍ離間して
配置し，約６０Ｖの電位を導電膜に印加した．この状態
で図１２に示すスイッチを入れると蛍光面は約５００ｃ
ｄ／ｍ²の明るさで発光し，スイッチを切ると蛍光面の
発光は消えた．

【００１４】

【実施例３】図１３に実施例３を示す．キャリヤ密度が
１０¹⁶から１０¹⁷／ｃｍ³のｎ型Ｓｉ基板表面に，リン
を熱拡散してキャリヤ密度１０¹⁸／ｃｍ³の層を約２ミ
クロン形成する．次に，この上からｐ型のエピタキシャ
ル成長層（キャリヤ密度約５＊１０¹⁷／ｃｍ³）を約２
ミクロンの厚さに形成する．この上から更に５ｋＶの加
速電圧でリンイオンを打ち込み，アニールして約０．２
ミクロンのｎ+層（キャリヤ密度は２＊１０¹⁸／ｃｍ³）
を形成した．このウェハーを用い，図１１に示す工程に
よりＳｉウェハー全面に電子放出素子を形成して，これ
をダイシングにより切り出し，約５ｍｍ角のチップを作
製した．上記の素子を真空中に入れ，真空度約１＊Ｅ−
６（Ｐａ）で，約６０Ｖのゲート電圧を印加し，アノー
ドとして透明導電膜（５３）付のガラス（５２）上にＺ
ｎＯ：Ｚｎ蛍光体（５４）を塗布したものを約２ｍｍ離
間して配置し，約６０Ｖの電位を導電膜に印加した．こ
の状態で図１３に示すスイッチを入れると蛍光面は約５
００ｃｄ／ｍ²の明るさで発光し，スイッチを切ると蛍
光面の発光は消えた．

【００１５】

【実施例４】図１４に実施例４を示す．キャリヤ密度が
１０¹⁶から１０¹⁷／ｃｍ³のｐ型Ｓｉ基板表面に，５ｋ
Ｖの加速電圧でリンイオンを打ち込み，アニールして約
０．２ミクロンのｎ+層（キャリヤ密度は２＊１０¹⁸／
ｃｍ³）を形成した．このウェハーを用い，図１１に示
す工程によりＳｉウェハー全面に電子放出素子を形成し
て，これをダイシングにより切り出し，約５ｍｍ角のチ
ップを作製した．上記の素子を真空中に入れ，真空度約
１＊Ｅ−６（Ｐａ）で，約６０Ｖのゲート電圧を印加
し，アノードとして透明導電膜（５３）付のガラス（５
２）上にＺｎＯ：Ｚｎ蛍光体（５４）を塗布したものを
約２ｍｍ離間して配置し，約６０Ｖの電位を導電膜に印
加した．この状態で図１４に示すスイッチを入れると蛍
光面は約５００ｃｄ／ｍ²の明るさで発光し，スイッチ
を切ると蛍光面の発光は消えた．

【００１６】

【実施例５】図１５に実施例５を示す．約４００ミクロ
ン厚のｐ型Ｓｉ基板（キャリヤ密度１０¹⁶−１０¹⁷／ｃ
ｍ³）に拡散によりキャリヤ密度約１０¹⁹／ｃｍ³のｐ+
層を，約３ミクロン厚に形成する．次にイオン打ち込み
により，加速電圧６０ｋＶでリンイオンを６＊１０¹⁴／
ｃｍ²打ち込む．その後，９００℃，１０分間のアニー
ルを行うことによりして約０．３ミクロン厚のｎ+層が
できる．このウェハーを用い，図１１に示す工程により
Ｓｉウェハー全面に電子放出素子を形成して，これをダ
イシングにより切り出し，約５ｍｍ角のチップを作製し
た．上記の素子を真空中に入れ，真空度約１＊Ｅ−６
（Ｐａ）で，約６０Ｖのゲート電圧を印加し，アノード
として透明導電膜（５３）付のガラス（５２）上にＺｎ
Ｏ：Ｚｎ蛍光体（５４）を塗布したものを約２ｍｍ離間
して配置し，約６０Ｖの電位を導電膜に印加した．この
状態で図１５に示すスイッチを入れると蛍光面は約５０
０ｃｄ／ｍ²の明るさで発光し，スイッチを切ると蛍光
面の発光は消えた．

【００１７】

【実施例６】図１６に実施例６を示す．キャリヤ密度が
１０¹⁶から１０¹⁷／ｃｍ³のｐ型Ｓｉ基板表面に，リン
を熱拡散してキャリヤ密度５＊１０¹³／ｃｍ³のｐ-層を
約２ミクロン形成する．次に，この上からｐ型のエピタ
キシャル成長層（キャリヤ密度約５＊１０¹⁷／ｃｍ³）
を約２ミクロンの厚さに形成する．この上から更に５ｋ
Ｖの加速電圧でリンイオンを打ち込み，アニールして約
０．２ミクロンのｎ+層（キャリヤ密度は２＊１０¹⁸／
ｃｍ³）を形成した．このウェハーを用い，図１１に示
す工程によりＳｉウェハー全面に電子放出素子を形成し
て，これをダイシングにより切り出し，約５ｍｍ角のチ
ップを作製した．上記の素子を真空中に入れ，真空度約
１＊Ｅ−６（Ｐａ）で，約６０Ｖのゲート電圧を印加
し，アノードとして透明導電膜（５３）付のガラス（５
２）上にＺｎＯ：Ｚｎ蛍光体（５４）を塗布したものを
約２ｍｍ離間して配置し，約６０Ｖの電位を導電膜に印
加した．この状態で図１６に示すスイッチを入れると蛍
光面は約５００ｃｄ／ｍ2の明るさで発光し，スイッチ
を切ると蛍光面の発光は消えた．

【００１８】

【実施例７】図１７に示すように，図１０に示した素子
を，多数Ｘ−Ｙマトリクス状に集積したアレイを作製し
た．まず，ｐ型Ｓｉ基板（図の３，キャリヤ密度１０¹⁶
／ｃｍ³）表面に行方向にｎ型のライン（図の１）を形
成する．このｎ型ラインはｐ型基板からｐ−ｎ接合分離
により電気的に絶縁されていることは言うまでもない．
このウエハーを用い，図１１に示す工程によりＳｉウェ
ハー上のｎ領域にｔｉｐを多数形成した．次に，電極と
してＭｏを蒸着（図の５０）し，ｎ型Ｓｉラインに直交
するように列方向ゲートラインを形成するＭｏのパター
ニングをした．この行方向ｎ型Ｓｉラインの一端に電極
を取り付け，列方向のＭｏゲートラインの電極との間に
真空中で電位を印加すると電子が放出され，交点には電
子放出素子が形成されていることが解った．このマトリ
ックスを線順次（ライン・アト・ア・タイム）駆動を行
ったところ，同様に選択されたラインの交点にのみ電流
が出力された．

【００１９】このマトリクスアレイを約１＊Ｅ−６（Ｐ
ａ）の真空中に入れ，約０．５ｍｍ離間して蛍光面（Ｚ
ｎＯ：Ｚｎ蛍光体使用）付きの透明導電ガラスをマトリ
クス上に配置した後，蛍光面に＋６０Ｖの電位を印加し
て同様なマトリクス駆動を行ったところ，選択された交
点の直上の蛍光面が約５００ｃｄ／ｍ²の明るさで発光
した．順次別の交点を選択することにより同様な発光の
点滅が観測された．段階でｐ型基板のウェハ裏面全面に
電極（図５の７）を付け，ｎ+層表面に細いメッシュ状
電極（図５の３）を取り付ける．

【００２０】このようなマトリクス構造の素子は絶縁性
基板上にライン状にｐ型Ｓｉ単結晶を成長させた基板
や，ＧａＡｓなどの絶縁性基板上にＧａＡｓのｐ型ライ
ン状成長を行った基板でも同様な動作が可能であること
を確認した．

【００２１】

【発明の効果】以上説明したように,本発明による半導
体電子放出素子では，少なくともｔｉｐ先端部の近傍に
半導体接合を形成し，ｔｉｐ部にエネルギーの高い電子
を注入するため，実質的に電子アフィニティーを小さく
して電界放出に必要な電界を著しく低下させることが可
能となる．このように本発明は半導体のエネルギー構造
をたくみに利用して，電子放出素子に結びつけたもので
あり，ホット電子の関与する諸効果の特長を基に，以下
の効果が確認された．１．全面に，一様に起きる．（局部に集中しない．）２．温度特性がきわめて小さく，環境特性にすぐれてい
る．３．降伏電圧が低く（シリコンでは約８〜０Ｖ），駆動
電圧が低くてよい．４．アバランシェなどの場合にはホット電子のエネルギ
ーは衝突によって失われ，その平均エネルギーはＳｉの
場合約１．６ｅＶであるが，トンネル効果では最大８ｅ
Ｖ程度（Ｓｉの場合）まで電子のエネルギーを高めるこ
とが可能である．５．マトリクスアレイに集積した場合にも各々の素子の
ばらつきの影響は少ない．６．真空度が比較的低くてもゲート電圧の調整により，
均一で安定なエミッションが得られる．

【００２２】これらの特長は本素子を蛍光表示管等の表
示デバイスに応用するうえに十分な価値があり，その高
安定性・長寿命化・高信頼性や表示密度の向上に寄与す
ることは言うまでもない．また，本実施例では半導体と
して代表的なＳｉ結晶で説明したが，半導体接合のでき
る４族，４−４族，３−５族，２−６族等の半導体を用
いて作製できることは明らかである．

【図面の簡単な説明】

【図１】従来の縦型電子放出素子の断面図である．

【図２】従来の横型電子放出素子の斜視図である．

【図３】従来の電子放出素子のエネルギー図である．

【図４】本発明の電子放出素子の断面図である．

【図５】本発明の電子放出素子の断面図である．

【図６】本発明の他の電子放出素子の断面図である．

【図７】本発明の電子放出素子のエネルギー図である．

【図８】本発明の他の電子放出素子のエネルギー図であ
る．

【図９】本発明の他の電子放出素子のエネルギー図であ
る．

【図１０】本発明の電子放出素子の断面図である．

【図１１】本発明の電子放出素子を作製するプロセスで
ある．

【表１】ｔｉｐの構成例と実験結果である．

【図１２】本発明の他の電子放出素子の断面図である．

【図１３】本発明の他の電子放出素子の断面図である．

【図１４】本発明の他の電子放出素子の断面図である．

【図１５】本発明の他の電子放出素子の断面図である．

【図１６】本発明の他の電子放出素子の断面図である．

【図１７】本発明の他の電子放出素子の斜視図である．

【符号の説明】

１ｎ層２ｎ+層３ｐ層４ｐ+層５ｐ-層５０ゲート電極５１ＳｉＯ₂膜（絶縁層）５２ガラス板５３透明導電膜５４蛍光体膜５５裏面電極

【手続補正書】

【提出日】平成６年９月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】従来の縦型電子放出素子の断面図である。

【図２】従来の横型電子放出素子の斜視図である。

【図３】従来の電子放出素子のエネルギー図である。

【図４】本発明の電子放出素子の断面図である。

【図５】本発明の電子放出素子の断面図である。

【図６】本発明の他の電子放出素子の断面図である。

【図７】本発明の電子放出素子のエネルギー図である。

【図８】本発明の他の電子放出素子のエネルギー図であ
る。

【図９】本発明の他の電子放出素子のエネルギー図であ
る。

【図１０】本発明の電子放出素子の断面図である。

【図１１】本発明の電子放出素子を作製するプロセスで
ある。

【図１２】本発明の他の電子放出素子の断面図である。

【図１３】本発明の他の電子放出素子の断面図である。

【図１４】本発明の他の電子放出素子の断面図である。

【図１５】本発明の他の電子放出素子の断面図である。

【図１６】本発明の他の電子放出素子の断面図である。

【図１７】本発明の他の電子放出素子の斜視図である。

【符号の説明】１ｎ層２ｎ＋層３ｐ層４ｐ＋層５ｐ−層５０ゲート電極５１ＳｉＯ_２膜（絶縁層）５２ガラス板５３透明導電膜５４蛍光体膜５５裏面電極

Claims

【特許請求の範囲】

【請求項１】電界によってｎ型半導体から電子を真空中
に取り出す電子放出素子において，電子を取り出す部分
の電子濃度を他の部分より大きくしたことを特徴とする
半導体電子放出素子．
【請求項２】第一項記載の半導体電子放出素子を平面上
に複数個並べ，該放出素子の基部と電界を印加する電極
（ゲート電極）を選択することにより，任意の素子に電
界が印加できる構造とした半導体電子放出素子．
【請求項３】第一項記載の半導体電子放出素子におい
て，放出素子先端部に電界を印加する電極を半導体電子
放出素子と一体にした構造の電子放出素子．