JP3142388B2 - 陰極装置 - Google Patents
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- H01J1/304—Field-emissive cathodes
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Description
【０００１】
【産業上の利用分野】本発明は、表示素子あるいはマイ
クロ真空管として用いられる電界放出微小冷陰極に関
し、特に表示素子等への応用にとって重要な多数の微小
冷陰極をマトリックス駆動するための陰極装置に関す
る。
クロ真空管として用いられる電界放出微小冷陰極に関
し、特に表示素子等への応用にとって重要な多数の微小
冷陰極をマトリックス駆動するための陰極装置に関す
る。
【０００２】
【従来の技術】微小冷陰極は、半導体素子と比較して、
電子の移動度が大きく、高速動作、高温動作に優れ、放
射損傷に強いことから、マイクロウェーブ素子、超高速
演算素子、放射線環境（宇宙、原子炉等）、高温環境、
表示素子等への応用が期待されている。
電子の移動度が大きく、高速動作、高温動作に優れ、放
射損傷に強いことから、マイクロウェーブ素子、超高速
演算素子、放射線環境（宇宙、原子炉等）、高温環境、
表示素子等への応用が期待されている。
【０００３】このような微小冷陰極の構造の一例を図６
に示す。この図に示した垂直型冷陰極は、基板５１上に
形成された円錐状のエミッタコーン５２と、基板５１上
の絶縁膜５３の上に形成され、円形の開口部が間隔をあ
けてエミッタコーン５２の先端を取囲む、電子引き出し
用のゲート電極５４とにより構成される。この微小冷陰
極においては、エミッタコーン５２とゲート電極５４と
の間に電圧を印加するとコーン先端に大きな電界が加わ
り、電界放出が起こってコーン５２の先端から電子が放
出される。
に示す。この図に示した垂直型冷陰極は、基板５１上に
形成された円錐状のエミッタコーン５２と、基板５１上
の絶縁膜５３の上に形成され、円形の開口部が間隔をあ
けてエミッタコーン５２の先端を取囲む、電子引き出し
用のゲート電極５４とにより構成される。この微小冷陰
極においては、エミッタコーン５２とゲート電極５４と
の間に電圧を印加するとコーン先端に大きな電界が加わ
り、電界放出が起こってコーン５２の先端から電子が放
出される。
【０００４】これらの垂直型冷陰極のエミッタコーン
は、蒸着法又はエッチング法により形成される。
は、蒸着法又はエッチング法により形成される。
【０００５】図７に示す蒸着法では、基板５１上に絶縁
膜５３及びゲート電極膜５４を形成後、これらを円形に
エッチングしてゲート開口部５５を形成する（図７
（ａ））。次いで、斜め方向からの蒸着で犠牲層５６を
形成し（図７（ｂ））、そしてエミッタコーン材料の高
融点金属５７等を真上から蒸着する（図７（ｃ））。エ
ミッタコーン材料の蒸着が進むにつれてゲート開口部５
５は縮まり、その内部にエミッタコーン５２が形成され
る。次にリフトオフによって犠牲層５６とその上の材料
５７を除去して、図６に例示した微小冷陰極構造を完成
する（図７（ｄ））。
膜５３及びゲート電極膜５４を形成後、これらを円形に
エッチングしてゲート開口部５５を形成する（図７
（ａ））。次いで、斜め方向からの蒸着で犠牲層５６を
形成し（図７（ｂ））、そしてエミッタコーン材料の高
融点金属５７等を真上から蒸着する（図７（ｃ））。エ
ミッタコーン材料の蒸着が進むにつれてゲート開口部５
５は縮まり、その内部にエミッタコーン５２が形成され
る。次にリフトオフによって犠牲層５６とその上の材料
５７を除去して、図６に例示した微小冷陰極構造を完成
する（図７（ｄ））。
【０００６】図８に示すエッチング法では、シリコン基
板５１′の表面を熱酸化して酸化膜６１を形成し（図８
（ａ））、エミッタコーンを形成すべき部分だけに酸化
膜を残して円形状のマスク６２を形成し（図８
（ｂ））、そしてシリコン基板５１′の等方性エッチン
グを行ってコーン部６３を形成する（図８（ｃ））。こ
の等方性エッチングは、コーン部６３の上の酸化膜６２
が取れてしまう前に中止する。
板５１′の表面を熱酸化して酸化膜６１を形成し（図８
（ａ））、エミッタコーンを形成すべき部分だけに酸化
膜を残して円形状のマスク６２を形成し（図８
（ｂ））、そしてシリコン基板５１′の等方性エッチン
グを行ってコーン部６３を形成する（図８（ｃ））。こ
の等方性エッチングは、コーン部６３の上の酸化膜６２
が取れてしまう前に中止する。
【０００７】次に、熱酸化を行ってシリコンの表面に一
様に酸化膜６４を形成し（図８（ｄ））、続いて絶縁膜
６５とゲート電極用金属材料６６を堆積し（図８
（ｅ））、そしてリフトオフによりコーン部６３の酸化
膜６４と、マスク６２、その上の絶縁膜６５及び金属材
料６６を除去してエミッタコーン６７を露出させる（図
８（ｆ））。
様に酸化膜６４を形成し（図８（ｄ））、続いて絶縁膜
６５とゲート電極用金属材料６６を堆積し（図８
（ｅ））、そしてリフトオフによりコーン部６３の酸化
膜６４と、マスク６２、その上の絶縁膜６５及び金属材
料６６を除去してエミッタコーン６７を露出させる（図
８（ｆ））。
【０００８】表示素子として利用されるマトリックス駆
動の陰極装置は、一般には複数の微小冷陰極からなる陰
極アレイのセグメントをマトリックス状に配列して構成
され、各セグメントは独立のマトリックス駆動を保証す
るため隣接セグメントから電気的に分離される。
動の陰極装置は、一般には複数の微小冷陰極からなる陰
極アレイのセグメントをマトリックス状に配列して構成
され、各セグメントは独立のマトリックス駆動を保証す
るため隣接セグメントから電気的に分離される。
【０００９】
【発明が解決しようとする課題】マトリックス陰極装置
のセグメントの電気的分離で問題となるのは、主とし
て、基板に導電性がある場合のカソードライン間の絶縁
である。マトリックスの各セグメントのエミッタに給電
するためのエミッタラインは、ガラス基板のような絶縁
性基板を用いたときには隣接エミッタラインから容易に
絶縁することができるが、シリコン等の半導体基板を用
いた場合には隣接カソードライン間を何らかの手段で絶
縁する必要がある。
のセグメントの電気的分離で問題となるのは、主とし
て、基板に導電性がある場合のカソードライン間の絶縁
である。マトリックスの各セグメントのエミッタに給電
するためのエミッタラインは、ガラス基板のような絶縁
性基板を用いたときには隣接エミッタラインから容易に
絶縁することができるが、シリコン等の半導体基板を用
いた場合には隣接カソードライン間を何らかの手段で絶
縁する必要がある。
【００１０】例えば、ｎ型シリコン基板を用いて垂直型
微小冷陰極の陰極装置を作製する場合、カソードライン
間を絶縁するために、図９に示すように、各セグメント
７２のエミッタコーン７３をｐ型シリコンで作製するこ
とで、基板７１とエミッタセグメント７２との境界部分
にｐ−ｎ接合を設け、このｐ−ｎ接合が逆バイアスにな
るようにエミッタセグメント７２とゲート電極７４とに
給電することで、シリコン基板のこの接合部に隣接する
領域に空乏層７５を形成し、それにより隣接するエミッ
タセグメントを電気的に絶縁することができる。とは言
え、この場合には、隣接セグメント間の間隔と印加され
る電圧によっては、隣接セグメント間の絶縁が不十分に
なることがある。
微小冷陰極の陰極装置を作製する場合、カソードライン
間を絶縁するために、図９に示すように、各セグメント
７２のエミッタコーン７３をｐ型シリコンで作製するこ
とで、基板７１とエミッタセグメント７２との境界部分
にｐ−ｎ接合を設け、このｐ−ｎ接合が逆バイアスにな
るようにエミッタセグメント７２とゲート電極７４とに
給電することで、シリコン基板のこの接合部に隣接する
領域に空乏層７５を形成し、それにより隣接するエミッ
タセグメントを電気的に絶縁することができる。とは言
え、この場合には、隣接セグメント間の間隔と印加され
る電圧によっては、隣接セグメント間の絶縁が不十分に
なることがある。
【００１１】一方、ｐ型シリコン基板を用いて陰極装置
を作製する場合には、ずっと面倒な問題が生じる。図１
０に示すように、ｐ型シリコン基板８１に各セグメント
８２のエミッタコーン８３をｎ型シリコンで作製して基
板８１とエミッタセグメント８２との境界部分にｐ−ｎ
接合を設け、これを逆バイアスにすることで図９の場合
と同じように空乏層８５を形成し、隣接エミッタセグメ
ントを電気的に絶縁しようとしても、ゲート電極８４に
正電位を与えると、隣接するエミッタセグメント８２の
間のフィールド表面に電子が誘起されてこの部分にｎ型
導電チャネル８６が形成されるため、エミッタセグメン
ト間の短絡が生じて十分な絶縁ができない。
を作製する場合には、ずっと面倒な問題が生じる。図１
０に示すように、ｐ型シリコン基板８１に各セグメント
８２のエミッタコーン８３をｎ型シリコンで作製して基
板８１とエミッタセグメント８２との境界部分にｐ−ｎ
接合を設け、これを逆バイアスにすることで図９の場合
と同じように空乏層８５を形成し、隣接エミッタセグメ
ントを電気的に絶縁しようとしても、ゲート電極８４に
正電位を与えると、隣接するエミッタセグメント８２の
間のフィールド表面に電子が誘起されてこの部分にｎ型
導電チャネル８６が形成されるため、エミッタセグメン
ト間の短絡が生じて十分な絶縁ができない。
【００１２】このように、特に、ｎ型半導体をエミッタ
材料とするマトリックス陰極装置においては、カソード
ライン間の電気的な分離ができない。
材料とするマトリックス陰極装置においては、カソード
ライン間の電気的な分離ができない。
【００１３】本発明は、隣接カソードライン間の電気的
な分離が十分な、半導体基板を用いて作製される電界放
出マトリックス陰極装置を提供することを目的とする。
な分離が十分な、半導体基板を用いて作製される電界放
出マトリックス陰極装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】この目的は、半導体基板
上に形成した半導体のエミッタコーンと、該基板上の絶
縁膜の上に形成されていて、上記エミッタコーンの先端
を間隔をあけて取囲む開口部を有するゲート電極とを有
し、上記エミッタコーンがそれらの少なくとも一つを構
成単位とするセグメントに分割されていて、これらのセ
グメントを独立にマトリックス駆動するための給電用の
ゲート電極ラインとエミッタラインとが形成されている
電界放出マトリックス陰極装置において、ゲート電極ラ
インとエミッタラインとに動作用の電圧が印加された際
にそのゲート電極ラインの下の、電圧印加されたエミッ
タラインとこれに隣接するエミッタラインとの間のフィ
ールド表面に電子を誘起するしきい値電圧を高くする構
造を備えてなることを特徴とする本発明の陰極装置によ
って達成される。
上に形成した半導体のエミッタコーンと、該基板上の絶
縁膜の上に形成されていて、上記エミッタコーンの先端
を間隔をあけて取囲む開口部を有するゲート電極とを有
し、上記エミッタコーンがそれらの少なくとも一つを構
成単位とするセグメントに分割されていて、これらのセ
グメントを独立にマトリックス駆動するための給電用の
ゲート電極ラインとエミッタラインとが形成されている
電界放出マトリックス陰極装置において、ゲート電極ラ
インとエミッタラインとに動作用の電圧が印加された際
にそのゲート電極ラインの下の、電圧印加されたエミッ
タラインとこれに隣接するエミッタラインとの間のフィ
ールド表面に電子を誘起するしきい値電圧を高くする構
造を備えてなることを特徴とする本発明の陰極装置によ
って達成される。
【００１５】基板がｎ型シリコンであり、エミッタもｎ
型シリコンであるマトリックス陰極装置のように、基板
とエミッタとが同じ導電型の陰極装置にあっては、上記
のしきい値電圧を高くする構造を、半導体基板とこの基
板と同じ導電型の半導体で形成したエミッタラインとの
間に存在する、基板と異なる導電型の半導体層によって
形成することができる。
型シリコンであるマトリックス陰極装置のように、基板
とエミッタとが同じ導電型の陰極装置にあっては、上記
のしきい値電圧を高くする構造を、半導体基板とこの基
板と同じ導電型の半導体で形成したエミッタラインとの
間に存在する、基板と異なる導電型の半導体層によって
形成することができる。
【００１６】また、基板がｐ型半導体であり、エミッタ
がｎ型半導体であるマトリックス陰極装置の場合には、
上記のしきい値電圧を高くする構造は、隣接するエミッ
タライン間に存在する高濃度ドープのｐ型領域によって
形成することができる。
がｎ型半導体であるマトリックス陰極装置の場合には、
上記のしきい値電圧を高くする構造は、隣接するエミッ
タライン間に存在する高濃度ドープのｐ型領域によって
形成することができる。
【００１７】この場合と同様に、基板とエミッタとが導
電型を異にする場合には、上記のしきい値電圧を高くす
る構造を、隣接するエミッタライン間に存在する絶縁領
域によって形成することができ、あるいは隣接するエミ
ッタライン間に存在する空間領域により形成することが
できる。
電型を異にする場合には、上記のしきい値電圧を高くす
る構造を、隣接するエミッタライン間に存在する絶縁領
域によって形成することができ、あるいは隣接するエミ
ッタライン間に存在する空間領域により形成することが
できる。
【００１８】本発明の陰極装置は、上記のしきい値電圧
を高くする構造をそのために適当な手段により作り出す
ことを除いて、通常の方法と同様の方法で容易に製造す
ることができる。
を高くする構造をそのために適当な手段により作り出す
ことを除いて、通常の方法と同様の方法で容易に製造す
ることができる。
【００１９】例えば、同じ導電型の半導体基板とエミッ
タラインとの間の反対導電型の半導体層は、基板にエミ
ッタ領域を形成する以前にそのエミッタ領域よりも広い
領域に及ぶように、基板と反対導電型の不純物をイオン
注入し、熱拡散させて形成しておくことができる。
タラインとの間の反対導電型の半導体層は、基板にエミ
ッタ領域を形成する以前にそのエミッタ領域よりも広い
領域に及ぶように、基板と反対導電型の不純物をイオン
注入し、熱拡散させて形成しておくことができる。
【００２０】ｐ型半導体基板を用いて形成されたｎ型半
導体のエミッタライン間の高濃度ドープのｐ型領域は、
例えばｐ型不純物のイオン注入によって形成可能であ
る。
導体のエミッタライン間の高濃度ドープのｐ型領域は、
例えばｐ型不純物のイオン注入によって形成可能であ
る。
【００２１】隣接エミッタライン間の絶縁領域は、例え
ば、窒化シリコン膜をマスクとしてシリコン基板の該当
箇所を選択的に酸化する方法や、シリコン基板の該当箇
所をエッチングし、そこに酸化シリコンを充填する方法
により形成することが可能である。
ば、窒化シリコン膜をマスクとしてシリコン基板の該当
箇所を選択的に酸化する方法や、シリコン基板の該当箇
所をエッチングし、そこに酸化シリコンを充填する方法
により形成することが可能である。
【００２２】隣接エミッタライン間の空間は、基板の該
当箇所をエッチングにより掘り下げるような方法で形成
することができる。
当箇所をエッチングにより掘り下げるような方法で形成
することができる。
【００２３】同じ導電型の半導体基板とエミッタライン
との間に存在し、エミッタラインの下部を包み込む、基
板及びエミッタラインと反対導電型の半導体層の厚み
や、この層の反対導電型不純物のドープ量等は、マトリ
ックス陰極装置を構成する陰極アレイセグメントの寸法
や、隣接エミッタライン間の間隔や、印加される電圧等
の諸条件に応じて、実験的に適宜決定することができ
る。
との間に存在し、エミッタラインの下部を包み込む、基
板及びエミッタラインと反対導電型の半導体層の厚み
や、この層の反対導電型不純物のドープ量等は、マトリ
ックス陰極装置を構成する陰極アレイセグメントの寸法
や、隣接エミッタライン間の間隔や、印加される電圧等
の諸条件に応じて、実験的に適宜決定することができ
る。
【００２４】同様に、隣接エミッタライン間に存在する
高濃度ドープのｐ型領域の幅や深さ、ｐ型不純物の注入
濃度も、隣接エミッタライン間の絶縁領域及び空間領域
の幅や寸法も、上記の如き諸条件に応じて実験的に適宜
決定することができる。
高濃度ドープのｐ型領域の幅や深さ、ｐ型不純物の注入
濃度も、隣接エミッタライン間の絶縁領域及び空間領域
の幅や寸法も、上記の如き諸条件に応じて実験的に適宜
決定することができる。
【００２５】基板とエミッタラインの導電型が異なるた
めこれらの間にｐ−ｎ接合が形成されている場合には、
この接合が逆バイアスになるような電位を基板に与え
て、隣接エミッタライン間の電気的分離をより確実にし
ても差支えない。同様に、エミッタラインと基板との間
にこれらの導電型と異なる導電型の層が存在する場合に
は、この層と基板との間のｐ−ｎ接合が逆バイアスにな
るような電位を基板に与えてもよい。
めこれらの間にｐ−ｎ接合が形成されている場合には、
この接合が逆バイアスになるような電位を基板に与え
て、隣接エミッタライン間の電気的分離をより確実にし
ても差支えない。同様に、エミッタラインと基板との間
にこれらの導電型と異なる導電型の層が存在する場合に
は、この層と基板との間のｐ−ｎ接合が逆バイアスにな
るような電位を基板に与えてもよい。
【００２６】また、基板の電位は固定してもあるいはフ
ローティングとしてもよい。基板の電位を固定しておけ
ば、セグメント間の電気的分離を確実にするのに有利で
あろう。
ローティングとしてもよい。基板の電位を固定しておけ
ば、セグメント間の電気的分離を確実にするのに有利で
あろう。
【００２７】
【作用】隣接エミッタライン間のフィールド表面に電子
を誘起するしきい値電圧を高くするための構造を備える
ことは、フィールド部分に隣接エミッタライン間の短絡
を招く導電チャネルの形成するのを防止する。
を誘起するしきい値電圧を高くするための構造を備える
ことは、フィールド部分に隣接エミッタライン間の短絡
を招く導電チャネルの形成するのを防止する。
【００２８】また、基板とエミッタラインとの間のｐ−
ｎ接合、又は基板と、これと接してエミッタラインの下
部を包み込んでいる、基板及びエミッタと反対導電型の
層との間のｐ−ｎ接合が逆バイアスとなるような電位を
基板に与えることは、隣接エミッタライン間の電気的絶
縁をより確実なものにする。
ｎ接合、又は基板と、これと接してエミッタラインの下
部を包み込んでいる、基板及びエミッタと反対導電型の
層との間のｐ−ｎ接合が逆バイアスとなるような電位を
基板に与えることは、隣接エミッタライン間の電気的絶
縁をより確実なものにする。
【００２９】
【実施例】次に、実施例により本発明を更に説明する。
【００３０】実施例１ この例では、同一導電型の基板とエミッタラインとの間
に反対導電型の半導体層が存在する陰極装置を例示す
る。
に反対導電型の半導体層が存在する陰極装置を例示す
る。
【００３１】この陰極装置を作製するのに、先に図８を
参照して説明したエッチング法を利用する。図１（ａ）
に示すように、所定の領域に各エミッタセグメントを形
成すべきｎ型領域２とこれの下部を包み込む反対導電型
のｐ+ 層３とを形成したｎ型シリコン基板１の表面を熱
酸化して、酸化膜４を形成する。
参照して説明したエッチング法を利用する。図１（ａ）
に示すように、所定の領域に各エミッタセグメントを形
成すべきｎ型領域２とこれの下部を包み込む反対導電型
のｐ+ 層３とを形成したｎ型シリコン基板１の表面を熱
酸化して、酸化膜４を形成する。
【００３２】次に、エミッタコーンを形成すべき部分だ
けに酸化膜を残して円形のマスク５を形成する（図１
（ｂ））。次にシリコン基板１を等方的にエッチングし
てコーン部６を形成し、これらのコーン部６の上部に酸
化膜マスク５を残した状態でエッチングを中止する（図
１（ｃ））。
けに酸化膜を残して円形のマスク５を形成する（図１
（ｂ））。次にシリコン基板１を等方的にエッチングし
てコーン部６を形成し、これらのコーン部６の上部に酸
化膜マスク５を残した状態でエッチングを中止する（図
１（ｃ））。
【００３３】以下、図８（ｄ）〜（ｆ）を参照して先に
説明した手順に従って各エミッタコーンを形成し、最後
にゲート電極８（図２）を形成して、図２に示すｎ−ｐ
+ −ｎ構造により電気的に分離された本発明のマトリッ
クス陰極装置を完成する。
説明した手順に従って各エミッタコーンを形成し、最後
にゲート電極８（図２）を形成して、図２に示すｎ−ｐ
+ −ｎ構造により電気的に分離された本発明のマトリッ
クス陰極装置を完成する。
【００３４】図２の陰極装置において、各エミッタコー
ン９の高さは２μm であり、各エミッタコーン９の底部
の直径は２μm である。同一セグメント１０内の隣接コ
ーン間の距離は３μm である。隣接エミッタライン１１
間の距離は５００μm である。また、電界放出をさせる
ために、エミッタに負の電位を与える。
ン９の高さは２μm であり、各エミッタコーン９の底部
の直径は２μm である。同一セグメント１０内の隣接コ
ーン間の距離は３μm である。隣接エミッタライン１１
間の距離は５００μm である。また、電界放出をさせる
ために、エミッタに負の電位を与える。
【００３５】実施例２ この例では、ｐ型シリコン基板にｎ型エミッタを形成
し、そしてエミッタライン間にｐ+ 領域を形成して各エ
ミッタライン間を電気的に分離する陰極装置を説明す
る。
し、そしてエミッタライン間にｐ+ 領域を形成して各エ
ミッタライン間を電気的に分離する陰極装置を説明す
る。
【００３６】エミッタラインを形成すべき領域の間のｐ
型シリコン基板にｐ+ 領域をイオン注入で形成し、エミ
ッタライン下部に図１及び図２における反対導電型層３
を形成しないことを除いて、実施例１で説明した手順に
より図３に示すｐ+ 領域により電気的に分離された本発
明のマトリックス陰極装置を製造する。この陰極装置の
諸寸法は実施例１のものと同じであり、エミッタライン
間のｐ+ 領域２１の幅は８０μm 、深さは１０μm であ
る。
型シリコン基板にｐ+ 領域をイオン注入で形成し、エミ
ッタライン下部に図１及び図２における反対導電型層３
を形成しないことを除いて、実施例１で説明した手順に
より図３に示すｐ+ 領域により電気的に分離された本発
明のマトリックス陰極装置を製造する。この陰極装置の
諸寸法は実施例１のものと同じであり、エミッタライン
間のｐ+ 領域２１の幅は８０μm 、深さは１０μm であ
る。
【００３７】この陰極装置では、電界放出をさせるため
にエミッタに負の電位を与えるとともに、基板とエミッ
タとのｐ−ｎ接合が逆バイアスとなるような正の電位を
基板に与えている。
にエミッタに負の電位を与えるとともに、基板とエミッ
タとのｐ−ｎ接合が逆バイアスとなるような正の電位を
基板に与えている。
【００３８】実施例３ この例では、エミッタライン間に絶縁領域を形成して各
エミッタライン間を電気的に分離する陰極装置を説明す
る。
エミッタライン間を電気的に分離する陰極装置を説明す
る。
【００３９】エミッタラインを形成すべき領域の間のｐ
+ 領域の代りに酸化シリコンの絶縁領域を形成すること
を除いて、実施例２と同様の手順により図４に示す絶縁
領域により電気的に分離された本発明のマトリックス陰
極装置を製造する。
+ 領域の代りに酸化シリコンの絶縁領域を形成すること
を除いて、実施例２と同様の手順により図４に示す絶縁
領域により電気的に分離された本発明のマトリックス陰
極装置を製造する。
【００４０】この陰極装置の諸寸法は、絶縁領域２２の
寸法を含めて実施例２のものと同じである。またこの陰
極装置においても、電界放出のためにエミッタに負の電
位を与えるとともに、基板とエミッタとのｐ−ｎ接合が
逆バイアスとなるように基板に正の電位を与えて隣接エ
ミッタラインを電気的に絶縁している。
寸法を含めて実施例２のものと同じである。またこの陰
極装置においても、電界放出のためにエミッタに負の電
位を与えるとともに、基板とエミッタとのｐ−ｎ接合が
逆バイアスとなるように基板に正の電位を与えて隣接エ
ミッタラインを電気的に絶縁している。
【００４１】実施例４ この例では、エミッタライン間のシリコン基板に溝状の
空間を形成して各エミッタライン間を電気的に分離する
陰極装置を説明する。
空間を形成して各エミッタライン間を電気的に分離する
陰極装置を説明する。
【００４２】エミッタを形成すべき領域の間のｐ+ 領域
の代りに、この領域のシリコン基板にエッチングで掘っ
た溝状の空間を形成することを除き、実施例２と同様の
手順によって図５に示す溝により電気的に分離された本
発明のマトリックス陰極装置を製造する。
の代りに、この領域のシリコン基板にエッチングで掘っ
た溝状の空間を形成することを除き、実施例２と同様の
手順によって図５に示す溝により電気的に分離された本
発明のマトリックス陰極装置を製造する。
【００４３】この陰極装置の諸寸法は、溝２３の寸法を
含めて実施例２のものと同じである。この陰極装置にお
いても、電界放出のためにエミッタに負の電位を与え、
また基板とエミッタとのｐ−ｎ接合が逆バイアスとなる
ように基板に正の電位を与えて隣接エミッタラインを電
気的に絶縁する。
含めて実施例２のものと同じである。この陰極装置にお
いても、電界放出のためにエミッタに負の電位を与え、
また基板とエミッタとのｐ−ｎ接合が逆バイアスとなる
ように基板に正の電位を与えて隣接エミッタラインを電
気的に絶縁する。
【００４４】これらの例で説明した陰極装置は本発明の
可能な実施態様の一部であって、これらのほかにも、本
発明の範囲から逸脱することなしに種々の態様が可能で
あることを銘記すべきである。上記実施例では垂直型陰
極装置を説明したが、本発明はプレーナ型の陰極装置に
も適用可能である。
可能な実施態様の一部であって、これらのほかにも、本
発明の範囲から逸脱することなしに種々の態様が可能で
あることを銘記すべきである。上記実施例では垂直型陰
極装置を説明したが、本発明はプレーナ型の陰極装置に
も適用可能である。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
隣接カソードライン間の電気的分離が本質的にできな
い、ｎ型半導体をエミッタ材料とするマトリックス陰極
装置においても、エミッタライン間のフィールド表面に
電子を誘起するしきい値電圧を高くする構造を備えるこ
とで、隣接カソードライン間の電気的分離の十分な陰極
装置の提供が可能になる。本発明は、ｐ型半導体をエミ
ッタ材料とするマトリックス陰極装置にも無論応用可能
である。
隣接カソードライン間の電気的分離が本質的にできな
い、ｎ型半導体をエミッタ材料とするマトリックス陰極
装置においても、エミッタライン間のフィールド表面に
電子を誘起するしきい値電圧を高くする構造を備えるこ
とで、隣接カソードライン間の電気的分離の十分な陰極
装置の提供が可能になる。本発明は、ｐ型半導体をエミ
ッタ材料とするマトリックス陰極装置にも無論応用可能
である。
【図１】実施例１の陰極装置を製造する工程の前半を模
式的に説明する図であって、（ａ）はエミッタセグメン
トを形成すべき領域の前処理工程、（ｂ）はエミッタコ
ーンを形成するためのマスクの形成工程、そして（ｃ）
はエッチングによるコーン部の形成工程を示す図であ
る。
式的に説明する図であって、（ａ）はエミッタセグメン
トを形成すべき領域の前処理工程、（ｂ）はエミッタコ
ーンを形成するためのマスクの形成工程、そして（ｃ）
はエッチングによるコーン部の形成工程を示す図であ
る。
【図２】ｎ−ｐ+ −ｎ構造によって電気的に分離した本
発明の陰極装置を説明する模式断面図である。
発明の陰極装置を説明する模式断面図である。
【図３】ｐ+ 領域とｐ−ｎ接合により電気的に分離した
本発明の陰極装置を説明する模式断面図である。
本発明の陰極装置を説明する模式断面図である。
【図４】絶縁領域とｐ−ｎ接合により電気的に分離した
本発明の陰極装置を説明する模式断面図である。
本発明の陰極装置を説明する模式断面図である。
【図５】溝とｐ−ｎ接合により電気的に分離した本発明
の陰極装置を説明する模式断面図である。
の陰極装置を説明する模式断面図である。
【図６】垂直型冷陰極の構造の一例を模式的に示す斜視
断面図である。
断面図である。
【図７】蒸着法によるエミッタコーンの作製を模式的に
説明する図であって、（ａ）はゲート開口部の形成、
（ｂ）は犠性層の形成、（ｃ）はエミッタ材料の蒸着、
（ｄ）はリフトオフによるエミッタコーンの露出を示す
図である。
説明する図であって、（ａ）はゲート開口部の形成、
（ｂ）は犠性層の形成、（ｃ）はエミッタ材料の蒸着、
（ｄ）はリフトオフによるエミッタコーンの露出を示す
図である。
【図８】エッチング法によるエミッタコーンの作製を模
式的に説明する図であって、（ａ）はマスク用酸化膜の
形成、（ｂ）はマスクの形成、（ｃ）はシリコン基板の
等方性エッチングによるコーン部の形成、（ｄ）は熱酸
化膜の形成、（ｅ）は絶縁膜とゲート電極用金属材料の
堆積、そして（ｆ）はリフトオフによるエミッタコーン
の露出を示す図である。
式的に説明する図であって、（ａ）はマスク用酸化膜の
形成、（ｂ）はマスクの形成、（ｃ）はシリコン基板の
等方性エッチングによるコーン部の形成、（ｄ）は熱酸
化膜の形成、（ｅ）は絶縁膜とゲート電極用金属材料の
堆積、そして（ｆ）はリフトオフによるエミッタコーン
の露出を示す図である。
【図９】ｎ型シリコン基板を用いたマトリックス陰極装
置のｐ−ｎ接合による陰極分離を説明する模式断面図で
ある。
置のｐ−ｎ接合による陰極分離を説明する模式断面図で
ある。
【図１０】ｐ型シリコン基板を用いたマトリックス陰極
装置の問題を説明する模式断面図である。
装置の問題を説明する模式断面図である。
１…基板 ３…ｐ+ 層 ８…ゲート電極 ９…エミッタコーン １０…エミッタセグメント １１…エミッタライン ２１…ｐ+ 領域 ２２…絶縁領域 ２３…溝
フロントページの続き (56)参考文献 特開 平４−67527（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 1/30
Claims (6)
- 【請求項１】 半導体基板（１）上に形成した半導体の
エミッタコーン（９）と、該基板（１）上の絶縁膜の上
に形成されていて、上記エミッタコーン（９）の先端を
間隔をあけて取囲む開口部を有するゲート電極（８）と
を有し、上記エミッタコーン（９）がそれらの少なくと
も一つを構成単位とするセグメント（１０）に分割され
ていて、これらのセグメント（１０）を独立にマトリッ
クス駆動するための給電用のゲート電極ラインとエミッ
タライン（１１）とが形成されている電界放出マトリッ
クス陰極装置において、ゲート電極ラインとエミッタラ
イン（１１）とに動作用の電圧が印加された際にそのゲ
ート電極ラインの下の、電圧印加されたエミッタライン
とこれに隣接するエミッタラインとの間のフィールド表
面に電子を誘起するしきい値電圧を高くする構造（３，
２１，２２，２３）を備えてなることを特徴とする陰極
装置。 - 【請求項２】 前記隣接エミッタライン（１１）間のフ
ィールド表面に電子を誘起するしきい値電圧を高くする
構造が、半導体基板（１）とこの基板と同じ導電型の半
導体で形成したエミッタライン（１１）との間に存在す
る、当該基板（１）及びエミッタライン（１１）の導電
型と異なる導電型の半導体層（３）によって形成されて
いることを特徴とする、請求項１記載の陰極装置。 - 【請求項３】 前記基板（１）の導電型がｐ型であり、
前記エミッタライン（１１）の導電型がｎ型であって、
前記隣接エミッタライン（１１）間のフィールド表面に
電子を誘起するしきい値電圧を高くする構造が、隣接エ
ミッタライン（１１）間の高濃度ドープのｐ型領域（２
１）によって形成されていることを特徴とする、請求項
１記載の陰極装置。 - 【請求項４】 前記基板（１）と前記エミッタライン
（１１）とが導電型を異にし、前記隣接エミッタライン
（１１）間のフィールド表面に電子を誘起するしきい値
電圧を高くする構造が、隣接エミッタライン（１１）間
に存在する絶縁領域（２２）によって形成されているこ
とを特徴とする、請求項１記載の陰極装置。 - 【請求項５】 前記基板（１）と前記エミッタライン
（１１）とが導電型を異にし、前記隣接エミッタライン
（１１）間のフィールド表面に電子を誘起するしきい値
電圧を高くする構造が、隣接エミッタライン（１１）間
に存在する空間領域（２３）によって形成されているこ
とを特徴とする、請求項１記載の陰極装置。 - 【請求項６】 前記基板（１）と、この基板（１）に接
する、当該基板と異なる導電型の半導体により構成され
たエミッタライン（１１）との間、又は当該基板（１）
とエミッタライン（１１）との間に介在する、当該基板
と異なる導電型の半導体によって構成された層（３）と
の間のｐ−ｎ接合が逆バイアスとなるような電位を、当
該基板（１）に対して与えることを特徴とする、請求項
１から５までのいずれか一つに記載の陰極装置。
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|---|---|---|---|
| JP24666292A JP3142388B2 (ja) | 1992-09-16 | 1992-09-16 | 陰極装置 |
| US08/121,538 US5572041A (en) | 1992-09-16 | 1993-09-16 | Field emission cathode device made of semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24666292A JP3142388B2 (ja) | 1992-09-16 | 1992-09-16 | 陰極装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0696663A JPH0696663A (ja) | 1994-04-08 |
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Family
ID=17151756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24666292A Expired - Fee Related JP3142388B2 (ja) | 1992-09-16 | 1992-09-16 | 陰極装置 |
Country Status (2)
| Country | Link |
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| JP (1) | JP3142388B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2800879B2 (ja) * | 1994-06-21 | 1998-09-21 | 富士通株式会社 | 蛍光表示装置及びその駆動方法 |
| US5585301A (en) * | 1995-07-14 | 1996-12-17 | Micron Display Technology, Inc. | Method for forming high resistance resistors for limiting cathode current in field emission displays |
| EP0757341B1 (en) * | 1995-08-01 | 2003-06-04 | STMicroelectronics S.r.l. | Limiting and selfuniforming cathode currents through the microtips of a field emission flat panel display |
| JP3135823B2 (ja) * | 1995-08-25 | 2001-02-19 | 株式会社神戸製鋼所 | 冷電子放出素子及びその製造方法 |
| US5754009A (en) * | 1995-09-19 | 1998-05-19 | Hughes Electronics | Low cost system for effecting high density interconnection between integrated circuit devices |
| US6181308B1 (en) * | 1995-10-16 | 2001-01-30 | Micron Technology, Inc. | Light-insensitive resistor for current-limiting of field emission displays |
| US5977698A (en) * | 1995-11-06 | 1999-11-02 | Micron Technology, Inc. | Cold-cathode emitter and method for forming the same |
| US5641706A (en) * | 1996-01-18 | 1997-06-24 | Micron Display Technology, Inc. | Method for formation of a self-aligned N-well for isolated field emission devices |
| US5864200A (en) * | 1996-01-18 | 1999-01-26 | Micron Display Technology, Inc. | Method for formation of a self-aligned emission grid for field emission devices and device using same |
| JP3079994B2 (ja) * | 1996-03-27 | 2000-08-21 | 日本電気株式会社 | 真空マイクロデバイス |
| JP3134772B2 (ja) * | 1996-04-16 | 2001-02-13 | 双葉電子工業株式会社 | 電界放出型表示素子およびその駆動方法 |
| JP3080004B2 (ja) * | 1996-06-21 | 2000-08-21 | 日本電気株式会社 | 電界放出型冷陰極およびその製造方法 |
| US5955828A (en) * | 1996-10-16 | 1999-09-21 | University Of Utah Research Foundation | Thermionic optical emission device |
| JP3080021B2 (ja) * | 1997-02-10 | 2000-08-21 | 日本電気株式会社 | 電界放出型冷陰極およびその製造方法 |
| FR2769114B1 (fr) * | 1997-09-30 | 1999-12-17 | Pixtech Sa | Simplification de l'adressage d'un ecran a micropointes |
| JP3102783B2 (ja) * | 1998-02-11 | 2000-10-23 | 三星電子株式会社 | 外部電界を利用して電子放出を活性化させた冷陰極電子放出素子 |
| US6135841A (en) * | 1998-08-24 | 2000-10-24 | Candescent Technologies Corporation | Use of printer head techniques to form pixel assemblies in field-emission displays |
| US6525462B1 (en) * | 1999-03-24 | 2003-02-25 | Micron Technology, Inc. | Conductive spacer for field emission displays and method |
| US6507328B1 (en) * | 1999-05-06 | 2003-01-14 | Micron Technology, Inc. | Thermoelectric control for field emission display |
| DE60113245T2 (de) * | 2001-07-06 | 2006-06-29 | Ict, Integrated Circuit Testing Gmbh | Elektronenemissionsapparat |
| US20050164371A1 (en) * | 2003-03-28 | 2005-07-28 | Fujitsu Limited | Cavity electrode structure, and sensor and protein detection device using the same |
| US20050017624A1 (en) * | 2003-07-23 | 2005-01-27 | Thomas Novet | Electron emitter with epitaxial layers |
| US20060066198A1 (en) * | 2004-09-24 | 2006-03-30 | Matsushita Toshiba Picture Display Co., Ltd. | Electron source apparatus |
Family Cites Families (2)
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|---|---|---|---|---|
| US5176557A (en) * | 1987-02-06 | 1993-01-05 | Canon Kabushiki Kaisha | Electron emission element and method of manufacturing the same |
| JP2620895B2 (ja) * | 1990-09-07 | 1997-06-18 | モトローラ・インコーポレーテッド | 電界放出装置を備えた電子装置 |
-
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- 1992-09-16 JP JP24666292A patent/JP3142388B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-16 US US08/121,538 patent/US5572041A/en not_active Expired - Lifetime
Also Published As
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