KR0176423B1

KR0176423B1 - 전계 방출 어레이 및 그의 제조 방법

Info

Publication number: KR0176423B1
Application number: KR1019930014188A
Authority: KR
Inventors: 최선정; 이강옥
Original assignee: 박경팔; 삼성전관주식회사
Priority date: 1993-07-26
Filing date: 1993-07-26
Publication date: 1999-05-15
Also published as: JPH0757620A; US5420054A; KR950005109A; JP2896308B2

Abstract

낮은 전압에서 동작이 가능하고, 더 많은 출력 전류를 얻기 위하여, n+얕은 접합 영역을 이용한 신규한 구조를 갖는 FEA 및 그 제조 방법이 개시되어 있다. 제1 도 전형 반도체 기판상에 팁이 형성되어 있고, 상기 반도체 기판의 상부 부위에 제1 도전형의 불순물이 고농도로 주입된 제1 불순물 영역이 형성되어 있고, 상기 팁 주위의 반도체 기판의 표면 부위 및 상기 제1 불순물 영역상에는 제2 도전형의 제2 불순물 영역이 형성되어 있다. 또한, 상기 팁의 표면 부근에 제2 도전형의 얕은 접합 영역이 형성되고, 상기 팁을 노출시키는 핀홀을 포함하는 절연막이 상기 반도체 기판상에 형성되고, 상기 절연막 상에는 상기 절연막의 핀홀과 일치한 개구부를 갖는 도전층이 형성된다. 터널링 효과를 이용하여 전자를 방출시키는 경우에, 필요한 인가 전압이 저하되고 자기 정합적으로 팁을 제조하기 때문에 공정이 간단하다.

Description

전계 방출 어레이 및 그의 제조 방법

제1도는 종래의 FEA를 나타내는 단면도이고,

제2도는 본 발명의 FEA에 형성되는 마이크로 팁 구조를 예시하기 위한 단면도이고,

제3도 내지 제11도는 본 발명의 FEA 마이크로 팁의 제조 방법을 설명하기 위한 개략도이다.

본 발명은 전계 방출 어레이(Field Emitter Array, 이하, 종종 FEA라 한다) 및 그의 제조 방법에 관한 것이다. 보다 구체적으로는 얕은 접합(shallow junction)을 갖는 신규한 전계 방출 어레이 및 그의 제조 방법에 관한 것이다.

인간과 컴퓨터( 및 기타의 컴퓨터화 된 기계)인 인터페이스를 담당하는 디스플레이의 퍼스널화, 스페이스 절약화의 요구에 부응하여 지금까지의 디스플레이 장치, 특히 비교적 거대하고 취급이 곤란한 CRT에 대신하여 각종 평면 스크린이나 평판 디스플레이가 개발되어 왔다. 이러한 평판 패널 디스플레이로서는, 플라즈마 표시 장치, 액정 표시 소자, 형광 표시관, 전계 방출 표시 소자 등이 있다. 이러한 평판 패널 디스플레이중에서도, 저소비 전력으로 구동할 수 있고, 칼라 화상의 구현이 용이한 전계 방출 표시 소자에 대하여 연구가 진행 중에 있다. 상기 전계 방출 표시 소자에 있어서는, 단위 화소당 전계 방출원인 캐소오드팁을 고집적화한 전계 방출 어레이(FEA)를 이용하여 전자를 방출시키고, 방출된 전자는 형광체층에 포착되어 단위 화소를 형성하게 된다. 상기 FEA의 캐소오드팁은 전자의 방출이 용이하도록 고진공으로 된 폐쇄공간내에 형성되 어 있고, 상기 팁은 금속으로 주로 형성되어 왔다. 그렇지만, 최근에는 반도체 제조 기술의 진전에 따라 반도체 기술을 이용한 마이크로 팁의 제조 방법이 다수 제안되고 있다.

예를 들면, 스미드 등(Smith et al.)은 미합중국 특허 제3,970,887호에서 단결정 반도체 기판을 이용하여 전계 방출 음극 구조와 그 제조 방법을 제시한 바 있다. 또한, 그리네 등(Greene et al.)은 미합중국 특허 제4,513,308호에서, p-n접합 구조를 이용하여 단결정 기판상에 피라미드 구조의 전계 방출 음극 구조를 갖는 FEA를 개시한 바 있다.

제1도는 상기 그리네 등의 특허에 개시된 FEA를 나타내는 단면도이다. 동도를 참조하면, p형 반도체 기판(14)상에 매트릭스 상으로 다수의 핀홀을 갖는 절연막(22)이 형성되어 있고, 상기 핀홀 안에는 상기 p형의 반도체 기판(14)과 p-n접합(18)을 포함하는 n형의 피라미드상 팁(16)이 형성되어 있다. 상기 절연막(22)상에는 금속 전극(20)이 존재하고 반도체 기판(14) 하부에도 하부전극(28)이 있다. 상기 금속 전극(20)과 하부 전극(28)을 통하여 상기 p-n접합에 대하여 순방향으로 전압(26)을 인가하면, 인가된 전압(26)에 의존하여 팁으로부터 일정량의 전자가 방출된다. 방출된 전자는 형광층(도시 안됨)에 포획되고, 형광층이 여기되어 화상을 형성한다.

현재 전계 방출 소자에 관한 연구의 대부분은 고 방사 및 고온 환경에서 전력 손실을 최소로 하여 작동되는 날카로운 팁을 사용한 전계 방출 소자에 관한 것이다. 그렇지만, 이러한 장치는 높은 인가전압을 요구한다는 문제점이 있다.

한편, 팁이 없고, 얕은 실리콘 p-n 접합 영역을 이용하여 낮은 인가 전압에서 전자를 방출할 수 있는 전계 방출 소자를 제조하는 방법이 최근에 발표되었다(참조 문헌 : Silicon Avalanche Cathodes and their Characteristics by Jung Y. Ea et al., IEEE Transactions on Electron Devices, Vol. 38, No. 10, October 1991). 상기 논문에 의하면, 전자는 터널링(tunnelling) 효과에 의해 n+ 얕은 접합 영역을 투과하여 방출되는 것이다. 그렇지만, 상기 논문에 소개된 FEA를 제조하는 경우에는, 패터닝에 의해 개구부를 형성한 후, 불순물을 주입하여 얕은 접합 영역을 형성하기 때문에 공정이 복잡하고, 특히 다수의 전계 방출 소자가 집적되어 있는 캐소오드 어레이를 제조하는 경우에, 일정한 특성을 갖는 소자들을 하나의 기판상에 제조하기가 곤란하다.

본 발명의 목적은 종래의 FEA보다 더 낮은 전압에서 동작이 가능하고, 더 많은 출력 전류를 얻기 위하여, n+ 얕은 접합 영역을 이용한 신규한 구조를 갖는 FEA를 제공하는 것이다.

본 발명의 다른 목적은 자기 정합 방법으로 용이하게 제조할 수 있는 신규한 구조의 FEA를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 FEA를 제조하는데 적합한 FEA의 제조 방법을 제공하는 것이다.

상기한 본 발명의 목적 및 다른 목적을 달성하기 위하여 본 발명은 팁 자체의 부위에서 p-n 접합 구조를 형성시키는 것을 특징으로 한다.

즉, 본 발명에 의하면, 상부에 형성된 피라미드상의 팁을 갖는 제1도전형 반도체 기판 ; 상기 반도체 기판의 상부 부위에 형성된 제1도전형의 불순물이 고농도로 주입된 제1 불순물 영역 ; 상기 팁 주위의 반도체 기판의 표면 부위 및 상기 제1 불순물 영역상에 형성된 제2도전형의 제2 불순물 영역 ; 및 상기 피라미드상 팁의 표면 부근에 형성된 제2도전형의 얕은 접합 영역으로 구성된 마이크로 팁이 제공된다.

또한 본 발명은, 상부에 형성된 팁을 갖는 제1 도전형 반도체 기판 ; 상기 반도체 기판의 상부 부위에 형성된 제1도전형의 불순물이 고농도로 주입된 제1 불순물 영역 ; 상기 팁 주위의 반도체 기판의 표면 부위 및 상기 제1 불순물 영역상에 형성된 제2도전형의 제2 불순물 영역 ; 상기 팁의 표면 부근에 형성된 제2도전형의 얕은 접합 영역 ; 상기 팁을 노출시키는 핀홀을 포함하면서, 상기 반도체 기판상에 형성된 절연막 ; 및 상기 절연막상에 형성되어 상기 절연막이 핀홀과 일치한 개구부를 갖는 도전층을 포함하는 전계 방출 어레이를 제공한다.

본 발명의 또 다른 목적을 달성하기 위하여, 본 발명은 제1도전형의 반도체 기판상에 팁을 형성하기 위한 절연막 패턴을 형성하는 공정 ; 상기 절연막 패턴을 마스크로 이용하여 반도체 기판의 상부를 등방성 식각하여 상기 절연막 패턴을 하부에 언더커팅부위가 형성되도록 하는 공정 ; 상기 절연막 패턴을 마스크로 사용하여 반도체 기판의 전면에 불순물을 주입하여 상기 반도체 기판의 상부에 고농도의 제2도전형의 불순물 영역을 형성하는 공정 ; 상기 언더커팅부위를 포함한 반도체 기판의 전면을 산화시켜 반도체 기판의 전표면에 산화막과 돌출된 팁을 형성하는 공정 ; 상기 팁 부위의 표면상에 형성된 산화막을 선택적으로 제거하는 공정 ; 및 상기 팁의 표면 부위에 얕은 접한 영역을 형성하는 공정을 포함하는 마이크로 팁의 제조 방법을 제공한다.

또한 본 발명은 제1도전형의 반도체 기판상에 팁을 형성하기 위한 제1 절연막 패턴을 형성하는 공정 ; 상기 제1 절연막 패턴을 마스크로 이용하여 반도체 기판의 상부를 등방성 식각하여 상기 제1 절연막 패턴을 하부에 언더커팅 부위가 형성되도록 하는 공정 ; 상기 제1 절연막 패턴을 마스크로 사용하여 반도체 기판의 전면에 불순물을 주입하여 상기 반도체 기판의 상부에 고농도의 제2도전형의 불순물 영역을 형성하는 공정 ; 상기 언더커팅부위를 포함한 반도체 기판의 전면을 산화시켜 반도체 기판의 전표면에 산화막과 돌출된 팁을 형성하는 공정 ; 상기 팁을 제외한 반도체 기판의 전면 및 상기 제1 절연막 패턴상에 제2 절연막과 도전물질층을 적층하는 공정 ; 상기 팁의 표면 부위에 형성된 산화막과 상기 제1 절연막 패턴 및 상기 제1 절연막 패턴 상에 형성된 제2 절연막 및 도전물질층을 제거하여 팁을 노출시키는 공정 ; 상기 노출된 팁의 표면 부위에 얕은 접합 영역을 형성하는 공정을 포함하는 전계 방출 어레이의 제조 방법을 제공한다.

팁 부위는 p+ 불순물이 도핑되어 있고, 그 표면 부위에 n+ 불순물로 얕은 접합 영역을 형성함으로써 팁 자체에, p-n 접합이 포함되어 있어, FEA에서, 터널링 효과를 이용하여 전자를 방출시키는 경우에, 필요한 인가 전압을 저하시킬 수 있다.

이하 첨부한 도면을 참조하여 본 발명을 보다 구체적으로 설명한다.

제2도는 본 발명의 FEA에 형성되는 마이크로 팁 구조를 예시하기 위한 단면도이다.

동도에서 알 수 있는 바와 같이, 상기 마이크로 팁(420)은 제1도전형인 p형 반도체 기판(31)상에 형성된다. 상기 반도체 기판의 상부에는 제1도전형인 p+형의 불순물 영역(35)이 형성되어 있고, 상기 팁(47)을 중심으로 한 반도체 기판(31)의 표면부위 및 상기 제1도전형인 p+형의 불순물 영역(35)상에 제2도전형인 n+ 불순물 영역(39)이 형성되어 있다. 상기 팁(47)은 피라미드상으로 형성되어 있고 그 표면 부위에는 얕은 접합 영역(47)이 형성되어 있다. 이러한 팁에 전압이 인가되는 경우에는 터널링 효과에 의해 팁으로부터 전자가 방출된다.

상기 팁(42)을 중심으로 하는 반도체 기판(31)상에는 팁의 형성 부위를 제외한 반도체 기판의 표면 부위를 산화시켜 형성된 산화막과 상기 팁(47)을 노출시키는 핀홀을 포함하고 상기 팁(47)의 높이와 거의 비슷한 두께를 갖는 절연막(43)이 형성된다. 상기 절연막(43)상에는 상기 핀홀에 대응하는 개구부를 갖는 도전층(45)이 형성되어 있다.

이하, 본 발명의 FEA와 마이크로 팁의 제조 방법에 대하여 첨부도면을 참조하여 상세하게 설명한다.

제3도는 패드 산화막(33)의 형성단계를 나타낸다. 제1도전형인 p형 반도체 기판(31)을 열산화시켜 두께 약 500Å의 얇은 패드 산화막(33)을 형성한다.

제4도는 제1도전형인 p+ 불순물 도핑 단계를 나타낸다. 상기 패드 산화막(33)이 형성된 반도체 기판(31)에 80keV의 이온 에너지에서, 1.8×10¹⁴/㎝^-2의 도스량으로 보론과 같은 불순물을 주입하여 상기 반도체 기판(31)의 상부에 p+ 불순물 영역(35)을 형성한다.

제5도는 제1 절연막(37)의 형성 단계를 나타낸다. 상기 제4도의 공정 후, 반도체 기판(31)의 표면부위를 산화시켜, 산화 실리콘으로 구성된 두께 약 5,000Å의 제1 절연막(37)을 형성한다.

제6도는 상기 제1 절연막(37)을 패턴닝하여 제1 절연막 패턴(37')을 형성하는 단계를 나타낸다. 상기 제1 절연막(37)을 형성한 후, 상기 제1 절연막(37)상에 포토레지스트를 도포하여 포토레지스트 층을 형성한 후, 마이크로 팁을 형성할 부위를 선택적으로 노광한 후, 상기 노광된 포토레지스트 층을 현상하여 마이크로 팁을 형성할 부위에 도트(dot)상의 포토레지스트 패턴을 형성한다. 다음에, 상기 도트상 포토레지스트 패턴을 에칭마스크로 사용하여, 상기 제1 절연막(37) 및 패드 산화막(33)을 반도체 기판(31)의 표면이 노출될 때까지 이방성 식각하면, 크기가 약 2㎛의 도트상의 제1 절연막 패턴(37')이 형성된다. 다음에, 잔류하는 포토레지스트 패턴을 제거한다.

제7도는 상기 제1 절연막 패턴(37')의 하부 실리콘을 언더커팅하고, 제2도전형 불순물 영역을 형성하는 단계를 나타낸다. 보다 구체적으로는, 상기 제1 절연막 패턴(37')을 형성한 후, 상기 제1 절연막 패턴(37')을 식각마스크로 사용하여 상기 반도체 기판(31)의 표면부위를 등방성 식각하면, 반도체 기판(31)의 식각 깊이와 같은 속도로 상기 도트상의 제1 절연막 패턴(37')하부 실리콘이 언더커팅되어, 도시한 바와 같이, 상기 제1 절연막 패턴(37')의 아래에 언더커팅 부위와 피라미드 또는 원추상의 실리콘 팁이 형성된다. 식각되는 반도체 기판의 깊이는 약 0.8 이상 1㎛인 것이 바람직하다. 다음에, 상기 제1 절연막 패턴을 이온 주입 마스크로 사용하여, 반도체 기판(31)의 전면에 인을 사용하여 n+이온 주입공정을 실시하여, 반도체 기판(31)의 표면 부위에, 그리고 상기 p+ 불순물 영역(35)위에 n+ 불순물 영역(39)을 형성한다.

제8도는 반도체 기판(31)의 전면을 열산화시켜, 산화막(41)과 마이크로 팁(42)을 형성하는 단계를 나타낸다. 상기 n+ 불순물 영역(39)을 형성한 후, 반도체 기판의 전표면을 열산화시켜 상기 팁의 언더커팅 부위를 포함한 반도체 기판(31)의 전면에 두께 2,000Å 내지 3,000Å의 산화막(41)을 형성함과 동시에 상기 실리콘 팁은 선침(先針;sharpening)화 되어 선침화 된 마이크로 팁(42)를 형성한다.

제9도는 제2 절연막(43) 및 도전층(43)을 형성하는 단계를 나타낸다. 제8도의 단계 후, 결과물의 전면에, CVD법, 스퍼터링 방법이나 기타 다른 방법에 의해 산화 실리콘을 증착하여 상기 반도체 기판(31) 및 상기 제1 절연막 패턴(37)상에 두께 1 내지 2㎛의 제2 절연막(43)을 형성한 후, 상기 제2 절연막(43)상에 금, 몰리브덴, 알루미늄, 텅스텐과 같은 금속, 폴리실리콘과 같은 반도체 물질 등과 같은 도전성 물질을 증착하여, 두께 0.2 내지 1.5㎛의 도전층(43)을 형성한다.

제10도는 상기 팁(42) 부위를 노출시키고 얕은 접합 영역을 형성하기 위하여 불순물을 주입하는 단계를 나타낸다. 제9도에서 수득한 결과물을 산화물의 에칭액을 사용하여 리프트 오프(lift-off)방법에 의해 상기 팁(42)의 표면 부위에 형성된 산화막(41)의 일부를 제거하면, 상기 팁(42)상에 형성되어 있는 산화막(33'), 제1 절연막 패턴(37'), 제1 절연막 패턴(37')상에 형성된 제2 절연막(43) 및 도전층(43)의 일부가 동시에 제거되면서, 팁(42)상의 구조물이 제거되고, 팁은 노출된다.

다음에, 상기 팁의 표면 부위에 As를 20keV의 이온 에너지로, 1×10¹⁴/㎝^-2의 도스량으로 불순물을 주입하여 팁(42)의 표면 부위에 깊이 0.1㎛ 이하의 얕은 접합 영역을 형성한다.

제11도는 상기 형성된 얕은 접합 영역(47)을 포함하는 완성된 마이크로 팁의 단면도를 나타내고 제2도에 도시한 것과 동일하다. 본 발명의 FEA는 상기 마이크로 팁과 전극으로 사용되는 도전층(45)을 매트릭스상으로 배열하여 제조한다. 따라서, 상세한 설명 없이 당업자가 본 발명의 방법에 따라서 FEA를 제조할 수 있다.

본 발명의 마이크로 팁은 도시한 바와 같아, 팁 자체가 p-n 접합을 포함하고 있다. 즉, 팁은 p+ 불순물이 도핑되어 있고, 그 표면 부위에 n+ 불순물로 얕은 접합 영역을 형성함으로써, FEA에서, 터널링 효과를 이용하여 전자를 방출시키는데 필요한 전압을 저하시킬 수 있다. 또한, 전극으로 사용되는 도전층과 유전막층이 팁 주위에 리프오프법을 이용하여 자기 정합적으로 형성되고, 상기 얕은 접합 영역은 이미 형성된 전극용 도전층과 그 하부에 존재하는 절연막을 이용하여 이온 주입하기 때문에 공정이 단순화하여 마이크로 팁을 갖는 FEA를 제조하기가 용이하다.

이상, 본 발명을 실시예를 들어 설명하였으나, 본 발명의 상기 실시예에 한정되는 것은 아니고, 당업자의 지식 범위 내에서 그 변형이나 개량이 가능하다.

Claims

상부에 형성된 피라미드상의 팁을 갖는 제1 도전형 반도체 기판 : 상기 반도체 기판의 상부 부위에 형성된 제1도전형의 불순물이 고농도로 주입된 제1 불순물 영역 ; 상기 팁 주위의 반도체 기판의 표면 부위 및 상기 제1 불순물 영역 상에 형성된 제2도전형의 제2 불순물 영역 ; 및 상기 피라미드상 팁의 표면 부근에 형성된 제2도전형의 얕은 접합 영역을 포함하는 것을 특징으로 하는 마이크로 팁.
제1항에 있어서, 상기 얕은 접합 영역은 0.1㎛ 이하의 깊이를 갖는 것을 특징으로 하는 마이크로 팁.
상부에 형성된 팁을 갖는 제1 도전형 반도체 기판 : 상기 반도체 기판의 상부 부위에 형성된 제1도전형의 불순물이 고농도로 주입된 제1 불순물 영역 ; 상기 팁 주위의 반도체 기판의 표면 부위 및 상기 제1 불순물 영역상에 형성된 제2도전형의 제2 불순물 영역 ; 상기 팁의 표면 부근에 형성된 제2도전형의 얕은 접합 영역 ; 상기 팁을 노출시키는 핀홀을 포함하면서, 상기 반도체 기판상에 형성된 절연막 ; 및 상기 절연막 상에 형성되어 상기 절연막의 핀홀과 일치한 개구부를 갖는 도전층을 포함하는 것을 특징으로 하는 전계 방출 어레이.
제1도전형의 반도체 기판상에 팁을 형성하기 위한 절연막 패턴을 형성하는 공정 ; 상기 절연막 패턴을 마스크로 이용하여 반도체 기판의 상부를 등방성 식각하여 상기 절연막 패턴을 하부에 언더커팅 부위가 형성되도록 하는 공정 ; 상기 절연막 패턴을 마스크로 사용하여 반도체 기판의 전면에 불순물을 주입하여 상기 반도체 기판의 상부에 고농도의 제2도전형의 불순물 영역을 형성하는 공정 ; 상기 언더커팅부위를 포함한 반도체 기판의 전면을 산화시켜 반도체 기판의 전표면에 산화막과 돌출된 팁을 형성하는 공정 ; 상기 팁 부위의 표면상에 형성된 산화막을 선택적으로 제거하는 공정 및 ; 상기 팁의 표면 부위에 얕은 접한 영역을 형성하는 공정을 포함하는 마이크로 팁의 제조 방법.
제1도전형의 반도체 기판상에 팁을 형성하기 위한 제1 절연막 패턴을 형성하는 공정 ; 상기 제1 절연막 패턴을 마스크로 이용하여 반도체 기판의 상부를 등방성 식각하여 상기 제1 절연막 패턴을 하부에 언더커팅 부위가 형성되도록 하는 공정 ; 상기 제1 절연막 패턴을 마스크로 사용하여 반도체 기판의 전면에 불순물을 주입하여 상기 반도체 기판의 상부에 고농도의 제2도전형의 불순물 영역을 형성하는 공정 ; 상기 언더커팅 부위를 포함한 반도체 기판의 전면을 산화시켜 반도체 기판의 전표면에 산화막과 돌출된 팁을 형성하는 공정 ; 상기 팁을 제외한 반도체 기판의 전면 및 상기 제1 절연막 패턴상에 제2 절연막과 도전물질층을 적층하는 공정 ; 상기 팁의 표면 부위에 형성된 산화막과 상기 제1 절연막 패턴 및 상기 제1 절연막 패턴 상에 형성된 제2 절연막 및 도전물질층을 제거하여 팁을 노출시키는 공정 ; 상기 노출된 팁의 표면 부위에 얕은 접합 영역을 형성하는 공정을 포함하는 전계 방출 어레이의 제조 방법.