JPH0757620A - マイクロチップ、電界放出アレー、及びこれらの製造方法 - Google Patents
マイクロチップ、電界放出アレー、及びこれらの製造方法Info
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- JPH0757620A JPH0757620A JP16191994A JP16191994A JPH0757620A JP H0757620 A JPH0757620 A JP H0757620A JP 16191994 A JP16191994 A JP 16191994A JP 16191994 A JP16191994 A JP 16191994A JP H0757620 A JPH0757620 A JP H0757620A
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- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B33/00—Electroluminescent light sources
Abstract
(57)【要約】
【目的】 低電圧で動作可能で、多くの出力電流が得ら
れる新規構造のマイクロチップ、ＦＥＡ及びこれらの製
造方法を提供する。 【構成】 上部にチップ部４２を有する第１導電型半導
体基板３１には、第１導電型の不純物が高濃度で注入さ
れた第１不純物領域３５が形成されており、チップ４２
部周囲の第１不純物領域３５上には、第２導電型の第２
不純物領域３９が形成されている。また、チップ部４２
の表面部分には、第２導電型の浅い接合領域４７が形成
され、第２不純物領域３９上には酸化膜４１を介してチ
ップ部４２を露出させるピンホールの形成された絶縁膜
４３が形成され、絶縁膜４３上には絶縁膜４３のピンホ
ールと一致した開口部を有する導電層４５が形成されて
いる。 【効果】 トンネリング効果の利用により、電子を放出
する時に必要な印加電圧が低下し、自己整合的にチップ
部が製造でき、製造工程が簡単になる。
れる新規構造のマイクロチップ、ＦＥＡ及びこれらの製
造方法を提供する。 【構成】 上部にチップ部４２を有する第１導電型半導
体基板３１には、第１導電型の不純物が高濃度で注入さ
れた第１不純物領域３５が形成されており、チップ４２
部周囲の第１不純物領域３５上には、第２導電型の第２
不純物領域３９が形成されている。また、チップ部４２
の表面部分には、第２導電型の浅い接合領域４７が形成
され、第２不純物領域３９上には酸化膜４１を介してチ
ップ部４２を露出させるピンホールの形成された絶縁膜
４３が形成され、絶縁膜４３上には絶縁膜４３のピンホ
ールと一致した開口部を有する導電層４５が形成されて
いる。 【効果】 トンネリング効果の利用により、電子を放出
する時に必要な印加電圧が低下し、自己整合的にチップ
部が製造でき、製造工程が簡単になる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロチップ、電界
放出アレー（Field Emitter Array ；ＦＥＡ）、及びこ
れらの製造方法に係り、より詳細には浅い接合を有する
新規のマイクロチップ、電界放出アレー、及びこれらの
製造方法に関する。
放出アレー（Field Emitter Array ；ＦＥＡ）、及びこ
れらの製造方法に係り、より詳細には浅い接合を有する
新規のマイクロチップ、電界放出アレー、及びこれらの
製造方法に関する。
【０００２】
【従来の技術】人間とコンピューターや、その他のコン
ピューター化された機械等とのインタフェースを担当す
るパーソナルディスプレイとして、またはスペース節約
化の要求に応じ今までの比較的大きくて取り扱いにくい
ＣＲＴ等のディスプレイ装置に代わるものとして、各種
の平面スクリーンや平板ディスプレイが開発されてい
る。
ピューター化された機械等とのインタフェースを担当す
るパーソナルディスプレイとして、またはスペース節約
化の要求に応じ今までの比較的大きくて取り扱いにくい
ＣＲＴ等のディスプレイ装置に代わるものとして、各種
の平面スクリーンや平板ディスプレイが開発されてい
る。
【０００３】このような平板パネルディスプレイとして
は、プラズマ表示装置や、液晶表示素子、蛍光表示管、
電界放出表示素子等があり、中でも、低消費電力で駆動
でき、カラー画像の具現が容易な電界放出表示素子に対
する研究が進行されつつある。
は、プラズマ表示装置や、液晶表示素子、蛍光表示管、
電界放出表示素子等があり、中でも、低消費電力で駆動
でき、カラー画像の具現が容易な電界放出表示素子に対
する研究が進行されつつある。
【０００４】このような電界放出表示素子においては、
単位画素当たりの電界放出源であるカソードチップを高
集積化した電界放出アレーを利用して電子を放出させ、
放出された電子が蛍光体層に捕捉されて単位画素を形成
している。
単位画素当たりの電界放出源であるカソードチップを高
集積化した電界放出アレーを利用して電子を放出させ、
放出された電子が蛍光体層に捕捉されて単位画素を形成
している。
【０００５】このカソードチップは、電子の放出が容易
になるように高真空からなる閉鎖空間内に形成されてお
り、主に金属で形成されてきた。
になるように高真空からなる閉鎖空間内に形成されてお
り、主に金属で形成されてきた。
【０００６】ところが、最近半導体製造技術の進展によ
り半導体技術を利用したマイクロチップの製造方法が多
く提案されている。
り半導体技術を利用したマイクロチップの製造方法が多
く提案されている。
【０００７】例えば、スミス等（Smith et al.）は、米
国特許第３，９７０，８８７号で単結晶半導体基板を利
用した電界放出陰極構造と、その製造方法とを提示した
ことがある。
国特許第３，９７０，８８７号で単結晶半導体基板を利
用した電界放出陰極構造と、その製造方法とを提示した
ことがある。
【０００８】また、グリーネ等（Greene et al. ）は、
米国特許第４，５１３，３０８号でｐ−ｎ接合構造を利
用して、単結晶基板上にピラミッド構造の電界放出陰極
構造を有する電界放出アレーを開示したことがある。
米国特許第４，５１３，３０８号でｐ−ｎ接合構造を利
用して、単結晶基板上にピラミッド構造の電界放出陰極
構造を有する電界放出アレーを開示したことがある。
【０００９】図１１は、前記グリーネ等の特許に開示さ
れた電界放出アレーの断面を示している。
れた電界放出アレーの断面を示している。
【００１０】同図を参照すれば、ｐ型の半導体基板１４
上に多数のピンホールを有する絶縁膜２２がマトリック
ス状に形成されており、前記ピンホールの中には前記ｐ
型の半導体基板１４と、ｐ−ｎ接合１８を有するｎ型の
ピラミッド状のチップ部１６が形成されている。
上に多数のピンホールを有する絶縁膜２２がマトリック
ス状に形成されており、前記ピンホールの中には前記ｐ
型の半導体基板１４と、ｐ−ｎ接合１８を有するｎ型の
ピラミッド状のチップ部１６が形成されている。
【００１１】また、前記絶縁膜２２上には、金属電極２
０が設けられ、半導体基板１４の下部にも下部電極２８
が形成されている。そして、前記金属電極２０と下部電
極２８を通じて電圧２６を印加して前記ｐ−ｎ接合１８
が順方向へ印加されれば、印加された電圧２６に依存し
てチップ部１６から一定量の電子が放出される。
０が設けられ、半導体基板１４の下部にも下部電極２８
が形成されている。そして、前記金属電極２０と下部電
極２８を通じて電圧２６を印加して前記ｐ−ｎ接合１８
が順方向へ印加されれば、印加された電圧２６に依存し
てチップ部１６から一定量の電子が放出される。
【００１２】そして、このようにして放出された電子
は、蛍光層（図示せず）に捕らえられ、蛍光層が励起さ
れて画像を形成する。
は、蛍光層（図示せず）に捕らえられ、蛍光層が励起さ
れて画像を形成する。
【００１３】
【発明が解決しようとする課題】しかしながら、現在、
電界放出素子に関する研究の大部分は、高圧放射及び高
温環境で電力損失を最小として作動する鋭いチップ部を
用いた電界放出素子に関するものであるため、装置に高
い印加電圧が要求される、という問題点がある。
電界放出素子に関する研究の大部分は、高圧放射及び高
温環境で電力損失を最小として作動する鋭いチップ部を
用いた電界放出素子に関するものであるため、装置に高
い印加電圧が要求される、という問題点がある。
【００１４】また、チップ部がなく、浅いシリコンｐ−
ｎ接合領域を利用して低い印加電圧で電子が放出できる
電界放出素子を製造する方法が最近発表された（参照文
献："Silicon Avalanche Cathodes and their characte
ristics " by Jung Y. Eaet al.,IEEE Transactions on
Electron Devices, vol.38, No.10 , 1991年10月）。
ｎ接合領域を利用して低い印加電圧で電子が放出できる
電界放出素子を製造する方法が最近発表された（参照文
献："Silicon Avalanche Cathodes and their characte
ristics " by Jung Y. Eaet al.,IEEE Transactions on
Electron Devices, vol.38, No.10 , 1991年10月）。
【００１５】この論文によると、電子はトンネリング
（tunnelling）効果によりｎ+ 浅い接合領域を透過して
放出されるものであるが、この論文に紹介された電界放
出アレーを製造する場合には、パタニングにより開口部
を形成した後、不純物を注入して浅い接合領域を形成す
るので、段階が複雑であり、特に多数の電界放出素子が
集積されているカソードアレーを製造する場合には、一
定の特性を有する素子を一つの基板上に製造しにくい、
という問題点がある。
（tunnelling）効果によりｎ+ 浅い接合領域を透過して
放出されるものであるが、この論文に紹介された電界放
出アレーを製造する場合には、パタニングにより開口部
を形成した後、不純物を注入して浅い接合領域を形成す
るので、段階が複雑であり、特に多数の電界放出素子が
集積されているカソードアレーを製造する場合には、一
定の特性を有する素子を一つの基板上に製造しにくい、
という問題点がある。
【００１６】そこで、本発明は、このような問題点に着
目してなされたもので、従来の電界放出アレーより更に
低い電圧で動作可能で、かつ、更に多くの出力電流が得
られると共に、自己整合方法で容易に製造できるｎ+ 浅
い接合領域を利用した新規構造のマイクロチップ、電界
放出アレー、及びこれらの製造方法を提供することを目
的とする。
目してなされたもので、従来の電界放出アレーより更に
低い電圧で動作可能で、かつ、更に多くの出力電流が得
られると共に、自己整合方法で容易に製造できるｎ+ 浅
い接合領域を利用した新規構造のマイクロチップ、電界
放出アレー、及びこれらの製造方法を提供することを目
的とする。
【００１７】
【課題を達成するための手段】上記目的を達成するた
め、本発明では、チップ部にｐ−ｎ接合構造を形成させ
ることを特徴とする。
め、本発明では、チップ部にｐ−ｎ接合構造を形成させ
ることを特徴とする。
【００１８】即ち、本発明では、上部にピラミッド状の
チップ部を有する第１導電型半導体基板と、前記半導体
基板の上部に形成されており、第１導電型の不純物が注
入された高濃度の第１不純物領域と、前記チップ部周囲
の半導体基板の表面部分及び前記第１不純物領域上に形
成された第２導電型の第２不純物領域と、前記ピラミッ
ド状のチップ部の表面付近に形成された第２導電型の浅
い接合領域と、を有するマイクロチップであることを特
徴とする。
チップ部を有する第１導電型半導体基板と、前記半導体
基板の上部に形成されており、第１導電型の不純物が注
入された高濃度の第１不純物領域と、前記チップ部周囲
の半導体基板の表面部分及び前記第１不純物領域上に形
成された第２導電型の第２不純物領域と、前記ピラミッ
ド状のチップ部の表面付近に形成された第２導電型の浅
い接合領域と、を有するマイクロチップであることを特
徴とする。
【００１９】また、本発明は、上部にチップ部を有する
第１導電型半導体基板と、前記半導体基板の上部に形成
された第１導電型の不純物が注入された高濃度の第１不
純物領域と、前記チップ部周囲の半導体基板の表面部分
及び前記第１不純物領域上に形成された第２導電型の第
２不純物領域と、前記チップ部の表面付近に形成された
第２導電型の浅い接合領域と、前記チップ部を露出させ
るピンホールが設けられ、前記半導体基板上に形成され
た絶縁膜と、前記絶縁膜上に形成され前記絶縁膜のピン
ホールと一致した開口部を有する導電層と、を有する電
界放出アレーであることを特徴とする。
第１導電型半導体基板と、前記半導体基板の上部に形成
された第１導電型の不純物が注入された高濃度の第１不
純物領域と、前記チップ部周囲の半導体基板の表面部分
及び前記第１不純物領域上に形成された第２導電型の第
２不純物領域と、前記チップ部の表面付近に形成された
第２導電型の浅い接合領域と、前記チップ部を露出させ
るピンホールが設けられ、前記半導体基板上に形成され
た絶縁膜と、前記絶縁膜上に形成され前記絶縁膜のピン
ホールと一致した開口部を有する導電層と、を有する電
界放出アレーであることを特徴とする。
【００２０】また、本発明は、第１導電型の半導体基板
上にチップ部を形成するための絶縁膜パターンを形成す
る段階と、前記絶縁膜パターンをマスクとして利用して
半導体基板の上部を等方性蝕刻し、前記絶縁膜パターン
の下部にアンダカッティング部を形成する段階と、前記
絶縁膜パターンをマスクとして使用して半導体基板の全
面に不純物を注入し、前記半導体基板の上部に高濃度の
第２導電型の不純物領域を形成する段階と、前記アンダ
カッティング部を含んだ半導体基板の全面を酸化させ、
半導体基板の全表面に酸化膜と半導体基板上に突出した
チップ部とを形成する段階と、前記チップ部の表面上に
形成された酸化膜を選択的に取り除き、前記酸化膜に前
記チップ部を露出させる開口部を提供する段階と、前記
チップ部の表面部分に浅い接合領域を形成する段階と、
を有するマイクロチップの製造方法であることを特徴と
する。
上にチップ部を形成するための絶縁膜パターンを形成す
る段階と、前記絶縁膜パターンをマスクとして利用して
半導体基板の上部を等方性蝕刻し、前記絶縁膜パターン
の下部にアンダカッティング部を形成する段階と、前記
絶縁膜パターンをマスクとして使用して半導体基板の全
面に不純物を注入し、前記半導体基板の上部に高濃度の
第２導電型の不純物領域を形成する段階と、前記アンダ
カッティング部を含んだ半導体基板の全面を酸化させ、
半導体基板の全表面に酸化膜と半導体基板上に突出した
チップ部とを形成する段階と、前記チップ部の表面上に
形成された酸化膜を選択的に取り除き、前記酸化膜に前
記チップ部を露出させる開口部を提供する段階と、前記
チップ部の表面部分に浅い接合領域を形成する段階と、
を有するマイクロチップの製造方法であることを特徴と
する。
【００２１】また、本発明は、第１導電型の半導体基板
上にチップ部を形成するための少なくとも一つの第１絶
縁膜パターンを形成する段階と、前記第１絶縁膜パター
ンをマスクとして利用して半導体基板の上部を等方性蝕
刻し、前記第１絶縁膜パターンの下部に少なくとも一つ
のアンダカッティング部を形成する段階と、前記第１絶
縁膜パターンをマスクとして使用して半導体基板の全面
に不純物を注入し、前記半導体基板の上部に高濃度の第
２導電型の不純物領域を形成する段階と、前記アンダカ
ッティング部を含んだ半導体基板の全面を酸化させて半
導体基板の全表面に酸化膜と突出したチップ部を形成す
る段階と、前記チップ部周囲の前記酸化膜上に及び前記
第１絶縁膜パターン上に第２絶縁膜と導電層を積層する
段階と、前記チップ部の表面部分に形成された酸化膜と
前記第１絶縁膜パターン及び前記第１絶縁膜パターン上
に形成された第２絶縁膜及び導電層を除去してチップ部
を露出させる段階と、前記露出されたチップ部の表面部
分に浅い接合領域を形成する段階と、を有する電界放出
アレーの製造方法であることを特徴とする。
上にチップ部を形成するための少なくとも一つの第１絶
縁膜パターンを形成する段階と、前記第１絶縁膜パター
ンをマスクとして利用して半導体基板の上部を等方性蝕
刻し、前記第１絶縁膜パターンの下部に少なくとも一つ
のアンダカッティング部を形成する段階と、前記第１絶
縁膜パターンをマスクとして使用して半導体基板の全面
に不純物を注入し、前記半導体基板の上部に高濃度の第
２導電型の不純物領域を形成する段階と、前記アンダカ
ッティング部を含んだ半導体基板の全面を酸化させて半
導体基板の全表面に酸化膜と突出したチップ部を形成す
る段階と、前記チップ部周囲の前記酸化膜上に及び前記
第１絶縁膜パターン上に第２絶縁膜と導電層を積層する
段階と、前記チップ部の表面部分に形成された酸化膜と
前記第１絶縁膜パターン及び前記第１絶縁膜パターン上
に形成された第２絶縁膜及び導電層を除去してチップ部
を露出させる段階と、前記露出されたチップ部の表面部
分に浅い接合領域を形成する段階と、を有する電界放出
アレーの製造方法であることを特徴とする。
【００２２】
【作用】チップ部はｐ+ 不純物がドーピングされてお
り、その表面部分にｎ+ 不純物で浅い接合領域が形成さ
れているため、チップ部自体にｐ−ｎ接合が含まれるこ
とになり、トンネリング効果を利用して電子を放出する
場合には、必要な印加電圧が低下する。
り、その表面部分にｎ+ 不純物で浅い接合領域が形成さ
れているため、チップ部自体にｐ−ｎ接合が含まれるこ
とになり、トンネリング効果を利用して電子を放出する
場合には、必要な印加電圧が低下する。
【００２３】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。
説明する。
【００２４】図１は、本発明の電界放出アレー（以下
「ＦＥＡ」という。）に形成されるマイクロチップの断
面構造を示している。
「ＦＥＡ」という。）に形成されるマイクロチップの断
面構造を示している。
【００２５】同図で分かるように、上部にチップ部４２
を有するマイクロチップは、第１導電型であるＰ型半導
体基板３１上に形成されている。
を有するマイクロチップは、第１導電型であるＰ型半導
体基板３１上に形成されている。
【００２６】つまり、前記Ｐ型半導体基板３１の上部に
は、第１導電型のｐ+ 型の不純物領域３５が形成されて
おり、前記チップ部４２を中心とした半導体基板３１の
表面部分及び前記第１導電型のｐ+ 型の不純物領域３５
上には第２導電型のｎ+ 不純物領域３９が形成されてい
る。
は、第１導電型のｐ+ 型の不純物領域３５が形成されて
おり、前記チップ部４２を中心とした半導体基板３１の
表面部分及び前記第１導電型のｐ+ 型の不純物領域３５
上には第２導電型のｎ+ 不純物領域３９が形成されてい
る。
【００２７】そして、前記チップ部４２は、ピラミッド
状に形成されており、その表面部分には浅い接合領域４
７が形成されている。
状に形成されており、その表面部分には浅い接合領域４
７が形成されている。
【００２８】このように形成されたマイクロチップに電
圧が印加された場合には、トンネリング効果によりチッ
プ部４２から電子が放出される。
圧が印加された場合には、トンネリング効果によりチッ
プ部４２から電子が放出される。
【００２９】また、前記半導体基板３１上には、チップ
部４２形成部分の周辺に半導体基板３１の表面部分を酸
化させ、かつ、チップ部４２を露出させる開口部を有す
る酸化膜４１が形成されており、その酸化膜４１上には
酸化膜４１の開口に対応するピンホールを有し、かつ、
チップ部４２の高さと略同程度の厚さを有する絶縁膜４
３が形成され、さらにこの絶縁膜４３上には、前記ピン
ホールに対応する開口部を有する導電層４５が形成され
ている。
部４２形成部分の周辺に半導体基板３１の表面部分を酸
化させ、かつ、チップ部４２を露出させる開口部を有す
る酸化膜４１が形成されており、その酸化膜４１上には
酸化膜４１の開口に対応するピンホールを有し、かつ、
チップ部４２の高さと略同程度の厚さを有する絶縁膜４
３が形成され、さらにこの絶縁膜４３上には、前記ピン
ホールに対応する開口部を有する導電層４５が形成され
ている。
【００３０】以下、本発明に係るＦＥＡとマイクロチッ
プの製造方法について、添付図面を参照して詳細に説明
する。
プの製造方法について、添付図面を参照して詳細に説明
する。
【００３１】図２〜図１０は、本発明の一例によるＦＥ
Ａとマイクロチップの製造方法を説明するための概略図
である。
Ａとマイクロチップの製造方法を説明するための概略図
である。
【００３２】図２は、パッド酸化膜３３の形成段階を示
している。
している。
【００３３】図に示すように、まず第１導電型のｐ型半
導体基板３１の表面部分を熱酸化させ、厚さ約０．０５
μm の薄いパッド酸化膜３３を形成している。
導体基板３１の表面部分を熱酸化させ、厚さ約０．０５
μm の薄いパッド酸化膜３３を形成している。
【００３４】図３は、第１導電型のｐ+ 型不純物のドー
ピング段階を示している。
ピング段階を示している。
【００３５】図２に示すようにして、パッド酸化膜３３
の形成された半導体基板３１に、８０ｋｅＶのイオンエ
ネルギー、かつ、１．８×１０14／cm2 の面密度で、ボ
ロンのような不純物を注入し、前記半導体基板３１の上
部にｐ+ 不純物領域３５を形成する。
の形成された半導体基板３１に、８０ｋｅＶのイオンエ
ネルギー、かつ、１．８×１０14／cm2 の面密度で、ボ
ロンのような不純物を注入し、前記半導体基板３１の上
部にｐ+ 不純物領域３５を形成する。
【００３６】図４は、第１絶縁膜３７の形成段階を示し
ている。
ている。
【００３７】図３の段階終了後、半導体基板３１の表面
部分を酸化させ、酸化シリコンで構成された厚さ０．５
μm の第１絶縁膜３７を形成する。
部分を酸化させ、酸化シリコンで構成された厚さ０．５
μm の第１絶縁膜３７を形成する。
【００３８】図５は、前記第１絶縁膜３７をパタニング
して、第１絶縁膜パターン３７′を形成する段階を示し
ている。
して、第１絶縁膜パターン３７′を形成する段階を示し
ている。
【００３９】図４に示すようにして第１絶縁膜３７を形
成してから、その第１絶縁膜３７上にフォトレジストを
塗布して、フォトレジスト層（図示せず）を形成する。
成してから、その第１絶縁膜３７上にフォトレジストを
塗布して、フォトレジスト層（図示せず）を形成する。
【００４０】次に、マイクロチップを形成する部分を選
択的に露光してから前記露光されたフォトレジスト層を
現像して、マイクロチップを形成する部分にドット状の
フォトレジストパターン（図示せず）を形成する。
択的に露光してから前記露光されたフォトレジスト層を
現像して、マイクロチップを形成する部分にドット状の
フォトレジストパターン（図示せず）を形成する。
【００４１】次いで、前記ドット状のフォトレジストパ
ターンをエッチングマスクとして使用し、前記第１絶縁
膜３７及びパッド酸化膜３３を半導体基板３１の表面が
露出されるまで異方性蝕刻すれば、大きさが約２μm の
ドット状の第１絶縁膜パターン３７′が形成される。こ
こで、第１絶縁膜パターン３７′の下にパッド酸化膜パ
ターン３３′が形成される。
ターンをエッチングマスクとして使用し、前記第１絶縁
膜３７及びパッド酸化膜３３を半導体基板３１の表面が
露出されるまで異方性蝕刻すれば、大きさが約２μm の
ドット状の第１絶縁膜パターン３７′が形成される。こ
こで、第１絶縁膜パターン３７′の下にパッド酸化膜パ
ターン３３′が形成される。
【００４２】次に、残留するフォトレジストパターンを
ストリップして除去する。
ストリップして除去する。
【００４３】図６は、前記第１絶縁膜パターン３７′の
下部にアンダカッティング部を形成して、第２導電型不
純物領域３９を形成する段階を示している。
下部にアンダカッティング部を形成して、第２導電型不
純物領域３９を形成する段階を示している。
【００４４】より具体的には、図５に示すようにして第
１絶縁膜パターン３７′を形成してから、前記第１絶縁
膜パターン３７′を蝕刻マスクとして使用し、前記半導
体基板３１の表面部分を等方性蝕刻すれば、半導体基板
３１の蝕刻深さと同じ速度で前記ドット状の第１絶縁膜
パターン３７′の下部シリコンがアンダカッティングさ
れ、図に示すように前記第１絶縁膜パターン３７′の下
にアンダカッティング部と、ピラミッドあるいは円錐状
のシリコンチップ部が形成される。
１絶縁膜パターン３７′を形成してから、前記第１絶縁
膜パターン３７′を蝕刻マスクとして使用し、前記半導
体基板３１の表面部分を等方性蝕刻すれば、半導体基板
３１の蝕刻深さと同じ速度で前記ドット状の第１絶縁膜
パターン３７′の下部シリコンがアンダカッティングさ
れ、図に示すように前記第１絶縁膜パターン３７′の下
にアンダカッティング部と、ピラミッドあるいは円錐状
のシリコンチップ部が形成される。
【００４５】蝕刻される半導体基板３１の深さは、約
0.8μm 以上、１μm であることが望ましい。ここで、
参照番号３５′は等方性蝕刻後のｐ+ 不純物領域を示し
ている。
0.8μm 以上、１μm であることが望ましい。ここで、
参照番号３５′は等方性蝕刻後のｐ+ 不純物領域を示し
ている。
【００４６】次に、前記第１絶縁膜パターン３７´をイ
オン注入マスクとして使用し、半導体基板３１の全面に
燐イオンのようなｎ+ イオンを注入して、チップ部形成
部分付近の半導体基板３１の表面部分に、そして前記ｐ
+ 不純物領域３５上にｎ+ 不純物領域３９を形成する。
オン注入マスクとして使用し、半導体基板３１の全面に
燐イオンのようなｎ+ イオンを注入して、チップ部形成
部分付近の半導体基板３１の表面部分に、そして前記ｐ
+ 不純物領域３５上にｎ+ 不純物領域３９を形成する。
【００４７】図７は、半導体基板３１の全面を熱酸化さ
せ、酸化膜４１とチップ部４２を形成する段階を示して
いる。
せ、酸化膜４１とチップ部４２を形成する段階を示して
いる。
【００４８】前記ｎ+ 不純物領域３９を形成した後、半
導体基板の全表面を熱酸化させマイクロチップのアンダ
カッティング部を含んだ半導体基板３１の全面に、厚さ
０．２μm 〜０．３μm の酸化膜４１を形成すると同時
に、前記シリコンチップ部を先針化して、先針化された
チップ部４２を形成する。
導体基板の全表面を熱酸化させマイクロチップのアンダ
カッティング部を含んだ半導体基板３１の全面に、厚さ
０．２μm 〜０．３μm の酸化膜４１を形成すると同時
に、前記シリコンチップ部を先針化して、先針化された
チップ部４２を形成する。
【００４９】図８は、第２絶縁膜４３及び導電層４５を
形成する段階を示している。
形成する段階を示している。
【００５０】この段階は、図７の段階後、結果物の全面
に、ＣＶＤ法、スパッタリング方法や他の方法により酸
化シリコンのような絶縁物質を蒸着して、前記半導体基
板３１及び前記第１絶縁膜パターン３７′上に厚さ１μ
m 〜２μm の第２絶縁膜４３を形成し、続いて前記第２
絶縁膜４３上に金Ａｕ，モリブデンＭｏ，アルミニウム
Ａｌ，タングステンＷ等の金属、不純物がドーピングさ
れたポリシリコン等の半導体物質の導電性物質を蒸着
し、厚さ０．２μm 〜１．５μm の導電層４５を形成す
る。
に、ＣＶＤ法、スパッタリング方法や他の方法により酸
化シリコンのような絶縁物質を蒸着して、前記半導体基
板３１及び前記第１絶縁膜パターン３７′上に厚さ１μ
m 〜２μm の第２絶縁膜４３を形成し、続いて前記第２
絶縁膜４３上に金Ａｕ，モリブデンＭｏ，アルミニウム
Ａｌ，タングステンＷ等の金属、不純物がドーピングさ
れたポリシリコン等の半導体物質の導電性物質を蒸着
し、厚さ０．２μm 〜１．５μm の導電層４５を形成す
る。
【００５１】図９は、マイクロチップのチップ部４２を
露出させて、チップ部４２に浅い接合領域４７を形成す
るための不純物を注入する段階を示している。
露出させて、チップ部４２に浅い接合領域４７を形成す
るための不純物を注入する段階を示している。
【００５２】この段階は、図８で得られた結果物に酸化
物のエッチング液を使用してリフトオフ段階を遂行し、
マイクロチップのチップ部４２の表面部分に形成された
酸化膜４１の一部を選択的に取り除いている。
物のエッチング液を使用してリフトオフ段階を遂行し、
マイクロチップのチップ部４２の表面部分に形成された
酸化膜４１の一部を選択的に取り除いている。
【００５３】その際、チップ部４２上に形成されている
パッド酸化膜パターン３３′や、第１絶縁膜パターン３
７′、第１絶縁膜パターン３７′上に形成された第２絶
縁膜４３及び導電層４５で構成された構造物が取り除か
れ、チップ部４２自体が露出するようになる。ここで、
酸化膜４１は、チップ部４２を露出させる開口部を具備
するようになる。
パッド酸化膜パターン３３′や、第１絶縁膜パターン３
７′、第１絶縁膜パターン３７′上に形成された第２絶
縁膜４３及び導電層４５で構成された構造物が取り除か
れ、チップ部４２自体が露出するようになる。ここで、
酸化膜４１は、チップ部４２を露出させる開口部を具備
するようになる。
【００５４】次に、マイクロチップの表面部分にＡｓの
ような不純物を２０ｋｅＶのイオンエネルギーで１×１
０14／cm2 の面密度で注入し、チップ部４２の表面部分
に深さ０．１μm 以下の浅い接合領域４７を形成する。
ような不純物を２０ｋｅＶのイオンエネルギーで１×１
０14／cm2 の面密度で注入し、チップ部４２の表面部分
に深さ０．１μm 以下の浅い接合領域４７を形成する。
【００５５】図１０は、図９に示すようにして形成され
た浅い接合領域４７が形成されたチップ部４２を有す
る、完成されたマイクロチップおよびＦＥＡの断面を示
している。
た浅い接合領域４７が形成されたチップ部４２を有す
る、完成されたマイクロチップおよびＦＥＡの断面を示
している。
【００５６】この図は、図１に示したものと同一であ
る。
る。
【００５７】本発明によるＦＥＡは、前記マイクロチッ
プと、電極として用いられる導電層４５とをマトリック
ス状で配列して製造される。
プと、電極として用いられる導電層４５とをマトリック
ス状で配列して製造される。
【００５８】このような方法で、当業者は、ＦＥＡを製
造することができる。
造することができる。
【００５９】なお、本発明は、前記実施例に限定される
ものでなく本発明の思想を逸脱しない範囲で種々の改変
をなし得ることは無論である。
ものでなく本発明の思想を逸脱しない範囲で種々の改変
をなし得ることは無論である。
【００６０】
【発明の効果】以上説明したように、本発明に係るマイ
クロチップおよび電界放出アレー（ＦＥＡ）には、チッ
プ部自体がｐ−ｎ接合を有する、即ちチップ部はｐ+ 不
純物がドーピングされており、その表面部分にｎ+ 不純
物で浅い接合領域が形成されるため、トンネリング効果
を利用して電子を放出させために必要な電圧を低下させ
ることができる。
クロチップおよび電界放出アレー（ＦＥＡ）には、チッ
プ部自体がｐ−ｎ接合を有する、即ちチップ部はｐ+ 不
純物がドーピングされており、その表面部分にｎ+ 不純
物で浅い接合領域が形成されるため、トンネリング効果
を利用して電子を放出させために必要な電圧を低下させ
ることができる。
【００６１】また、電極として用いられる導電層と、誘
電膜層とがチップ部の周囲にリフトオフ法を利用して自
己整合的に形成され、前記浅い接合領域は、予め形成さ
れた電極用の導電層とその下部に存する絶縁膜とを利用
してのイオン注入によって形成されるので、マイクロチ
ップを有する電界放出アレーを容易かつ簡単に製造する
ことができる。
電膜層とがチップ部の周囲にリフトオフ法を利用して自
己整合的に形成され、前記浅い接合領域は、予め形成さ
れた電極用の導電層とその下部に存する絶縁膜とを利用
してのイオン注入によって形成されるので、マイクロチ
ップを有する電界放出アレーを容易かつ簡単に製造する
ことができる。
【図１】本発明のＦＥＡに形成されるマイクロチップの
構造を例示するための断面図。
構造を例示するための断面図。
【図２】パッド酸化膜の形成段階を示す断面図。
【図３】第１導電型のｐ+ 型不純物のドーピング段階を
示す断面図。
示す断面図。
【図４】第１絶縁膜の形成段階を示す断面図。
【図５】第１絶縁膜をパタニングして、第１絶縁膜パタ
ーンを形成する段階を示す断面図。
ーンを形成する段階を示す断面図。
【図６】第１絶縁膜パターンの下部にアンダカッティン
グ部を形成し、第２導電型不純物領域を形成する段階を
示す断面図。
グ部を形成し、第２導電型不純物領域を形成する段階を
示す断面図。
【図７】半導体基板の全面を熱酸化させ、酸化膜とマイ
クロチップを形成する段階を示す断面図。
クロチップを形成する段階を示す断面図。
【図８】第２絶縁膜及び導電層を形成する段階を示す断
面図。
面図。
【図９】マイクロチップ部分を露出させて浅い接合領域
を形成するために不純物を注入する段階を示す断面図。
を形成するために不純物を注入する段階を示す断面図。
【図１０】浅い接合領域が形成されたチップ部を有す
る、完成されたマイクロチップおよびＦＥＡの断面を示
す断面図。
る、完成されたマイクロチップおよびＦＥＡの断面を示
す断面図。
【図１１】従来のＦＥＡの断面を示す断面図。
３１ 第１導電型半導体基板 ３５ 第１導電型の不純物領域（第１不純物領域） ３９ 第２導電型の不純物領域（第２不純物領域） ４１ 酸化膜 ４２ チップ部 ４３ 絶縁膜 ４５ 導電層 ４７ 第２導電型の浅い接合領域
Claims (15)
- 【請求項１】上部にチップ部を有する第１導電型半導体
基板と、 前記半導体基板の上部に形成されており、第１導電型の
不純物が注入された高濃度の第１不純物領域と、 前記チップ部周囲の半導体基板の表面部分及び前記第１
不純物領域上に形成された第２導電型の不純物が注入さ
れた第２不純物領域と、 前記チップ部の表面部分に形成された第２導電型の浅い
接合領域と、 を有することを特徴とするマイクロチップ。 - 【請求項２】前記浅い接合領域は、 0.1μm 以下の深さ
を有することを特徴とする請求項１項記載のマイクロチ
ップ。 - 【請求項３】前記第２不純物領域は、燐でドープされて
おり、前記浅い接合領域は、Ａｓでドーピングされてい
ることを特徴とする請求項１項記載のマイクロチップ。 - 【請求項４】上部にチップ部を有する第１導電型半導体
基板と、 前記半導体基板の上部に形成された第１導電型の不純物
が注入された高濃度の第１不純物領域と、 前記チップ部周囲の半導体基板の表面部分及び前記第１
不純物領域上に形成された第２導電型の不純物が注入さ
れた第２不純物領域と、 前記チップ部の表面付近に形成された第２導電型の浅い
接合領域と、 前記チップ部を露出させるピンホールが設けられ、前記
半導体基板上に形成された絶縁膜と、 前記絶縁膜上に形成され前記絶縁膜のピンホールと一致
した開口部を有する導電層と、 を有することを特徴とする電界放出アレー。 - 【請求項５】前記絶縁膜と前記半導体基板の間に、前記
絶縁膜のピンホールに対応する開口部が設けられた酸化
膜を、さらに有することを特徴とする請求項４項記載の
電界放出アレー。 - 【請求項６】前記絶縁膜は、酸化シリコンで構成された
ことを特徴とする請求項４項記載の電界放出アレー。 - 【請求項７】前記導電層は、Ａｕ，Ｍｏ，Ａｌ及びＷよ
り構成された群から選択された金属で構成されているこ
とを特徴とする請求項４項記載の電界放出アレー。 - 【請求項８】前記導電層は不純物のドーピングされたポ
リシリコンで構成されたことを特徴とする請求項４項記
載の電界放出アレー。 - 【請求項９】第１導電型の半導体基板上にチップ部を形
成するための絶縁膜パターンを形成する段階と、 前記絶縁膜パターンをマスクとして利用して半導体基板
の上部を等方性蝕刻し、前記絶縁膜パターンの下部にア
ンダカッティング部を形成する段階と、 前記絶縁膜パターンをマスクとして使用して半導体基板
の全面に不純物を注入し、前記半導体基板の上部に高濃
度の第２導電型の不純物領域を形成する段階と、 前記アンダカッティング部を含んだ半導体基板の全面を
酸化させ、半導体基板の全表面に酸化膜と半導体基板上
に突出したチップ部とを形成する段階と、 前記チップ部の表面上に形成された酸化膜を選択的に取
り除き、前記酸化膜に前記チップ部を露出させる開口部
を形成する段階と、 前記チップ部の表面部分に浅い接合領域を形成する段階
と、 を有することを特徴とするマイクロチップの製造方法。 - 【請求項１０】前記絶縁膜パターンを形成する段階は、 前記半導体基板の表面部分を熱酸化して前記半導体基板
上にパッド酸化膜を形成する段階と、 前記パッド酸化膜上に第１絶縁膜を形成する段階と、 前記第１絶縁膜および前記パッド酸化膜をパタニングし
て前記第１絶縁膜パターン及びパッド酸化膜パターンを
形成する段階と、 を有することを特徴とする請求項９項記載のマイクロチ
ップの製造方法。 - 【請求項１１】前記酸化膜を取り除き、開口部を形成す
る段階は、 前記酸化膜上に絶縁物質と導電性物質とを順次蒸着し
て、前記チップ部上に形成された前記酸化膜の一部を露
出させる開口部を有する第２絶縁層と導電層を形成する
段階と、 前記導電層をマスクとして使用して前記チップ部上に形
成された酸化膜の一部を取り除く段階と、 を有することを特徴とする請求項９項記載のマイクロチ
ップの製造方法。 - 【請求項１２】前記浅い接合領域は、 0.1μm 以下の深
さを有することを特徴とする請求項９項記載のマイクロ
チップの製造方法。 - 【請求項１３】第１導電型の半導体基板上にチップ部を
形成するための第１絶縁膜パターンを形成する段階と、 前記第１絶縁膜パターンをマスクとして利用して半導体
基板の上部を等方性蝕刻し、前記第１絶縁膜パターンの
下部にアンダカッティング部を形成する段階と、 前記第１絶縁膜パターンをマスクとして使用して半導体
基板の全面に不純物を注入し、前記半導体基板の上部に
高濃度の第２導電型の不純物領域を形成する段階と、 前記アンダカッティング部を含んだ半導体基板の全面を
酸化させて半導体基板の全表面に酸化膜と突出したチッ
プ部とを形成する段階と、 前記チップ部周囲の半導体基板の全面及び前記第１絶縁
膜パターン上に第２絶縁膜と導電層とを積層する段階
と、 前記チップ部の表面部分に形成された酸化膜の一部、前
記第１絶縁膜パターン、前記第１絶縁膜パターン上に形
成された第２絶縁膜及び導電層の一部を除去してチップ
部を露出させる段階と、 前記露出されたチップ部の表面部分に浅い接合領域を形
成する段階と、 を有することを特徴とする電界放出アレーの製造方法。 - 【請求項１４】前記導電層は、Ａｕ，Ｍｏ，Ａｌ及びＷ
より構成された群から選択された金属で構成されている
ことを特徴とする請求項１３項記載の電界放出アレーの
製造方法。 - 【請求項１５】前記導電層は、不純物のドーピングされ
たポリシリコンで構成されたことを特徴とする請求項１
３項記載の電界放出アレーの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014188A KR0176423B1 (ko) | 1993-07-26 | 1993-07-26 | 전계 방출 어레이 및 그의 제조 방법 |
| KR1993-14188 | 1993-07-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0757620A true JPH0757620A (ja) | 1995-03-03 |
| JP2896308B2 JP2896308B2 (ja) | 1999-05-31 |
Family
ID=19360033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16191994A Expired - Fee Related JP2896308B2 (ja) | 1993-07-26 | 1994-07-14 | 電界放出アレー及びその製造方法、及びマイクロチップの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5420054A (ja) |
| JP (1) | JP2896308B2 (ja) |
| KR (1) | KR0176423B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005031781A1 (ja) * | 2003-09-30 | 2005-04-07 | Sumitomo Electric Industries, Ltd. | ダイヤモンド電子放出素子の製造方法ならびに電子放出素子 |
| JP2019212567A (ja) * | 2018-06-07 | 2019-12-12 | 国立研究開発法人産業技術総合研究所 | 電子放出素子とその製造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950008758B1 (ko) * | 1992-12-11 | 1995-08-04 | 삼성전관주식회사 | 실리콘 전계방출 소자 및 그의 제조방법 |
| US5461009A (en) * | 1993-12-08 | 1995-10-24 | Industrial Technology Research Institute | Method of fabricating high uniformity field emission display |
| US5646702A (en) * | 1994-10-31 | 1997-07-08 | Honeywell Inc. | Field emitter liquid crystal display |
| KR100366694B1 (ko) * | 1995-03-28 | 2003-03-12 | 삼성에스디아이 주식회사 | 다중팁전계방출소자의그제조방법 |
| KR100239688B1 (ko) * | 1995-11-20 | 2000-01-15 | 김영환 | 필드 에미션 디스플레이(fed)의 마이크로팁 제조방법 |
| US5641706A (en) * | 1996-01-18 | 1997-06-24 | Micron Display Technology, Inc. | Method for formation of a self-aligned N-well for isolated field emission devices |
| JP3512933B2 (ja) * | 1996-01-25 | 2004-03-31 | 株式会社東芝 | 電界放出型冷陰極装置及びその製造方法 |
| US6130106A (en) * | 1996-11-14 | 2000-10-10 | Micron Technology, Inc. | Method for limiting emission current in field emission devices |
| KR100250458B1 (ko) * | 1997-11-06 | 2000-04-01 | 정선종 | 전계 방출 소자의 캐소드 팁 제조 방법 |
| US7105997B1 (en) * | 1999-08-31 | 2006-09-12 | Micron Technology, Inc. | Field emitter devices with emitters having implanted layer |
| DE102015100441A1 (de) * | 2015-01-13 | 2016-07-14 | Airbus Defence and Space GmbH | Struktur oder Bauteil für Hochtemperaturanwendungen sowie Verfahren und Vorrichtung zur Herstellung derselben |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180040A (ja) * | 1984-02-01 | 1985-09-13 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 電子ビーム発生用半導体装置 |
| JPH0494033A (ja) * | 1990-08-08 | 1992-03-26 | Fujitsu Ltd | 微小冷陰極の製造方法 |
| JPH04274124A (ja) * | 1991-03-01 | 1992-09-30 | Clarion Co Ltd | 微小真空素子 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3970887A (en) * | 1974-06-19 | 1976-07-20 | Micro-Bit Corporation | Micro-structure field emission electron source |
| US4513308A (en) * | 1982-09-23 | 1985-04-23 | The United States Of America As Represented By The Secretary Of The Navy | p-n Junction controlled field emitter array cathode |
| US5266530A (en) * | 1991-11-08 | 1993-11-30 | Bell Communications Research, Inc. | Self-aligned gated electron field emitter |
| US5358908A (en) * | 1992-02-14 | 1994-10-25 | Micron Technology, Inc. | Method of creating sharp points and other features on the surface of a semiconductor substrate |
-
1993
- 1993-07-26 KR KR1019930014188A patent/KR0176423B1/ko not_active IP Right Cessation
-
1994
- 1994-07-14 JP JP16191994A patent/JP2896308B2/ja not_active Expired - Fee Related
- 1994-07-18 US US08/276,468 patent/US5420054A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180040A (ja) * | 1984-02-01 | 1985-09-13 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 電子ビーム発生用半導体装置 |
| JPH0494033A (ja) * | 1990-08-08 | 1992-03-26 | Fujitsu Ltd | 微小冷陰極の製造方法 |
| JPH04274124A (ja) * | 1991-03-01 | 1992-09-30 | Clarion Co Ltd | 微小真空素子 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005031781A1 (ja) * | 2003-09-30 | 2005-04-07 | Sumitomo Electric Industries, Ltd. | ダイヤモンド電子放出素子の製造方法ならびに電子放出素子 |
| JPWO2005031781A1 (ja) * | 2003-09-30 | 2006-12-07 | 住友電気工業株式会社 | ダイヤモンド電子放出素子の製造方法ならびに電子放出素子 |
| US7323812B2 (en) | 2003-09-30 | 2008-01-29 | Sumitomo Electric Industries, Ltd. | Process for producing diamond electron emission element and electron emission element |
| JP2019212567A (ja) * | 2018-06-07 | 2019-12-12 | 国立研究開発法人産業技術総合研究所 | 電子放出素子とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| KR950005109A (ko) | 1995-02-18 |
| KR0176423B1 (ko) | 1999-05-15 |
| US5420054A (en) | 1995-05-30 |
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