KR0176322B1 - 전계방출표시소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 전계방출표시소자(field emission display:FED) 및 그 제조 방법에 관한 것으로, 반도체 기판 내에 오목한 홈을 형성하고, 상기 홈 밑면에 에미터를 형성한 뒤, 발광층이 형성되어 있는 유리기판과 접합시켜 소자제조를 완료하므로써, 별도의 스페이서(spacer) 없이도 소자의 양극-음극간 거리 및 픽셀(pixel)의 면적이나 피치(pitch)등을 서브-마이크론(sub-micron) 수준의 정밀도를 가지도록 조절할 수 있고, 또한 픽셀이 물리적으로 격리되어서 전기-광학적인 크로스-토크(cross-talking) 현상을 방지할 수 있으며, 두 기판이 접합에 의해 연결되므로 실장이 간단할 뿐만 아니라 물리적인 내구성이 강한 장점을 가진다.

Description

전계방출표시소자 및 그 제조방법

제1(a)도 및 제1(b)도는 종래 기술에 따른 전계방출표시소자의 단면을 도시한 것으로,

제1(a)도는 3극관형 전계방출표시소자의 구조를 도시한 단면도.

제1(b)도는 다이오도형 전계방출표시소자의 구조를 도시한 단면도.

제2(a)도 및 제2(b)도는 본 발명에 따른 전계방출표시소자의 단면도를 도시한 것으로, 제2(a)도는 팁 어레이 에미터를 이용한 다이오드형 전계방출 표시소자의 구조를 도시한 단면도.

제2(b)도는 박막 혹은 후막 에미터를 이용한 다이오드형 전개방출 표시소자의 구조를 도시한 단면도.

제3(a)도 및 제3(b)도는 본 발명의 제1 실시예에 따른 스프라이프 형태의 홈을 이용한 다이오드형 전계방출 표시소자 구조를 나타낸 평면도를 도시한 것으로, 제3(a)도는 전계방출소자가 형성된 반도체 기관 구조를 도시한 평면도.

제3(b)도는 발광층이 형성된 유리기판 구조를 도시한 평면도.

제4(a)도 및 제4(b)도는 본 발명의 제2 실시예에 따른 공동 형태의 홈을 이용한 다이오드형 전계방출표시소자 구조를 나타낸 평면도를 도시한 것으로, 제4(a)도는 전계방출소자가 형성된 반도체 기판 구조를 도시한 평면도.

제4(b)도는 발광층이 형성된 유리기판 구조를 도시한 평면도.

* 도면의 주요부분에 대한 부호의 설명

100 : 반도체기판 11 : 절연막

120, 122 : 스트립 및 공동 모양의 홈

130, 132 : 팁 어래이 및 박막(후막) 에미터

140 : n형 우물 150 : 유리기판

160 : 투명전극 170 : 발광층

본 발명은 전계방출표시소자(field emission display:이하 , FED라 한다) 및 그 제조방법에 관한 것으로, 특히 제조공정 및 전기-광학적 특성을 개선하여 소자의 경제성 및 신뢰성을 향상시킨 FED 및 그 제조방법에 관한 것이다.

일반적으로 사용되어 오던 종래의 FED 구조는 제1(a)도에 도시된 바와 같이 크게 음극-게이트-양극으로 구성된 3극 진공관(triode)으로 이루어진다.

즉, 유리기판이나 반도체기판(1)상에 음극(2)이 형성되고, 상기 음극(2) 상에 상부에 게이트 적극(4)이 형성된 절연막(3) 및 뾰족한 형상의 반도체(금속) 팁(5)이 연속교번하도록 형성되며, 이와 대응되는 위치의 유리기판(6) 내측에는 광이 투과할 수 있는 투명전극(7) 및 발광층(8)이 형성되고, 상기 기판(1), (6) 사이에는 두 기판을 일정한 간격으로 격리시키는 역할을 담당하는 스페이서(spacer)(9)가 삽입되어 있다.

따라서, 상기 소자의 음극에 대해 절연막(3)을 사이에 두고 상대적으로 높은 정전압을 게이트 전극(gate electrode)(4)에 인가하게 되면, 금속이나 반도체 팁(5)의 뾰족한 끝 부분으로부터 전자가 방출하게 되고, 이 때 방출된 상기 전자들은 보다 강한 정전압이 걸려있는 투명한 유리기판(6)과 투명전극(7) 및 방출된 전자들과 충격 여기(impact excitation) 등의 과정을 거쳐 광을 발생시키는 발광층(8)으로 이루어진 양극부분으로 접속하게 되는 것이다.

반면, 최근에는 이를 보다 발전시킨 형태로써 다이아몬드 박막 등과 같이 낮은 일함수(work function)를 갖는 물질들을 에미터로 사용한 2극관, 즉 다이오드(diode) 구조를 갖는 FED(diode FED:DFED)가 제안된 바 있다.

상기 다이오드형 FED는 제1(b)도에 도시된 바와 같은 구조를 갖는데, 팁 어래이 대신 박막(thin film) 혹은 후막(thick film) 형태의 에미터부(10)부가 음극(2) 위에 형성되어 있으며, 게이트 전극은 없고 단지 음극(2)과 양극(7), 그리고 양극(7) 위에 형성된 발관층(8)으로만 이루어져 있다.

상기 다이오드형 FED는 3극관형 FED에 비해 구조 및 제조공정이 간단할 뿐 아니라 생산원가가 저렴하고, 소비 전력이 낮으며 대형화가 비교적 용이하다는 장점들을 잠재적으로 지니고 있지만, 아직까지 그 연구경험이 축적되지 않은 상태라 소자의 제조과정 및 성능면에서 향후 해결해야 할 문제점들이 적지 않게 내포되어 있는 상태이다.

이상과 같은 소자들은 두 경우 모두 소자 패키징(packaging)시 밀봉재를 이용한 진공실장(vaccuum sealing)을 실시하므로, 상기 소자 동작시 발생되는 입자간의 충돌(collision)이나 이에 따른 이온화(ionization) 현상, 진공항복(vacuum breakdown ), 그리고 팁의 물리. 화학적인 입자흡착 침 배-이온 밤버드먼트(back-ion bombard ment) 등을 방지하기 위하여 소자의 양극. 음극간에 존재하는 공간이 극고진공(ultra high vacuum:UHV)이 유지되도록 해주어야 한다.

그러나, 이를 위해서는 스페이서로 사용되는 재료의 선택과 두 기판의 밀봉기술, 그리고 고 진공 유지기술 등이 모두 적절하게 개발되어야 하는 어려움이 뒤따른다.

이에 본 발명은 상기와 같은 문제점을 감안하여 이루어진 것으로, 별도의 스페이서 없이 진공내에서 두 기판 간의 접합에 의해 소자의 패키지화가 이루어지도록 설계하므로써, 진공실장이 간단하면서도 픽셀들 간의 전기. 광학적인 특성을 개선할 수 있는 FED 및 그 제조 방법을 제공함에 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 제1 및 제2 실시예에 따른 FED는 임의의 깊이를 갖는 홈이 형성된 반도체기판과; 상기 홈 밑면의 반도체기판에 형성된 n형 우물과; 상기 n형 우물 상에 형성된 에미터와; 홈이 형성되지 않은 상기 반도체기판 상에 형성된 절연막과; 상기 절연막 위에 접합된 투명전극과; 상기 에미터 상측부에 배열되도록 투명전극 내측에 형성된 발광층 및; 상기 투명전극 상에 형성된 유리기판으로 이루어짐을 특징으로 한다.

한편, 상기와 같은 목적을 달성하기 위한 본 발명의 제1 및 제2 실시예에 따른 FED 제조방법은 반도체기판 상에 절연막을 증착하고 선택 식각하는 공정과; 상기 절연막 패턴을 마스크로 기판을 소정 깊이 식각하여 상기 기판 일부가 드러나도록 홈을 형성하는 공정과; 상기 홈 밑면에 n형 우물을 형성하는 공정과; 상기 n형 우물에 에미터를 형성서하는 공정 및; 투명전극과 발광층이 형성된 유리기판을 상기 반도체 기판과 접합시키는 공정을 구비하여 이루어짐을 특징으로 한다.

상기와 같이 소자 제조를 완료한 결과, 별도의 스페이서 없이도 두 기판을 접합에 의해 연결할 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

제2(a)도 및 (b)도는 본 발명에 따른 FED 단면도를 도시한 것으로, 제2(a)도는 팁 어레이 에미터를 이용한 다이오드형 FED 구조를 도시한 단면도를, 제2(b)도는 박막 혹은 후막 에미터를 이용한 다이오드형 FED 구조를 도시한 단면도를 나타낸다.

본 발병에 의한 FED의 기본 구조는, 상기 도면에서 알수 있듯이 실리콘 산화막 패턴(110)을 마스크로 결정 의존성 식각(orientation dependant etching)되어, 임의의 깊이를 같는 홈(120), (122)이 형성된 음극기판인 형 실리콘기판(100)이 형성되어 있고, 상기 홈 밑면에는 이온주입 또는 확산에 의한 n형 우물(n-well)(140)이 형성되어 있다.

상기 n형 우물 상에는 전자 방출원인 에미터(130), (132)가 놓여 있으며, 이 때 상기 에미터는 제2(a)도에서 제시된 금속이나 반도체로 이루어진 팁 어래이(130) 형상의 에미터나, 제2(b)도에서 제시된 다이아몬드 막을 비롯한 사용 가능한 모든 박막 및 후막(132) 형상의 에미터 중 선택된 어느 하나로 형성된다.

이와 같이 임의의 깊이를 갖는 홈 내의 n형 우물(14) 상에 에미터가 위치하도록 한 것은 팁 어래이를 비롯한 박막 또는 후막 형태의 에미터가 어드레싱(addressing)이 가능하도록 하기 위함이며, 이 때 상기 기판(100)은 제3(a)도에 도시된 바와 같이 스트라이프 모양의 홈(120)을 갖도록 패터닝(patterning)할 수도 있고, 제4(a)도에 도시된 바와 같이 공동 모양의 홈(122)을 갖도록 패터닝할 수도 있다.

홈 한 개를 하나의 픽셀로 정의할 경우, 그 픽셀의 a-a'을 절단한 수직단면도는 상기 홈내에 형성될 에미터 형상을 제외하고는 양자모두 제2도에 도시된 바와 같은 기판 형상을 가지게 되므로, 기판 자체의 식각 공정에 대한 자세한 설명은 이후 공정 설명시 언급하기로 한다.

양극기판으로서, P형 실리콘기판과 대응대는 위치의 유리기판(150)에는 제3(b)도 및 제4(b)도에 도시된 바와 같이 그 내측에 ITO 재질의 투명전극(160)과 발광층(170)이 형성되어 있다.

이와 같은 양극기판(유리기판)(150)은 정전 열 접합이나 저온 유점 유리물질을 이용한 접합, 저온 기판 접합 및, 폴리머(polymer)접합 등의 방법에 의해 음극기판인 실리콘기판(100)에 접합되어 있으며, 이 때의 접합은 상기 투명전극(160)과 실리콘 산화막(110)이 맞닿음으로써 이루어진다.

즉, 별도의 스페이서 삽입 공정 없이 진공 내에서 두 기판 간의 접합에 의해 소자의 패키징(packaging)이 이루어질 뿐 아니라 n형 우물(140)을 X-어드레스 라인(X-addressing line)으로, 투명전극(160)을 Y-어드레스 라인(Y-addressing line)으로 정의할 수 있어 X-Y 어드레싱이 가능하게 된다.

따라서 기판 내에 형성된 홈의 깊이에 따라 전자 방출면인 에미터(130), (132)와 발광층(170) 표면 간의 거리를 용이하게 조절할 수 있게 되며, 그 최대 거리는 기판의 두께에 해당하는 약 1000㎛에 까지 이른다. 이때, 조절할 수 있는 정도는 일반적인 결정 의존성 식각용액의 (100) 실리콘에 대한 식각률이 1.0㎛/분 정도임을 고려할 때, △t=0.1㎛ 정도의 정밀도로 음극-양극 간의 거리조절이 가능하다.

홈 깊이와 마찬가지로, 소자 완성시 단위 발광 면적에 해당하는 홈의 면적 및 홈간의 간격도 기존 사진식가(lithography) 기술이 허용되는 범위내에서 서브-마으크론 수준으로 정밀도를 조절할 수 있으며, 또한 표시소자에 있어서 홈 한 개를 하나의 픽셀(pixel)로 정의할 경우, 픽셀과 픽셀 사이가 물리적으로 절연되어 있어 픽셀들간의 전기, 광학적인 크로스-토킨(cross-talking) 현상을 보다 완벽하게 방지할 수 있다.

다음으로, 상기와 같은 특징을 가지는 본 발명에 따른 FED 구조를 구현하는 방법을 제1 및 제2실시예를 통하여 살펴보면 다음과 같다.

제1실시예로서, 제3(a)도 및 제3(b)도에 도시된 스트라이프 형태의 홈을 이용한 다이오드형 FED 제조공정부터 설명한다.

먼저, (100) 면지수를 갖는 단결정 실리콘 기판(100) 표면에 식각마스크로서 300nm두께의 열산화막(110)을 성장시칸 뒤, 사진식각공정(photolithography)을 이용하여 상기 기판의 (110) 기준면에 대해 수직방향으로 스트라이프 모양을 가지도록 상기 산화막을 제거하여 산화막 창(oxide window)을 형성한다.

그 다음, 결정의존성 식각용액인 EPW(Ethylene diamine-Pyrocatechol -Water)용액이나 KOH 수용액, 혹은 하이드라진(hydrazine) 수용액 등을 이용하여 산화막이 제거된 부분의 실리콘을 5㎛의 깊이 만큼 제거한다.

이때, 용액의 특성상 측에 해당하는 (111)면의 식각은 거의 일어나지 않고 수직 방향으로의 식각만 활발히 일어나 최종적으로 치수가 정확히 정의된 홈(groove)(120)이 형성된다.

이어서, 식각마스크로 사용된 상기 열산화막(110)을 장벽(barrier)으로 하여 홈(120)의 밑면에 P, As 등의 5가 불순물을 이온주입이나 확산 등의 방법으로 도핑(dopping)하여 n형 우물(140)성한다.

그 후, n형 전도도를 띈 홈의 밑면에 일정한 면적을 갖도록 에미터(130), (132)을 형성한다. 에미터는 전술된 바와 같이 실리콘의 습식식각에 의해 형성되는 실리콘 팁 어래이나 금속 팁어래이 형상(130)으로 형성될 수도 있고, 혹은 다이아몬드 막 등과 같은 특수한 박막 또는 후막(132) 재료로 형성한 뒤 패터닝할 수도 있다.

계속해서, 제3(b)도에 도시된 바와 같이 패터닝된 ITO 투명전극(160)과 발광층(170)이 형성되어 있는 유리기판(150)을, 상기 발광층(170)과 에미터부를 잘 정렬해서 전술된 방법으로 실리콘기판(100)과 접합시킨다.

이때 접합은 UHV 환경하에서 행해지는 데, ITO 투명전극(160)과 식각마스크인 열산화막(110) 표면에서 일어나며, 최종적으로 스트라이프의 양끝을 마무리하여 소자제조를 완료다.

한편, 스트라이프 채널의 양 끝 부분을 마무리하는 번거로움을 피하기 위해서 하기에 제시된 제2 실시예와 같이 공정을 실시할 수도 있다.

제2 실시예는 제4(a)도 및 (b)도에 도시된 공동 형태의 홈을 이용한 다이오드형 FED로서, 그 제조공정은 다음과 같은 점들만 제외확는 나머지는 모두 제1 실시예에 따른다.

단결정 실리콘 기판(100) 표면에 형성된 열산화막(100)을 사진삭각공정(photolithography)을 이용하여 식각할 때, 사각형 패턴으로 실리콘 기판 표면이 서로 소정 간격 이격되어 드러나도록 상기 열산화막을 제거한 후 이를 마스크로 상기 기판을 결정 의존성 식각하여 실리콘기판(100) 내에 홈을 형성하므로써, 그 홈의 형태가 스트라이프 형상이 아닌 서로 분리된 사각형상의 공동모양 형태를 가지도록 한 것이다.

즉, 에미터(130), (132)가 형성되는 실리콘 홈이 공동(cavity) 모양을 띄고 있어, 공동 하나가 픽셀 한 개에 해당한다. 따라서 각각의 픽셀들이 실리콘 구조물들에 의해 격리되므로 방출된 전자들이 옆의 픽셀에 해당하는 발광층을 여기기키거나, 혹은 발광층에서 생성된 광이 인접한 픽셀로 일부 전달되는 등의 전기-광학적 크로스-토크 현상을 완전히 방지할 수 있게 된다.

이 경우에는 두 기판이 접합될 경우, 유리기판에 형성된 투명전극(160)의 폭을 공동 모양의 홈(122) 폭에 비해 넓게 형성하므로써 식각마스크인 열산화막(110)과 투명전극(160)의 표면 간의 고진공 내에서 접합할 경우 공동 내부가 자동적으로 고진공을 유지하게 되어 별도의 실장 공정이 불필요하게 된다.

상술한 바와 같이 본 발명에 의하면, 별도의 스페이서(spacer) 없이도 소자의 양극-음극간 거리 및 픽셀(pixel)의 면적이나 피치(pitch)등을 서브-마이크론(sub-micron) 수준의 정밀도를 가지도록 조절할 수 있고, 또한 픽셀이 물리적으로 격리되어서 전기-광학적인 크로스-토크(cross-talking) 현상을 방지할 수 있으며, 두 기판이 접합에 의해 연결되므로 실장이 간단할 뿐 아니라 물리적인 내구성이 강한 장점을 갖는 고신뢰성의 FED를 구현할 수 있게 된다.

Claims (16)

1. 임의의 깊이를 갖는 홈이 형성된 반도체기판과; 상기 홈 밑면의 반도체기판에 형성된n형 우물과; 상기 n형 우물 상에 형성된 에미터와; 홈이 형성되지 않은 상기 반도체기판 상에 형성된 절연막과; 상기 절연막위에 접합된 투명전극과; 상기 에미터 상측부에 배열되도록 투명전극 내측에 형성된 발광층 및; 상기 투명전극 상에 형성된 유리기판으로 이루어짐을 특징으로 하는 전계방출표시소자.
2. 제1항에 있어서, 상기 반도체기판은(110) 기준면에 대해 수직방향으로 스트라이프 모양의 홈이 현속교번되도록 형성된 특징으로 하는 전계방출표시소자.
3. 제1항에 있어서, 상기 반도체기판은 서로 소정간격 이격되고 사각형상을 가지는 공동 모양의 홈이 연속적으로 형성된 것을 특징으로 하는 전계방출표시소자.
4. 제1항에 있어서, 상기 에미터는 서로 소정간격 이격되도록 배열된 금속 팁 어래이나 실리콘 팁 어래이 중 선택된 어느 하나로 형성된 것을 특징으로 하는 전계방출표시소자.
5. 제1항에 있어서, 상기 에미터는 박막 또는 후막 형상을 가지도록 형성된 것을 특징으로 하는 전계방출표시소자.
6. 제1항 또는 제3항에 있어서, 상기 유리기판 내측에 형성된 투명전극은 반도체기판 내에 형성된 공동 모양의 홈 폭보다 넓은 폭을 가지도록 형성된 것을 특징으로 하는 전계방출표시소자.
7. 반도체기판 상에 절연막을 증착하고 선택 식각하는 공정과; 상기 절연막 패턴을 마스크로 기판을 소정 깊이 삭각하여 상기 기판 일부가 드러나도록 홈을 형성하는 공정과; 상기 홈 밑면에 n형 우물을 형성하는 공정과; 상기 n형 우물에 에미터를 형성하는 공정 및; 투명전극과 발광층이 형성된 유리기판을 상기 반도체기판과 접합시키는 공정을 구비하여 이루어짐을 특징으로 하는 전계방출표시소자 제조방법.
8. 제7항에 있어서, 상기 절연막은 반도체 기판의 (11) 기준면에 대해 수직방향으로 스트라이프 형상을 가지도록 식각하는 것을 특징으로 하는 전계방출표시소자 제조방법.
9. 제7항에 있어서, 상기 절연막은 상기 반도체기판 표면이 서로 분리된 사각형상으로 드러나도록 식각하는 것을 특징으로 하는 전계방출표시소자 제조방법.
10. 제7항 또는 제9항에 있어서, 상기 투명전극은 반도체기판 내에 형성된 공동 모양의 홈 폭보다 넓은 폭을 가지도록 형성하는 것을 특징으로 하는 전계방출표시소자., 제조방법.
11. 제7항에 있어서, 상기 반도체 기판은 절연막 패턴을 마스크로 결정 의존성 식각처리하는 것을 특징으로 하는 전계방출표시소자 제조방법.
12. 제11항에 있어서, 상기 반도체기판은 EPW 용액, KOH 수용액 및, 하이드라진 수용액 중 선택된 어느 하나로 식각하는 것을 특징으로 하는 전계방출표시소자.
13. 제7에 있어서, 상기 n형 우물상기 홈 밑면에 5가 불순물인 인이나 비소등을 이온주입 또는 확산하여 형성하는 것을 특징으로 하는 전계방출표시소자 제조방법.
14. 제7항에 있어서 상기 에미터는 습식식각을 이용하여 실리콘 팁 어래이나 금속팁 어래이 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 전계방출표시소자 제조방법.
15. 제7항에 있어서, 상기 에미터는 박막 혹은 후막 형상을 가지도록 형성하는 것을 특징으로 하는 전계방출 표시소자 제조방법.
16. 제7항에 있어서, 상기 반도체기판과 유리기판의 접합 공정은 정전 열접합, 저온 융점 유리물질을 이용한 접합, 저온기판 접합 및, 폴리머 접합 중 선택된 어느 한 방법으로 실시하는 것을 특징으로 하는 전계방출표시소자 제조방법.