KR100852764B1 - 수평 전계방출 반도체 진공관 및 그 제조방법 - Google Patents

수평 전계방출 반도체 진공관 및 그 제조방법

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KR100852764B1
KR100852764B1 KR1020060117205A KR20060117205A KR100852764B1 KR 100852764 B1 KR100852764 B1 KR 100852764B1 KR 1020060117205 A KR1020060117205 A KR 1020060117205A KR 20060117205 A KR20060117205 A KR 20060117205A KR 100852764 B1 KR100852764 B1 KR 100852764B1
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Abstract

본 발명은 수평 전계방출 반도체 진공관에 관한 것으로서, 기판; 상기 기판 상에 차례로 형성되는 제1절연막, 전도막, 제2절연막 및 제3절연막과, 상기 제1절연막의 일부를 노출시키도록 식각 형성되는 진공부; 상기 전도막의 측면으로부터 상기 진공부의 중심부를 향해 연장 형성된 팁 에미터; 상기 제3절연막 위에 진공부를 덮도록 차례로 면 증착되어 내부를 진공 유지시키는 제4절연막 및 제5절연막; 상기 제5절연막과 전도막 사이를 개구시켜 형성된 접촉창; 및 상기 접촉창을 통해 제5절연막 상면으로부터 전도막까지 전기적으로 연결되는 금속전극을 포함한다.
수평, 전계방출, 반도체, 진공관, 팁 에미터

Description

수평 전계방출 반도체 진공관 및 그 제조방법{Manufacturing method of a semiconductor vacuum tube}
도 1은 종래기술에 따른 수직형 FED의 구조를 나타낸 단면도.
도 2는 종래기술에 따른 수직형 FED의 팁 에미터 구조를 나타낸 사진.
도 3a 내지 도 3e는 종래기술에 따른 FEA의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
도 4는 본 발명의 일실시 예에 따른 수평 전계방출 반도체 진공관의 개략적 구조를 나타내는 단면도.
도 5는 본 발명의 일실시 예에 따른 수평 전계방출 반도체 진공관의 전계방출 4극 조사 구조를 나타낸 사시도.
도 6은 본 발명의 일실시 예에 따른 수평 전계방출 반도체 진공관의 전계방출 4극 조사 구조를 나타낸 SEM 사진.
도 7은 본 발명의 게이트전극을 개방시킨 상태에서 애노드와 캐소드간의 다이오드 특성을 나타낸 실험데이터 그래프.
도 8은 본 발명의 F-N(Fowler-Nordeim) 특성을 나타낸 실험데이터 그래프.
도 9는 본 발명의 게이트 전압을 함수로 애노드와 캐소드간의 전압에 따른 애노드의 전류 변화를 나타낸 실험 데이터 그래프.
도 10은 본 발명의 2차 게이트전극을 20V로 유지 했을 때의 애노드와 캐소드 사이의 I-V특성을 나타낸 실험데이터 그래프.
도 11a 내지 도 11j는 본 발명에 따른 수평 전계방출 반도체 진공관의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
<도면중 주요부분에 대한 부호의 설명>
100: 기판(100) 110: 제1절연막
120: 전도막 130: 제2절연막
140: 제3절연막 150: 진공부
161: 제4절연막 163: 제5절연막
170: 접속창 180: 금속전극
181: 캐소드전극 182: 1차 게이트전극
183: 2차 게이트전극 184: 애노드전극
본 발명은 반도체 진공관에 관한 것으로서, 보다 상세하게는 로코스(LOCOS)공정을 이용한 마이크로 머시닝(micromachining) 기법을 이용하여 팁 에미터를 날 카롭게 형성하고, 각 전극 삽입이 용이하며, 소자특성 테스트를 별도의 진공챔버 구비없이 가능하도록 하는 수평 전계방출 반도체 진공관 및 그 제조방법에 관한 것이다.
일반적으로, FED는 인가된 전압에 의하여 팁 에미터로부터 전자가 진공 중으로 방출되는 현상을 이용하는 소자이다. 여기에서, 상기 팁 에미터는 전자총 역할을 하며, 열에 의한 전자의 방출과 달리, 열을 수반하지 않기 때문에 FED는 냉음극(cold cathode) 소자의 특성을 갖는다.
이러한 FED는 CRT(Cathode Ray Tube)의 고선명성과 LCD(Liquid Crystal Display)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.
특히, FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정 수율, 제조 단가 및 대형화의 문제점들을 해결할 수 있다.
즉, LCD는 하나의 단위 화소라도 불량이 발생되면 제품 전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위 화소들이 형성되어 있어 한두개의 단위 화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다. 또한, FED는 LCD에 비해 구조가 간단하고, 소비 전력이 작아 단가가 낮고, 휴대형 표시 장치에 적합한 등의 이점이 있다.
현재까지, FED는 일반적으로 수직형(vertical type) 구조를 가지고 있다.
이하, 도 1 및 도 2를 참조하여 종래기술에 따른 수직형 FED에 대하여 설명하기로 한다.
도 1은 종래기술에 따른 수직형 FED의 구조를 나타내는 단면도이고, 도 2는 종래기술에 따른 수직형 FED의 팁 에미터 구조를 나타내는 사진이다.
도 1 및 도 2를 참조하면, 종래기술에 따른 수직형 FED의 기판(10) 상에는, 금속으로 이루어진 캐소드(15)가 형성되어 있고, 그 상부에는 상기 캐소드(15)의 일부를 노출시키는 개구부(25)를 갖는 게이트 절연막(20a)이 형성되어 있다. 상기 게이트 절연막(20a)은 열산화막 등으로 이루어질 수 있다.
상기 개구부(25)에 의해 노출된 캐소드(15)의 표면에는 원뿔형의 팁 에미터(50a)가 형성되어 있고, 상기 게이트 절연막(20a)의 상부에는 상기 팁 에미터(50a)를 노출시키는 게이트(30a)가 형성되어 있다.
여기서, 상기 기판(10), 캐소드(15), 게이트 절연막(20a), 팁 에미터(50a) 및 게이트(30a)를 포괄하여 배면 패널, 또는 전계 방출 어레이(field emitter array; FEA)라고 부르기도 한다.
상기 게이트(30a)의 상부에는, 게이트(30a)와 소정 거리를 유지하는 형광 패널(60)이 위치한다. 상기 형광 패널(60)은, 애노드와 그 하면에 형성된 형광체층으로 이루어지는 것이 일반적이다.
상기 FEA와 형광 패널(60)은 일반적으로, 스페이서(미도시) 등에 의해 서로 일정한 거리를 유지하게 된다.
이러한 FED의 작동원리는 미국의 스핀트(Spindt)가 발명한, 미세한 금속 팁을 사용할 경우 전계 방출이 크게 향상된다는 스핀트 캐소드 이론(Spindt cathode theory)에 기초한다. 개략적인 FED의 작동원리는 다음과 같다.
다양한 방식의 매트릭스 어드레싱(matrix addressing)에 의하여, 게이트(30a)와 캐소드(15) 사이에 전압을 인가한다. 게이트(30a)와 캐소드(15)에 전압이 걸리면, 터널링 효과에 의하여 팁 에미터(50a)로부터 전자가 방출된다. 상기 전자는 애노드의 전압에 의하여 가속되어, 애노드의 하면에 형성된 형광체를 타격하고, 타격된 형광체는 빛을 발광한다.
여기서, 상기한 FEA는 통상적으로 다음과 같은 공정을 거쳐 제작될 수 있다.
도 3a 내지 도 3e는 종래기술에 따른 FEA의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 3a에 도시한 바와 같이, 기판(10) 상에 캐소드(15), 게이트 절연막(20) 및 게이트용 금속막(30)을 차례로 형성한다.
다음으로, 도 3b에 도시한 바와 같이, 사진식각 공정을 통해 상기 게이트용 금속막(30)의 일부를 선택적으로 식각하여 게이트(30a)를 형성한다.
그런 다음, 상기 게이트(30a)에 의해 노출된 게이트 절연막(20) 부분을 선택적으로 식각하여, 캐소드(15)의 일부를 노출시키는 개구부(25)를 형성한다. 상기 게이트 절연막(20)의 식각 공정은 불산 등을 이용하여 수행할 수 있다. 이때, 도면에서 미설명한 도면부호 20a는 식각후 잔류된 게이트 절연막을 나타낸다.
그 다음에, 도 3c에 도시한 바와 같이, 상기 결과물을 증착 장비에 장착하고 나서, 이를 기판(100)(10)의 표면과 직각을 이루는 회전축에 대해 회전시키면서, 상기 게이트(30a) 상에 분리막(40)을 소정 각도(θ)로 경사 증착하여, 도면에서와 같이 개구부(25) 상부의 폭이 좁아지도록 한다.
그런 다음, 도 3d에 도시한 바와 같이, 결과물 상에 전자선 가열 증착법을 이용하여 몰리브덴(Mo)막(50)을 증착하여, 상기 개구부(25) 상부의 폭을 더욱 좁히는 동시에, 개구부(25)에 의해 노출된 캐소드(15)의 표면에 원뿔형의 팁 에미터(50a)를 형성한다.
다음으로, 도 3e에 도시한 바와 같이, 상기 게이트(30a) 위에 있는 분리막(40) 및 Mo막(50)을 제거한다.
그러나, 상기한 종래 기술의 수직형 전계방출소자의 팁 에미터(50a)는 주로 전자선 가열 증착법에 의해 형성되었으나, 상기 전자선 가열 증착법에 의해 날카로운 팁 에미터(50a)를 균일하게 제작하는데 한계가 있어, 전계 강화 요소를 크게 하기 어려울 뿐만 아니라, 제조비용이 고가이므로 매우 비경제적인 문제점이 있었다.
또한, 상기 종래기술은 증착환경이 저온에서 이루어지기 때문에 게이트 절연막(20)의 절연특성이 나빠지는 문제가 있고, 분리막(40)을 식각 제거할 때, 게이트(30a) 하부의 게이트 절연막(20a)이 과도하게 식각됨에 따라 게이트(30a)가 아래로 내려앉아서 게이트 누설 전류가 발생됨은 물론, 게이트(30a)와 캐소드(15) 사이에 방전이 발생하여 팁 에미터(50a)가 붕괴되는 문제가 있었다.
또한, 상기한 바와 같은 종래기술의 수직형 에미터는 집적도는 높일 수는 있으나, 전극삽입을 위해 다층의 박막 제조공정이 수반되는 어려움이 있고, 전극간 거리를 줄이기가 용이하지 않아 수십~수백 V(볼트) 이상의 큰 턴온전압이 발생됨에 따라 제조비용이 고가인 문제가 있었다.
또한, 상기한 바와 같은 종래기술은 제조된 소자를 별도의 진공 챔버 내에서 특성을 테스트하게 되는데, 이로 인한 테스트 공정이 복잡해질 뿐 아니라, 진공 챔버 설비에 따른 비용이 발생되는 문제가 있었다.
상기 종래기술의 문제점을 해결하기 위한 본 발명의 목적은 로코스(LOCOS)공정을 이용한 마이크로 머시닝(micromachining) 기법을 이용하여 팁 에미터를 날카롭게 형성함과 아울러 전극 삽입이 용이하도록 한 반도체 진공관 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 별도의 진공 패키지를 사용하지 않고도 금속전극 증착시의 진공도만으로도 진공관 내부의 진공도를 형성할 수 있도록 하는 반도체 진공관 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 미세한 구조형상과 재현성을 확보함으로써, 전계 강화 요소를 크게 하는 동시에, 팁 에미터 간의 간극을 줄여 방출 전류밀도를 높이는 한편 동작전압을 낮출 수 있도록 하는 반도체 진공관 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 리소그라피공정 및 플래너(planar) IC 제조공정을 이용한 전극형성이 가능하도록 하는 반도체 진공관 및 그 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 수평 전계방출 반도체 진공관은 기판; 상기 기판 상에 차례로 형성되는 제1절연막, 전도막, 제2절연막 및 제3절연막; 상기 제1절연막의 일부를 노출시키도록 식각 형성되는 진공부; 상기 전도막의 측면으로부터 상기 진공부의 중심부를 향해 연장 형성된 팁 에미터; 상기 제3절연막 위에 진공부를 덮도록 차례로 면 증착되어 내부를 진공 유지시키는 제4절연막 및 제5절연막; 상기 제5절연막과 전도막 사이를 개구시켜 형성된 접촉창; 및 상기 접촉창을 통해 제5절연막 상면으로부터 전도막까지 전기적으로 연결되는 금속전극을 포함한다.
여기서, 상기 제1절연막 및 제2절연막은 SiO2로 이루어진 것을 특징으로 한다.
그리고, 상기 전도막과 상기 팁 에미터는 실리콘 또는 폴리실리콘으로 이루어진 것을 특징으로 한다.
또한, 상기 제3절연막은 Si2N4막인 것을 특징으로 한다.
또한, 상기 제4절연막은 SiO2막인 것을 특징으로 한다.
또한, 상기 제5절연막은 Si2N4막인 것을 특징으로 한다.
그리고, 상기 금속전극은 NiCr 또는 Au을 이용해 증착되는 것을 특징으로 한다.
여기서, 상기 금속전극의 증착공정과 동시에 진공부 내의 진공을 유지시키는 것을 특징으로 한다.
그리고, 상기 금속전극은 수평방향으로 대향하여 형성되는 캐소드 전극과 애노드 전극을 포함하는 2~5극 조사 구조로 구성되는 것을 특징으로 한다.
여기서, 상기 캐소드 전극과 애노드 전극 사이에 적어도 하나 이상으로 이루어진 복수 개의 게이트 전극을 포함하는 것을 특징으로 한다.
또한, 상기 복수 개의 게이트전극 중 적어도 어느 하나의 게이트전극은 플로팅 게이트전극인 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 수평 전계방출 반도체 진공관의 제조방법은, 기판 위에 제1절연막을 증착하는 단계; 상기 제1절연막 위에 전도막을 증착하는 단계; 상기 전도막 위에 제2절연막을 증착하는 단계; 상기 제2절연막 위에 제3절연막을 증착하는 단계; 상기 전도막, 제2절연막 및 제3절연막을 사진 식각법을 이용하여 진공부를 갖도록 선택적 건식 식각하여 수평형 전계방출 2~5극 조사패턴이 형성되도록 하는 단계; 상기 일부 식각이 진행된 전도막을 습식 또는 건식 산화공정을 진행시켜 오버랩(overlap)된 전극 간을 분리시키는 동시에 분리된 전극 간의 팁 에미터가 날카롭게 형성되도록 하는 단계; 상기 진공부가 밀폐되도록 제3절연막의 전체면에 제4절연막이 증착되는 단계; 상기 제4절연막 위에 진공 유지를 위한 지지층으로서의 제5절연막이 증착되는 단계; 상기 제2절연막, 제3절연막, 제4절연막, 제5절연막을 RIE(Reactive Ion Etching) 식각시켜 전도막이 드러나도록 접촉창을 개구하는 단계; 및 상기 접촉창을 통해 전도막과 전기적 접속이 이루어지도 록 금속전극을 진공증착 시키는 단계를 포함한다.
여기서, 상기 기판은 P형 실리콘 기판인 것을 특징으로 한다.
그리고, 상기 제1절연막은 SiO2막인 것을 특징으로 한다.
또한, 상기 전도막은 실리콘 또는 폴리실리콘인 것을 특징으로 한다.
또한, 상기 전도막은 저압화학기상 증착법으로 형성되는 것을 특징으로 한다.
그리고, 상기 전도막 증착 후 옥시염화인 소스를 도핑하는 단계가 더 포함되는 것을 특징으로 한다.
여기서, 상기 옥시염화인 소스를 1020/㎤ 이상 도핑시키는 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
그리고, 상기 제2절연막은 SiO2막인 것을 특징으로 한다.
그리고, 상기 제3절연막은 Si2N4막인 것을 특징으로 한다.
여기서, 상기 제2절연막 및 제3절연막은 저압화학기상 증착법으로 형성되는 것을 특징으로 한다.
이때, 상기 제2절연막은 제3절연막의 건식 식각시 선택성을 주기 위한 역할을 하고, 상기 제3절연막은 산화 방지막 역할을 수행하기 위한 것을 특징으로 한다.
그리고, 상기 산화공정은 전도막의 측면방향으로 산화공정이 진행되도록 하는 것을 특징으로 한다.
여기서, 상기 산화공정은 900~1300℃에서 진행되도록 하는 것을 특징으로 한다.
그리고, 상기 제4절연막은 SiO2막인 것을 특징으로 한다.
여기서, 상기 제4절연막은 화학증착법으로 형성되는 것을 특징으로 한다.
그리고, 상기 제5절연막은 Si2N4막인 것을 특징으로 한다.
여기서, 상기 제5절연막은 저압화학기상 증착법으로 형성되는 것을 특징으로 한다.
그리고, 상기 접촉창 개구한 부분으로 완충불산를 침투시켜 팁 에미터 주변의 열산화막을 선택적으로 제거시켜 전극 간의 독립적 절연이 이루어지도록 하는 단계가 더 포함되는 것을 특징으로 하는 한다.
그리고, 상기 금속전극은 NiCr 또는 Au가 이용되는 것을 특징으로 한다.
그리고, 상기 금속전극을 증착하는 단계는 별도의 진공 챔버에 로딩시켜 전도막의 팁 에미터 주변이 10-6 Torr 이하의 진공도를 유지하는 상태로 진행되는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시 예에 따른 수평 전계방출 반도체 진공관 및 그 제조방법에 대해 첨부된 도면을 참조하여 자세히 설명하면 다음과 같다.
도 4는 본 발명의 일실시 예에 따른 수평 전계방출 반도체 진공관의 개략적 구조를 나타내는 단면도이고, 도 5는 본 발명의 일실시 예에 따른 수평 전계방출 반도체 진공관의 전계방출 4극 조사 구조를 나타낸 사시도이며, 도 6은 본 발명의 일실시 예에 따른 수평 전계방출 반도체 진공관의 전계방출 4극 조사 구조를 나타낸 SEM 사진이다.
동 도면에 도시된 바와 같은 본 발명의 수평 전계방출 반도체 진공관은 기판(100)과, 상기 기판(100) 상에 차례로 형성되는 제1절연막(110), 전도막(120), 제2절연막(130) 및 제3절연막(140)과, 상기 제1절연막(110)의 일부를 노출시키도록 식각형성되는 진공부(150)와, 상기 전도막(120)의 측면으로부터 상기 진공부(150)의 중심부를 향해 연장 형성된 팁 에미터(121)와, 상기 제3절연막(140) 위에 진공부(150)를 덮도록 차례로 면 증착되어 내부를 진공 유지시키는 제4절연막(161) 및 제5절연막(163)과, 상기 제5절연막(163)과 전도막(120) 사이를 개구시켜 형성된 접촉창(170) 및 상기 접촉창(170)을 통해 제5절연막(163) 상면으로부터 전도막(120)까지 전기적으로 연결되는 금속전극(180)로 구성된다.
여기서, 상기 제1절연막(110)은 SiO2를 습식 산화(wet oxidation) 또는 PECVD 등과 같은 방법으로 형성될 수 있으며, 6,000Å 정도의 두께를 갖는 것이 바람직하다.
그리고, 상기 전도막(120)은 실리콘 또는 폴리실리콘 등과 같은 전기전도성 물질로 이루어질 수 있으며, 5,000 Å 정도의 두께를 갖는 것이 바람직하다.
또한, 상기 제2절연막(130)과 상기 제3절연막(140)은 식각비가 서로 다른 물질로 형성할 수 있으며, 예컨대 상기 제2절연막(130)은 SiO2 등을 이용하여 형성하 고, 상기 제3절연막(140)은 Si2N4 등을 이용하여 형성하는 것이 바람직하다.
이때, 상기 제2절연막(130)은 500 Å 정도의 두께로 형성하는 것이 바람직하고, 상기 제3절연막(140)은 1,600 Å 정도의 두께로 형성하는 것이 바람직하다.
상기 전도막(120)의 측면에는, 상기 진공부(150)의 중심부를 향해 연장 형성된 팁 에미터(121)가 형성되어 있다. 상기 팁 에미터(121)는 상기 전도막(120)과 동일하게, 실리콘 또는 폴리실리콘 등으로 이루어지는 것이 바람직하다.
여기서, 상기 전도막(120), 제2절연막(130) 및 제3절연막(140)을 사진 식각법을 이용하여 진공부(150)를 갖도록 선택적 건식 식각하여 도 5에서 보여지는 바와 같은 수평형 전계방출 4극 조사패턴을 형성하게 된다.
이때, 상기 팁 에미터(121)에서의 전계 방출 효과를 높이기 위하여, 팁 에미터(121)의 표면에는 일함수가 낮은 DLC(Diamond Like Carbon)막(미도시) 등이 추가로 코팅되도록 할 수도 있다.
그리고, 상기 제4절연막(161) 및 제5절연막(163)은 상기 진공부(150)가 밀폐되도록 제3절연막(140)의 상부 전체면을 덮도록 증착됨으로써, 진공부(150) 내측을 진공상태로 유지시키기 위한 지지층으로서 사용된다.
여기서, 상기 제4절연막(161)은 SiO2 를 이용해 증착되는데, 5000 Å 정도의 두께로 형성하는 것이 바람직하다. 또한, 상기 제5절연막(163)은 Si2N4 를 이용해 증착되고, 2000 Å 정도의 두께로 형성하는 것이 바람직하다.
그리고, 상기 접촉창(170)은 상기 제2절연막(130), 제3절연막(140), 제4절연 막(161), 제5절연막(163)을 RIE 식각시켜 전도막(120)이 드러나도록 개구시켜 형성하게 된다.
이때, 상기 접촉창(170)은 전도막(120)에 전기적 접속이 가능하도록 하는 통로 역할을 수행하는 것으로서, 금속전극(180)이 적층된다.
상기 금속전극(180)은 도전성이 뛰어난 NiCr 또는 Au(금)을 이용해 증착되는 것이 바람직한데, 두께는 제5절연막(163) 상측으로 4000 Å 정도의 두께로 형성하는 것이 바람직하다.
또한, 상기 금속전극(180)의 증착공정은 팁 에미터(121) 주변이 진공상태를 유지한 상태에서 진행하게 되는데, 10-6 Torr 이하의 진공도를 유지하는 것이 바람직하다.
이와 같은 금속전극(180)은 전극패턴에 따라 평면 상태에서의 배열을 달리할 수 있는데, 도 5에서 보는 바와 4극 조사 구조를 보면, 캐소드 전극(181)과 애노드 전극(184)이 수평방향으로 대향 형성되고, 상기 캐소드 전극(181)과 애노드 전극(184) 사이에 1차 게이트전극(182)과 2차 게이트전극(183)이 각각 형성되도록 할 수 있다.
이때, 상기 2차 게이트전극(183)은 플로팅 게이트(floating gate)이다.
물론, 상기 금속전극(180)은 소자의 특성에 따라 캐소드 전극(181)과 애노드 전극(184)을 포함하는 2 ~ 5극 조사 패턴으로 다양하게 형성될 수 있다.
도 7은 본 발명의 게이트전극을 개방시킨 상태에서 애노드와 캐소드간의 다 이오드 특성을 나타낸 실험데이터 그래프로서, 약 13V 의 턴온전압과, -50V 이상의 역방향 전압에서도 누설전류가 거의 없는 매우 이상적인 다이오드 특성을 나타내는 것을 알 수 있었다.
도 8은 본 발명의 F-N(Fowler-Nordeim) 특성을 나타낸 실험데이터 그래프로서, 애노드전압이 13V 이상일 때 거의 선형적인 특성을 가지며 이는 제조된 다이오드의 순방향 전류가 전계 방출 전류임을 확인시켜주고 있다.
도 9는 본 발명의 게이트 전압을 함수로 애노드와 캐소드간의 전압에 따른 애노드의 전류 변화를 나타낸 실험 데이터 그래프로서, 동 도면을 통해, 게이트 전압을 높이게 됨에 따라 캐소드 팁 주위의 전계를 더욱 높여주는 역할을 하여 애노드 전류가 증대됨을 볼 수 있다.
도 10은 본 발명의 2차 게이트 전극을 20V로 유지 했을 때의 애노드와 캐소드 사이의 I-V특성을 나타낸 실험데이터 그래프로서, 동 도면을 통해 알 수 있듯이 진공관과 같이 2차 게이트전극에 전압을 인가하게 되면, 방출 전자들을 차폐시키는 기능이 있어서 일정한 전자들만이 애노드 쪽으로 끌려가게 하는 전류의 포화(saturation)특성을 나타내게 된다.
상기와 같은 특성을 갖는 본 발명는 낮은 동작전압과 비교적 큰 값의 전달 컨덕턴스를 나타내어 초고속, 초고주파 특성을 갖는 반도체 진공관으로서 사용될 수 있다.
이하, 본 발명의 일실시예에 따른 수평 전계방출 반도체 진공관의 제조방법 에 대해 첨부된 도면을 참조하여 자세히 설명하면 다음과 같다.
도 11a 내지 도 11j는 본 발명에 따른 수평 전계방출 반도체 진공관의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 11a에서와 같이 기판(100) 위에 제1절연막(110)이 증착되도록 한다. 이때 상기 기판(100)은 P형 실리콘 기판(100)이 사용될 수 있고, 제1절연막(110)은 1,000℃ 정도의 온도에서, 습식 또는 건식 산화공정을 수행하여 SiO2막을 성장시켜 형성할 수 있으며, 이는 6,000 Å 정도의 두께로 형성하는 것이 바람직하다.
다음, 도 11b에서와 같이 상기 제1절연막(110) 위에 전도막(120)이 증착되도록 한다. 이때, 상기 전도막(120)은 실리콘 또는 폴리실리콘 등과 같은 전기전도성 물질을 이용하여 5,000 Å 정도의 두께로 형성하는 것이 바람직하며, 이는 저압화학기상 증착(LPCVD)법을 이용해 형성될 수 있다.
또한, 상기 전도막(120)은 표면에 옥시염화인(POCI3) 소스를 도핑할 수 있는데, 1020/㎤ 이상 도핑시키는 것이 바람직하다.
다음, 도 11c에서와 같이 상기 전도막(120) 위에 제2절연막(130)이 증착되도록 한다. 이때, 상기 제2절연막(130)은 SiO2를 500 Å 정도의 두께로 증착하여 형성하게 된다.
다음, 도 11d에서와 같이 상기 제2절연막(130) 위에 제3절연막(140)이 증착 되도록 한다. 이때, 상기 제3절연막(140)은 Si2N4를 1,600 Å 정도의 두께로 형성하는 것이 바람직하다.
여기서, 상기 제2절연막(130) 및 제3절연막(140)은 저압화학기상 증착(LPCVD)법으로 형성될 수 있는데, 상기 제2절연막(130)은 제3절연막(140)의 건식 식각시 선택성을 주기 위한 역할을 하고, 상기 제3절연막(140)은 산화 방지막 역할을 수행하게 된다.
다음, 도 11e에서와 같이 상기 전도막(120), 제2절연막(130) 및 제3절연막(140)을 사진 식각법을 이용하여 기판(100)의 일부가 노출되는 진공부(150)를 갖도록 선택적 건식 식각하여 수평형 전계방출 2~5극 조사패턴(도면에서는 4극 조사패턴이 도시됨)이 형성되도록 한다. 이때, 상기 건식 식각공정은 전도막(120)이 전극 간 연결된 상태로서, 이를 완벽하게 분리시켜 주기 위해 도 11f에서와 같이 습식 또는 건식 산화공정을 진행시켜 오버랩(overlap)된 전극 간을 분리시키는 동시에 분리된 전극 간의 팁 에미터(121)가 날카롭게 형성되도록 한다.
이때, 상기 산화공정은 900~1300℃에서 전도막(120)의 측면방향으로 진행되도록 하는 것이 바람직한데, 이를 위해 로코스(LOCOS; Local Oxidation of Silicon) 공정이 사용될 수 있다.
다음, 도 11g에서와 같이 상기 진공부(150)가 밀폐되도록 제3절연막(140)의 전체면에 제4절연막(161)이 면 증착되도록 한 다음, 도 11h에서와 같이 상기 제4절연막(161) 위에 진공 유지를 위한 지지층으로서의 제5절연막(163)이 증착되도록 한 다.
여기서, 상기 제4절연막(161)은 SiO2막을 화학증착(PECVD)법을 이용해 5,000 Å 정도의 두께로 형성하고, 상기 제5절연막(163)은 Si2N4막을 저압화학기상 증착(LPCVD) 법을 이용해 2,000 Å 정도의 두께로 형성한다.
다음, 도 11i에서와 같은 접촉창(170)을 형성하게 되는데, 상기 접촉창(170)은 제2절연막(130), 제3절연막(140), 제4절연막(161), 제5절연막(163)을 차례로 RIE 식각시켜 개구되도록 함으로써 이루어진다.
이때, 상기 접촉창(170)을 개구한 부분으로 완충불산(BHF)를 침투시켜 팁 에미터(121) 주변의 열산화막(SiO2)을 선택적으로 제거시켜 전극 간의 독립적 절연이 이루어지도록 할 수 있다.
다음, 도 11j에서와 같은 금속전극(180)을 형성하게 되는데, 상기 금속전극(180)은 접촉창(170)을 통해 전도막(120)에 전류를 공급하는 역할을 수행하게 되는데, 상기 금속전극(180)은 도전성이 뛰어난 NiCr 또는 Au(금)를 제5절연막(163) 상측 4,000 Å 두께까지 증착하게 된다.
여기서, 상기 금속전극 증착공정은 별도의 진공 챔버(chamber)에 로딩시켜 전도막(120)의 팁 에미터(121) 주변이 10-6 Torr 이하의 진공도를 유지하는 상태로 진행되도록 하는 것이 바람직하다.
상기한 바와 같은 방법으로 제조된 본 발명의 수평 전계방출 반도체 진공관은 팁 에미터(121)를 더욱 미세하고 날카롭게 형성하게 됨은 물론, 전극 삽입이 용 이한 이점이 있어, 전계 강화 요소를 크게 할 수 있고, 탐침 간의 간극을 줄일 수 있어 방출 전류밀도를 높이는 동시에 동작전압을 낮추게 되는 이점이 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 개시된 실시예에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 본 발명에 의하면, 로코스 공정을 통해 미세하고 날카로운 복수의 팁 에미터를 평면상에 배열시킴으로써, 전극 삽입이 용이할 뿐만 아니라, 전계 강화 요소를 높일 수 있을 수 있고, 팁 에미터 간의 거리를 줄일 수 있어 방출 전류 밀도는 높이는 한편, 턴온 전압은 낮출 수 있게 되는 효과가 있다.
또한, 본 발명은 금속전극을 진공 증착함으로써, 별도의 진공챔버를 사용하지 않고도 소자특성을 테스트할 수 있게 되는 효과가 있다.
또한, 본 발명은 공정이 수직형(vertical type) 전계방출소자에 비하여 간단하고, 플래너(planar) IC 제조공정을 그대로 이용하기 때문에 경제적이며 양산성을 높일 수 있는 효과가 있다.

Claims (30)

  1. 기판;
    상기 기판 상에 차례로 형성되는 제1절연막, 전도막, 제2절연막 및 제3절연막;
    상기 제1절연막의 일부를 노출시키도록 식각 형성되는 진공부;
    상기 전도막의 측면으로부터 상기 진공부의 중심부를 향해 연장 형성된 팁 에미터;
    상기 제3절연막 위에 진공부를 덮도록 차례로 면 증착되어 내부를 진공 유지시키는 제4절연막 및 제5절연막;
    상기 제5절연막과 전도막 사이를 개구시켜 형성된 접촉창; 및
    상기 접촉창을 통해 제5절연막 상면으로부터 전도막까지 전기적으로 연결되는 금속전극;
    을 포함하는 수평 전계방출 반도체 진공관.
  2. 제1항에 있어서,
    상기 제1절연막 및 제2절연막은 SiO2로 이루어진 것을 특징으로 하는 수평 전계방출 반도체 진공관.
  3. 제1항에 있어서,
    상기 전도막과 상기 팁 에미터는 실리콘 또는 폴리실리콘으로 이루어진 것을 특징으로 하는 수평 전계방출 반도체 진공관.
  4. 제1항에 있어서,
    상기 제3절연막은 Si2N4막인 것을 특징으로 하는 수평 전계방출 반도체 진공관.
  5. 제1항에 있어서,
    상기 제4절연막은 SiO2막인 것을 특징으로 하는 수평 전계방출 반도체 진공관.
  6. 제1항에 있어서,
    상기 제5절연막은 Si2N4막인 것을 특징으로 하는 수평 전계방출 반도체 진공 관.
  7. 제1항에 있어서,
    상기 금속전극은 NiCr 또는 Au을 이용해 증착되는 것을 특징으로 하는 수평 전계방출 반도체 진공관.
  8. 제1항에 있어서,
    상기 금속전극의 증착공정과 동시에 진공부 내의 진공을 유지시키는 것을 특징으로 하는 수평 전계방출 반도체 진공관.
  9. 제1항에 있어서,
    상기 금속전극은 캐소드 전극과 애노드 전극이 진공부의 중심을 향해 수평방향으로 대향 형성되고, 상기 캐소드 전극과 애노드 전극 사이에 1차 게이트 전극과 2차 게이트 전극이 각각 형성된 4극 조사 구조로 구성되는 것을 특징으로 하는 수평 전계방출 반도체 진공관.
  10. 삭제
  11. 제9항에 있어서,
    상기 1차 게이트 전극과 2차 게이트 전극 중 적어도 하나의 게이트 전극은 플로팅 게이트 전극인 것을 특징으로 하는 수평 전계방출 반도체 진공관.
  12. 기판 위에 제1절연막을 증착하는 단계;
    상기 제1절연막 위에 전도막을 증착하는 단계;
    상기 전도막 위에 제2절연막을 증착하는 단계;
    상기 제2절연막 위에 제3절연막을 증착하는 단계;
    상기 전도막, 제2절연막 및 제3절연막을 사진 식각법을 이용하여 진공부를 갖도록 상기 전도막, 제2절연막 및 제3절연막의 전층을 일부분 건식 식각하여 캐소드 전극과 애노드 전극이 진공부의 중심을 향해 수평방향으로 대향 형성되고, 상기 캐소드 전극과 애노드 전극 사이에 1차 게이트 전극과 2차 게이트 전극이 각각 형성된 4극 조사패턴이 형성되도록 하는 단계;
    상기 일부 식각이 진행된 전도막을 습식 또는 건식 산화공정을 진행시켜 오버랩된 전극 간을 분리시키는 동시에 분리된 전극 간의 팁 에미터가 날카롭게 형성되도록 하는 단계;
    상기 진공부가 밀폐되도록 제3절연막의 전체면에 제4절연막이 증착되는 단계;
    상기 제4절연막 위에 진공 유지를 위한 지지층으로서의 제5절연막이 증착되는 단계;
    상기 제2절연막, 제3절연막, 제4절연막, 제5절연막을 RIE 식각시켜 전도막이 드러나도록 접촉창을 개구하는 단계; 및
    상기 접촉창을 통해 전도막과 전기적 접속이 이루어지도록 금속전극을 진공증착 시키는 단계;
    를 포함하는 수평 전계방출 반도체 진공관의 제조방법.
  13. 제 12항에 있어서,
    상기 기판은 P형 실리콘 기판인 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  14. 제 12항에 있어서,
    상기 제1절연막은 SiO2막인 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  15. 제 12항에 있어서,
    상기 전도막은 실리콘 또는 폴리실리콘인 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  16. 제 12항에 있어서,
    상기 전도막은 저압화학기상 증착법으로 형성되는 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  17. 제 12항에 있어서,
    상기 전도막 증착 단계 후, 옥시염화인 소스를 도핑하는 단계가 더 포함되는 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  18. 삭제
  19. 제 12항에 있어서,
    상기 제2절연막은 SiO2막인 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  20. 제 12항에 있어서,
    상기 제3절연막은 Si2N4막인 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  21. 제 12항에 있어서,
    상기 제2절연막 및 제3절연막은 저압화학기상 증착법으로 형성되는 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  22. 제 12항에 있어서,
    상기 산화공정은 전도막의 측면방향으로 산화공정이 진행되도록 하는 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  23. 제 22항에 있어서,
    상기 산화공정은 900~1300℃에서 진행되도록 하는 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  24. 제 12항에 있어서,
    상기 제4절연막은 SiO2막인 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  25. 제 12항에 있어서,
    상기 제4절연막은 화학증착법으로 형성되는 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  26. 제 12항에 있어서,
    상기 제5절연막은 Si2N4막인 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  27. 제 12항에 있어서,
    상기 제5절연막은 저압화학기상 증착법으로 형성되는 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  28. 제 12항에 있어서,
    상기 금속전극 증착 단계는 접촉창 개구한 부분으로 완충불산을 침투시켜 팁 에미터 주변의 열산화막을 선택적으로 제거시켜 전극 간의 독립적 절연이 이루어지도록 하는 단계가 더 포함되는 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  29. 제 12항에 있어서,
    상기 금속전극은 NiCr 또는 Au가 이용되는 것을 특징으로 하는 수평 전계방출 반도체 진공관의 제조방법.
  30. 삭제
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* Cited by examiner, † Cited by third party
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JPH05182582A (ja) * 1991-05-13 1993-07-23 Seiko Epson Corp 多極電界電子放出装置及びその製造方法
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