KR100795176B1

KR100795176B1 - 전계 방출 소자 및 그 제조방법

Info

Publication number: KR100795176B1
Application number: KR1020060033569A
Authority: KR
Inventors: 이재훈; 이정희; 노재철
Original assignee: 삼성전기주식회사
Priority date: 2006-04-13
Filing date: 2006-04-13
Publication date: 2008-01-16
Also published as: KR20070102000A

Abstract

본 발명은 전계 방출 소자 및 그 제조방법에 관한 것으로서, 기판; 상기 기판 상에 차례로 형성되며, 상기 기판의 일부를 노출시키는 개구부를 갖는 제1절연막, 전도막 및 제2절연막; 상기 전도막의 측면으로부터 상기 개구부의 중심부를 향해 연장 형성된 팁 에미터; 상기 제2절연막의 상부에, 상기 제2절연막과 소정거리 이격되어 배치된 형광 패널; 및 상기 제2절연막과 상기 형광 패널 사이에 형성된 스페이서를 포함하는 전계 방출 소자를 제공하며, 또한, 본 발명은 상기 전계 방출 소자의 제조방법을 제공한다.

FED, 수평, 팁 에미터, LOCOS(Local Oxidation of Silicon)

Description

전계 방출 소자 및 그 제조방법{FIELD EMISSION DEVICE AND METHOD OF MANUFACTURING THE SAME}

도 1은 종래기술에 따른 수직형 FED의 구조를 나타낸 단면도.

도 2는 종래기술에 따른 수직형 FED의 팁 에미터 구조를 나타낸 사진.

도 3a 내지 도 3e는 종래기술에 따른 FEA의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.

도 4는 본 발명의 제1실시예에 따른 FED의 구조를 나타낸 단면도.

도 5는 본 발명의 제1실시예에 따른 FEA의 구조를 나타낸 사시도.

도 6은 본 발명에 따른 FED의 팁 에미터의 구조를 나타낸 SEM 사진.

도 7의 (a) 및 (b)는 본 발명의 제1실시예에 따른 FEA에서 게이트와 캐소드를 접지시키고, 실리콘 기판을 애노드로 사용하여 측정한 I-V 특성 및 F-N(Fowler-Nordheim) 특성을 나타낸 실험 데이터 그래프.

도 8은 본 발명의 제1실시예에 따른 FEA에서 실리콘 기판을 애노드로 사용하여, 게이트 전압에 따른 기판 애노드의 전류변화를 나타낸 실험 데이터 그래프.

도 9는 도 5의 FEA를 Au판과 함께 FED로 제작하여 나타낸 사시도.

도 10의 (a) 및 (b)는 도 9의 FED에서의 게이트 전압에 따른 프리스탠 딩(freestanding) 애노드의 전류 변화와 게이트 누설 전류를 나타낸 실험 데이터 그래프.

도 11a 내지 도 11e는 본 발명의 제1실시예에 따른 FED의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.

도 12는 본 발명의 제2실시예에 따른 FED의 구조를 나타낸 단면도.

도 13a 내지 도 13f는 본 발명의 제2실시예에 따른 FED의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

100: 실리콘 기판 110: 제1절연막

120: 전도막 120a: 팁 에미터

120b: 로코스 산화막 130: 제2절연막

140: 제3절연막 150: 개구부

160: 스페이서 170: 형광체층

180: 애노드 190: 형광 패널

본 발명은 전계 방출 소자(Field Emission Device; FED) 및 그 제조방법에 관한 것으로, 보다 상세하게는, 팁 에미터(tip emitter)를 더욱 미세하고 날카롭게 형성하여 전계 강화 요소를 높일 수 있고, 상기 팁 에미터간의 간격을 감소시켜 방출 전류 밀도를 높이고, 턴온 전압을 낮출 수 있는 전계 방출 소자 및 그 제조방법에 관한 것이다.

일반적으로, FED는 인가된 전압에 의하여 팁 에미터로부터 전자가 진공 중으로 방출되는 현상을 이용하는 소자이다. 여기에서, 상기 팁 에미터는 전자총 역할을 하며, 열에 의한 전자의 방출과 달리, 열을 수반하지 않기 때문에 FED는 냉음극(cold cathode) 소자의 특성을 갖는다.

이러한 FED는 CRT(Cathode Ray Tube)의 고선명성과 LCD(Liquid Crystal Display)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히, FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정 수율, 제조 단가 및 대형화의 문제점들을 해결할 수 있다.

즉, LCD는 하나의 단위 화소라도 불량이 발생되면 제품 전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위 화소들이 형성되어 있어 한두개의 단위 화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다. 또한, FED는 LCD에 비해 구조가 간단하고, 소비 전력이 작아 단가가 낮고, 휴대형 표시 장치에 적합한 등의 이점이 있다.

현재까지, FED는 일반적으로 수직형(vertical type) 구조를 가지고 있다.

이하, 도 1 및 도 2를 참조하여 종래기술에 따른 수직형 FED에 대하여 설명 하기로 한다.

도 1은 종래기술에 따른 수직형 FED의 구조를 나타내는 단면도이고, 도 2는 종래기술에 따른 수직형 FED의 팁 에미터 구조를 나타내는 사진이다.

도 1 및 도 2를 참조하면, 종래기술에 따른 수직형 FED의 기판(10) 상에는, 금속으로 이루어진 캐소드(15)가 형성되어 있고, 그 상부에는 상기 캐소드(15)의 일부를 노출시키는 개구부(25)를 갖는 게이트 절연막(20a)이 형성되어 있다. 상기 게이트 절연막(20a)은 열산화막 등으로 이루어질 수 있다.

상기 개구부(25)에 의해 노출된 캐소드(15)의 표면에는 원뿔형의 팁 에미터(50a)가 형성되어 있고, 상기 게이트 절연막(20a)의 상부에는 상기 팁 에미터(50a)를 노출시키는 게이트(30a)가 형성되어 있다.

여기서, 상기 기판(10), 캐소드(15), 게이트 절연막(20a), 팁 에미터(50a) 및 게이트(30a)를 포괄하여 배면 패널, 또는 전계 방출 어레이(field emitter array; FEA)라고 부르기도 한다.

상기 게이트(30a)의 상부에는, 게이트(30a)와 소정 거리를 유지하는 형광 패널(60)이 위치한다. 상기 형광 패널(60)은, 애노드와 그 하면에 형성된 형광체층으로 이루어지는 것이 일반적이다.

상기 FEA와 형광 패널(60)은 일반적으로, 스페이서(미도시) 등에 의해 서로 일정한 거리를 유지하게 된다.

이러한 FED의 작동원리는 미국의 스핀트(Spindt)가 발명한, 미세한 금속 팁을 사용할 경우 전계 방출이 크게 향상된다는 스핀트 캐소드 이론(Spindt cathode theory)에 기초한다. 개략적인 FED의 작동원리는 다음과 같다.

다양한 방식의 매트릭스 어드레싱(matrix addressing)에 의하여, 게이트(30a)와 캐소드(15) 사이에 전압을 인가한다. 게이트(30a)와 캐소드(15)에 전압이 걸리면, 터널링 효과에 의하여 팁 에미터(50a)로부터 전자가 방출된다. 상기 전자는 애노드의 전압에 의하여 가속되어, 애노드의 하면에 형성된 형광체를 타격하고, 타격된 형광체는 빛을 발광한다.

여기서, 상기한 FEA는 통상적으로 다음과 같은 공정을 거쳐 제작될 수 있다.

도 3a 내지 도 3e는 종래기술에 따른 FEA의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

우선, 도 3a에 도시한 바와 같이, 기판(10) 상에 캐소드(15), 게이트 절연막(20) 및 게이트용 금속막(30)을 차례로 형성한다.

다음으로, 도 3b에 도시한 바와 같이, 사진식각 공정을 통해 상기 게이트용 금속막(30)의 일부를 선택적으로 식각하여 게이트(30a)를 형성한다.

그런 다음, 상기 게이트(30a)에 의해 노출된 게이트 절연막(20) 부분을 선택적으로 식각하여, 캐소드(15)의 일부를 노출시키는 개구부(25)를 형성한다. 상기 게이트 절연막(20)의 식각 공정은 불산 등을 이용하여 수행할 수 있다. 이때, 도면에서 미설명한 도면부호 20a는 식각후 잔류된 게이트 절연막을 나타낸다.

그 다음에, 도 3c에 도시한 바와 같이, 상기 결과물을 증착 장비에 장착하고 나서, 이를 기판(10)의 표면과 직각을 이루는 회전축에 대해 회전시키면서, 상기 게이트(30a) 상에 분리막(40)을 소정 각도(θ)로 경사 증착하여, 도면에서와 같이 개구부(25) 상부의 폭이 좁아지도록 한다.

그런 다음, 도 3d에 도시한 바와 같이, 결과물 상에 전자선 가열 증착법을 이용하여 몰리브덴(Mo)막(50)을 증착하여, 상기 개구부(25) 상부의 폭을 더욱 좁히는 동시에, 개구부(25)에 의해 노출된 캐소드(15)의 표면에 원뿔형의 팁 에미터(50a)를 형성한다.

다음으로, 도 3e에 도시한 바와 같이, 상기 게이트(30a) 위에 있는 분리막(40) 및 Mo막(50)을 제거한다.

이와 같이, 종래기술에 따른 수직형 FED의 팁 에미터(50a)는, 주로 전자선 가열 증착법에 의해 형성되었으나, 상기 전자선 가열 증착법에 의해 날카로운 팁 에미터(50a)를 균일하게 제작하는 데는 한계가 있어, 전계 강화 요소를 크게 하기 어려울 뿐만 아니라, 그 제조 비용 역시 고가이므로 매우 비경제적인 문제점이 있다.

또한, 팁 에미터(50a)간의 간격을 감소시키는 것 역시 용이하지 않아, 낮은 방출 전류 밀도와 높은 턴온 전압(turn-on voltage)을 갖는다는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은, 팁 에미터를 더욱 미세하고 날카롭게 형성하여 전계 강화 요소를 높일 수 있음은 물론, 상기 팁 에미터간의 간격을 감소시켜 방출 전류 밀도를 높이고, 턴온 전압을 낮출 수 있는 전계 방출 소자 및 그 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 제1실시예에 의한 전계 방출 소자는, 기판; 상기 기판 상에 차례로 형성되며, 상기 기판의 일부를 노출시키는 개구부를 갖는 제1절연막, 전도막 및 제2절연막; 상기 전도막의 측면으로부터 상기 개구부의 중심부를 향해 연장 형성된 팁 에미터; 상기 제2절연막의 상부에, 상기 제2절연막과 소정거리 이격되어 배치된 형광 패널; 및 상기 제2절연막과 상기 형광 패널 사이에 형성된 스페이서를 포함한다.

여기서, 상기 제1절연막은 SiO₂로 이루어진 것을 특징으로 한다.

그리고, 상기 전도막과 상기 팁 에미터는 실리콘 또는 폴리실리콘으로 이루어진 것을 특징으로 한다.

또한, 상기 제2절연막은 SiO₂막 및 Si₃N₄막이 차례로 적층된 구조로 이루어진 것을 특징으로 한다.

또한, 상기 팁 에미터의 표면에 형성된 DLC막을 더 포함하는 것을 특징으로 한다.

그리고, 상기 목적을 달성하기 위한 본 발명의 제2실시예에 의한 전계 방출 소자는, 형광 패널; 상기 형광 패널의 하부에 차례로 형성되며, 상기 형광 패널의 일부를 노출시키는 개구부를 갖는 제1절연막, 기판, 제2절연막, 전도막 및 제3절연 막; 및 상기 전도막의 측면으로부터 상기 개구부의 중심부를 향해 연장 형성된 팁 에미터를 포함한다.

여기서, 상기 제1절연막은 SiO₂, Si₃N₄ 및 폴리이미드로 구성된 군으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 한다.

그리고, 상기 제2절연막은 SiO₂로 이루어진 것을 특징으로 한다.

또한, 상기 전도막과 상기 팁 에미터는 실리콘 또는 폴리실리콘으로 이루어진 것을 특징으로 한다.

또한, 상기 제3절연막은 SiO₂막 및 Si₃N₄막이 차례로 적층된 구조로 이루어진 것을 특징으로 한다.

그리고, 상기 목적을 달성하기 위한 본 발명의 제1실시예에 의한 전계 방출 소자의 제조방법은, 기판 상에 제1절연막, 전도막 및 제2절연막을 차례로 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여 상기 전도막의 일부를 노출시키는 단계; 로코스 공정으로 상기 노출된 전도막을 산화시켜 로코스 산화막을 형성함과 동시에, 그 끝이 뾰족한 팁 에미터를 형성하는 단계; 상기 로코스 산화막을 선택적으로 제거하는 단계; 상기 팁 에미터 하부의 상기 제1절연막 부분을 선택적으로 식각하여 상기 기판의 일부를 노출시키는 개구부를 형성하는 단계; 상기 제2절연막 상 에 스페이서를 형성하는 단계; 및 상기 스페이서 상에 형광 패널을 형성하는 단계를 포함한다.

그리고, 상기 목적을 달성하기 위한 본 발명의 제2실시예에 의한 전계 방출 소자의 제조방법은, 기판 상에 제1절연막, 전도막 및 제2절연막을 차례로 형성하는 단계; 상기 기판의 하부에 제3절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여 상기 전도막의 일부를 노출시키는 단계; 로코스 공정으로 상기 노출된 전도막을 산화시켜 로코스 산화막을 형성함과 동시에, 그 끝이 뾰족한 팁 에미터를 형성하는 단계; 상기 로코스 산화막을 선택적으로 제거하는 단계; 상기 팁 에미터 하부의 상기 제1절연막 부분을 선택적으로 식각하여 상기 기판의 일부를 노출시키는 개구부를 형성하는 단계; 상기 개구부에 의해 노출된 상기 기판 및 상기 제3절연막의 일부를 식각하는 단계; 및 상기 제3절연막 상에 형광 패널을 형성하는 단계를 포함한다.

여기서, 상기 제1절연막은 SiO₂을 이용하여 형성하는 것을 특징으로 한다.

그리고, 상기 전도막은, 실리콘 또는 폴리실리콘을 이용하여 형성하는 것을 특징으로 한다.

또한, 상기 제2절연막은 SiO₂막 및 Si₃N₄막을 차례로 적층시켜 형성하는 것을 특징으로 한다.

또한, 상기 제3절연막은 SiO₂, Si₃N₄ 및 폴리이미드로 구성된 군으로부터 선 택되는 어느 하나를 이용하여 형성하는 것을 특징으로 한다.

또한, 상기 개구부를 형성하는 단계 후에, 상기 팁 에미터에 에이징(aging) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.

또한, 상기 개구부를 형성하는 단계 후에, 상기 팁 에미터의 표면에 DLC막을 코팅하는 단계를 더 포함하는 것을 특징으로 한다.

또한, 상기 기판의 일부를 식각하는 단계에서, KOH를 이용하는 것을 특징으로 한다.

또한, 상기 기판의 일부를 식각하는 단계에서, Deep-RIE(reactive ion etching) 방식을 적용하는 것을 특징으로 한다.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.

이제 본 발명의 실시예에 따른 전계 방출 소자 및 그 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.

실시예 1

< 전계 방출 소자 >

도 4 내지 도 6을 참조하여 본 발명의 제1실시예에 따른 FED에 대하여 상세히 설명한다.

도 4는 본 발명의 제1실시예에 따른 FED의 구조를 나타내는 단면도이고, 도 5는 본 발명의 제1실시예에 따른 FEA의 구조를 나타낸 사시도이며, 도 6은 본 발명에 따른 FED의 팁 에미터의 구조를 나타낸 SEM 사진으로, 특히, 도 4는 도 5 의 I-I의 절단면의 일부로, 게이트 부분(화살표로 표기)으로 바라보고 각층을 설명한 것이다.

먼저, 도 4에 도시한 바와 같이, 본 발명의 제1실시예에 따른 FED의 실리콘 기판(100) 상에는, 제1절연막(110), 전도막(120), 제2절연막(130) 및 제3절연막(140)이 차례로 형성되어 있다. 상기 제1절연막(110), 전도막(120), 제2절연막(130) 및 제3절연막(140)에는, 상기 실리콘 기판(100)의 일부를 노출시키는 개구부(150)가 형성되어 있다.

상기 제1절연막(110)은 SiO₂를 습식 산화(wet oxidation) 또는 PECVD 등과 같은 방법으로 형성될 수 있으며, 6,000 Å 정도의 두께를 갖는 것이 바람직하다.

그리고, 상기 전도막(120)은 실리콘 또는 폴리실리콘 등과 같은 전기전도성 물질로 이루어질 수 있으며, 5,000 Å 정도의 두께를 갖는 것이 바람직하다.

또한, 상기 제2절연막(130)과 상기 제3절연막(140)은 식각비가 서로 다른 물질로 형성할 수 있으며, 예컨대 상기 제2절연막(130)은 SiO₂ 등을 이용하여 형성하고, 상기 제3절연막(140)은 Si₃N₄등을 이용하여 형성하는 것이 바람직하다. 이 때에, 상기 제2절연막(130)은 500 Å 정도의 두께로 형성하는 것이 바람직하고, 상기 제3절연막(140)은 1,600 Å 정도의 두께로 형성하는 것이 바람직하다.

상기 전도막(120)의 측면에는, 상기 개구부(150)의 중심부를 향해 연장 형성된 팁 에미터(120a)가 형성되어 있다. 상기 팁 에미터(120a)는 상기 전도막(120)이 로코스 공정과 식각공정을 거쳐 끝부분이 뾰족하게 형성되어 명명된 것으로, 게이트 에미터 또는 캐소드 에미터로 사용되고 있으며, 도 4에 도시된 팁 에미터(120a)는 게이트(G)로부터 연장된 게이트 팁으로 캐소드 팁은 생략되었다. 본 발명에서 게이트(G)의 측면으로부터 연장 형성된 팁 에미터를 게이트 팁이라 하고, 상기 캐소드의 측면으로부터 연장 형성된 팁 에미터를 캐소드 팁이라 한다.
따라서, 상기 팁 에미터(120a)는 상기 전도막(120)가 식각공정을 거쳐 형성된 것이므로, 실리콘 또는 폴리실리콘 등으로 이루어지는 것이 바람직하다. 또한, 상기 팁 에미터(120a)에서의 전계 방출 효과를 높이기 위하여, 팁 에미터(120a)의 표면에는 일함수가 낮은 DLC(Diamond Like Carbon)막(미도시) 등이 추가로 코팅되어 있을 수도 있다.

이하, 상기 실리콘 기판(100), 제1절연막(110), 전도막(120), 팁 에미터(120a), 제2절연막(130) 및 제3절연막(140)을 포괄하여 전계 방출 어레이(field emitter array; FEA)라 부르기로 한다.

이러한 FEA의 상부에는, 그와 소정거리 이격된 형광 패널(190)이 배치되어 있다. 상기 형광 패널(190)은, 애노드(180)와 그 하면에 형성된 형광체층(170)으로 이루어진다. 상기 애노드(180)는 ITO(Indium Tin Oxide)로 이루어지는 것이 바람직하다.

그리고, 상기 형광 패널(190)과 상기 FEA의 제3절연막(140) 사이에는 스페이서(160)가 형성되어 있다. 상기 스페이서(160)는, 형광 패널(190)과 FEA가 서로 일정한 거리를 유지할 수 있도록 해준다.

한편, 도 5 및 6은 600 ㎛ × 600 ㎛ 크기의 한 픽셀에 28 개의 캐소드 팁과 56 개의 게이트 팁을 어레이로 구현한 단일셀의 사시도와 SEM 사진으로, 특히 도 6(b)는 도 5 및 도 6(a)의 A 부분을 나타낸 SEM 사진이다. 도 5 및 도 6에서 미설명한 도면부호 G는 게이트를 나타내고, C는 캐소드를 나타내며, 본 발명에서는, 앞서 설명한 바와 같이, 상기 게이트(G)의 측면으로부터 연장 형성된 팁 에미터를 게이트 팁(120a)이라 하고, 상기 캐소드(C)의 측면으로부터 연장 형성된 팁 에미터를 캐소드 팁(120b)이라 한다.

도 5 및 도 6을 참조하면, 본 실시예에 의해 제작된 소자의 캐소드(C)와 게이트(G) 사이의 거리는 약 1.5 ㎛이다. 또한, 상기 게이트(G)는, 상기 실리콘 기판(100)으로부터 약 0.6 ㎛ 만큼 이격된 구조를 갖는다.

여기서, 도 7의 (a) 및 (b)는 본 발명의 제1실시예에 따른 FEA에서 게이트와 캐소드를 접지시키고, 실리콘 기판을 애노드로 사용하여 HP 4145로 측정한 I-V 특성 및 F-N(Fowler-Nordheim) 특성을 나타낸 실험 데이터 그래프이다.

상기 FEA에서 게이트와 캐소드를 접지시키고, 실리콘 기판을 애노드로 사용하는 소자는, 도 7의 (a)에서 나타나는 바와 같이, 약 8 V 정도의 낮은 턴온 전압을 가지며, 기판 애노드 전압이 40 V 일 때 424 ㎂/픽셀의 큰 방출 전류 값을 나타내었다. 그리고, 도 7의 (b)에 나타낸 F-N 특성 곡선으로부터, 애노드 전압이 8 V 이상일 때 거의 선형적인 특성을 갖는 것을 확인할 수 있으며, 이는 순방향 전류가 전계 방출 전류임을 확인시켜 주는 것이다.

도 8은 본 발명의 제1실시예에 따른 FEA에서 실리콘 기판을 애노드로 사용하여, 게이트 전압에 따른 기판 애노드의 전류 변화를 나타낸 실험 데이터 그래프로서, 이는, 게이트가 애노드 전류의 크기를 제어할 수 있는지를 알아보기 위해, 게이트 전압을 변수로 -10 ∼ 10까지 5 V씩 증가시키며 기판 애노드와 캐소드간의 전압에 따른 기판 애노드 전류를 측정하여 나타낸 것이다.

도 8에 나타난 I-V 특성 곡선은 게이트 전압이 양(+)으로 높아지면 방출 전 류가 낮아지고, 음(-)으로 낮아지면 방출 전류가 높아지는 특성을 보였다.

이는, 게이트와 캐소드 사이의 거리가 약 1.5 ㎛인 반면, 기판 애노드와 게이트는 서로 약 0.6 ㎛ 이격되어 있으므로, 게이트 전압이 캐소드 팁에 영향을 미치는 것보다 기판 애노드 전압에 더 큰 영향을 미치게 되고, 게이트 팁 역시 기판 애노드 전압에 영향을 받기 때문이다. 따라서, 게이트의 한쪽 전극이 캐소드와 접지되어 있으므로 게이트 전극에 양의 전압을 인가하면 애노드와 게이트 사이의 전압이 감소되어, 게이트 팁에서 주로 방출되었던 전자 방출이 줄어드는 감소 모드(decrease mode)로 동작하게 되고, 음의 전압을 인가하면 애노드와 게이트 사이의 전압이 증가되어 방출 전류가 증가하는 증가 모드(increase mode)로 동작하게 된다.

상기 실험을 거친 본 실시예에 의한 FEA를 실질적인 FED에 응용하기 위해, 도 9에 도시한 바와 같이, 금(Au)판으로 이루어진 애노드를 상기 FEA의 상부에 배치하여 전자가 수직 방향으로 방출되도록 함으로써, FED에의 응용 가능성을 조사하였다. 즉, 도 9는 도 5의 FEA를 Au판과 함께 FED로 제작하여 나타낸 사시도로서, 28 개의 캐소드 팁의 단위셀을 3 개로 어레이하고, 애노드(300)를 캐소드(C)로부터 약 200 ㎛ 정도 이격시킨 것이다.

그리고, 도 10의 (a) 및 (b)는 도 9의 FED에서의 게이트 전압에 따른 프리스탠딩(free standing) 애노드의 전류 변화와 게이트 누설 전류를 나타낸 실험 데이터 그래프로서, 게이트 전압을 함수로 0∼20 V까지 10 V씩 증가시키면서 애노드와 캐소드간의 전압에 따른 애노드 전류의 측정값과 게이트 누설 전류를 측정한 것이 다. 상기 FED는, 상술한 바와 같이 캐소드와 애노드 사이의 거리가 약 200 ㎛ 정도이므로, 약 25 V 정도의 턴온 전압을 가지며, 프리스탠딩 애노드 전압이 66 V일 때 20 ㎂/3픽셀의 큰 방출 전류값을 나타내었다.

도 10의 (a)에 나타난 I-V 특성은, 앞서의 도 8에서 기판 애노드를 사용한 실험 결과와 마찬가지로, 게이트 전압이 양(+)으로 높아지면 방출 전류가 낮아지는 특성을 보였으며, 게이트 전압이 증가함에 따라 캐소드와의 거리가 1.5 ㎛인 게이트로의 누설 전류가 증가함을 알 수 있다. 또한, 도 10의 (b)를 통해서, 프리스탠딩 애노드 전압이 증가함에 따라 누설 전류가 감소됨을 확인할 수 있다.

이는, 게이트의 전압이 증가함에 따라, 게이트와 캐소드 사이의 거리가 약 1.5 ㎛인 반면, 프리스탠딩 애노드와 캐소드는 서로 200 ㎛ 정도 이격되어 있으므로, 프리스탠딩 애노드 전압이 작을 때에는, 캐소드 팁의 전계가 프리스탠딩 애노드 전압보다 게이트 전압에 의해 더 큰 영향을 받게 되어, 프리스탠딩 애노드쪽보다 게이트쪽으로의 누설 전류가 더 커지게 된다. 그러나, 프리스탠딩 애노드의 전계가 커짐에 따라 게이트쪽으로 방출되던 전자가 수직 방향의 프리스탠딩 애노드쪽으로 끌려가게 되고, 애노드 전압이 계속 증가함에 따라 게이트 팁에서도 전자가 방출되는 것을 확인할 수 있다.

이와 같은 실험을 통하여 보았을 때, 본 실시예에 의한 FED는, 복수의 팁 에미터(120a)를 평면상에 배열시키는 구조적인 특성상, 캐소드 팁에서 뿐만 아니라 게이트 팁에서도 전자가 방출되는 특성을 보이므로, 방출 전류 밀도를 높일 수 있고, 턴온 전압을 낮출 수 있다. 또한, 본 실시예에 의하면, 도 6에 나타난 바와 같이, 팁 에미터간의 간격을 감소시키고, 상기 팁 에미터를 더욱 미세하고 날카롭게 형성할 수 있어 전계 강화 요소를 높일 수 있는 효과가 있다.

< 전계 방출 소자의 제조방법 >

이하, 본 발명의 제1실시예에 따른 전계 방출 소자의 제조방법에 대하여 도 11a 내지 도 11e를 참조하여 상세히 설명한다.

도 11a 내지 도 11e는 본 발명의 제1실시예에 따른 FED의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

우선, 도 11a에 도시한 바와 같이, 실리콘 기판(100) 상에 제1절연막(110), 전도막(120), 제2절연막(130) 및 제3절연막(140)을 차례로 형성한다.

상기 제1절연막(110)은, 1,000℃ 정도의 온도에서, 습식 산화공정을 수행하여 SiO₂막을 성장시켜 형성할 수 있으며, 이는 6,000 Å 정도의 두께로 형성하는 것이 바람직하다.

상기 전도막(120)은, 실리콘 또는 폴리실리콘 등과 같은 전기전도성 물질을 이용하여 5,000 Å 정도의 두께로 형성하는 것이 바람직하며, 이는 LPCVD 방법 등에 의해 형성될 수 있다.

또한, 상기 제2절연막(130)과 상기 제3절연막(140)은 식각비가 서로 다른 물질을 이용하여 형성할 수 있으며, 예컨대 상기 제2절연막(130)은 SiO₂를 이용하여 형성하고, 상기 제3절연막(140)은 Si₃N₄를 이용하여 형성하는 것이 바람직하다. 여 기서, 상기 제2절연막(130)은 500 Å 정도의 두께로 형성하는 것이 바람직하고, 상기 제3절연막(140)은 1,600 Å 정도의 두께로 형성하는 것이 바람직하다.

그 다음에, 상기 제3절연막(140) 상에, 제3절연막(140)의 일부를 노출시키는 감광막 패턴(미도시)을 형성한다.

그런 후에, 상기 감광막 패턴을 식각 마스크로 이용하여, 도 11b에 도시한 바와 같이, 상기 제3절연막(140)을 식각한 다음, 상기 감광막 패턴을 제거한다.

그 다음에, 상기 식각후 잔류된 제3절연막(140)에 의해 노출된 제2절연막(130) 부분을 선택적으로 식각하여, 상기 전도막(120)의 일부를 노출시킨다.

그런 다음, 도 11c에 도시한 바와 같이, 로코스(LOCOS; Local Oxidation of Silicon) 공정으로 상기 노출된 전도막(120)을 산화시켜 로코스 산화막(120b)을 형성한다. 즉, 상기한 로코스 공정을 통해 폴리실리콘 또는 실리콘으로 이루어진 상기 전도막(120)을 산화시키면, 상기 전도막(120)의 산화가 수직 방향뿐만 아니라, 수평 방향으로까지 진행되면서, 버즈-빅(bird's beak) 형상의 로코스 산화막(120b)이 형성됨과 동시에, 그 끝이 뾰족한 팁 에미터(120a)가 형성될 수 있다. 상기 로코스 공정은, 1,100℃ 정도의 온도에서 건식 또는 습식 산화 방식으로 수행할 수 있다.

이와 같이, 본 실시예에서는 전도막(120)의 일부분을 로코스 공정으로 산화시킴으로써, 각각의 팁 에미터(120a)를 서로 분리시키는 동시에, 상기 팁 에미터(120a)의 끝을 매우 날카롭고 미세하게 형성할 수 있다.

다음으로, 도 11d에 도시한 바와 같이, 상기 로코스 산화막(120b)을 선택적 으로 제거한다. 이어서, 상기 팁 에미터(120a) 하부의 상기 제1절연막(110)의 일부를 선택적으로 식각하여, 상기 실리콘 기판(100)의 일부를 노출시키는 개구부(150)를 형성한다.

여기서, 상기 팁 에미터(120a)의 상부와 하부에 존재하는 상기 로코스 산화막(120b)과 제1절연막(110)의 일부를 제거한 후에, 상기 팁 에미터(120a)에 에이징(aging) 공정을 수행할 수 있다. 상기 에이징 공정은, 400℃ 이상의 진공 챔버내에서 고전압을 펄스로 인가하여 수행하는 것이 바람직하다. 상기 에이징 공정에 의해, 팁 에미터(120a)의 팁부분의 불순물이 제거되고, 순간적으로 팁부분이 녹아 재결정화될 수 있다.

또한, 상기 팁 에미터(120a)의 표면에, 일함수가 낮은 DLC막(미도시) 등을 추가로 코팅할 수도 있다.

그런 후에, 도 11e에 도시한 바와 같이, 상기 제3절연막(140) 상에 스페이서(160)를 형성하고 나서, 상기 스페이서(160) 상에 형광 패널(190)을 형성한다. 상기 형광 패널(190)은, 상술한 바와 같이 ITO로 이루어진 애노드(180)와, 상기 애노드(180)의 하면에 형성된 형광체층(170)을 포함하여 이루어질 수 있다.

상술한 바와 같은 본 발명의 제1실시예에 의하면, 로코스 공정을 통해 미세하고 날카로운 팁 에미터(120a)를 구현함으로써 전계 강화 요소를 높일 수 있고, 팁 에미터(120a)간의 거리를 줄여 방출 전류 밀도를 높이고, 턴온 전압을 낮출 수 있는 효과가 있다.

또한, 고가의 전자선 가열 증착법을 사용하지 않고, 일반적인 리소그래피 공 정으로 날카로운 팁 에미터(120a)를 구현할 수 있으므로, 경제적인 측면에서 매우 유리하며, 양산성을 높일 수 있는 장점이 있다.

실시예 2

< 전계 방출 소자 >

도 12를 참조하여 본 발명의 제2실시예에 대해 설명하기로 한다. 다만, 제2실시예의 구성 중 제1실시예와 동일한 부분에 대한 설명은 생략하고, 제2실시예에서 달라지는 구성에 대해서만 상술하기로 한다.

도 12는 본 발명의 제2실시예에 따른 FED의 구조를 나타낸 단면도이다.

도 12에 도시한 바와 같이, 본 발명의 제2실시예에 따른 FED는, 제1실시예에 따른 FED와 대부분의 구성이 동일하고, 다만, 개구부(150)와 대응하는 실리콘 기판(100)의 일부가 식각되어 있고, 상기 식각되지 않은 실리콘 기판(100)이 스페이서로 이용되고, 상기 식각되지 않은 실리콘 기판(100) 상에 제4절연막(200) 및 형광 패널(190)이 형성되어 있다는 점에서만 제1실시예와 다르다.

즉, 제2실시예에 따른 LED는, 형광 패널(190)과, 상기 형광 패널(190)의 하부에 차례로 형성되며, 상기 형광 패널(190)의 일부를 노출시키는 개구부(150)를 갖는 제4절연막(200), 실리콘 기판(100), 제1절연막(110), 전도막(120), 제2절연막(130) 및 제3절연막(140), 및 상기 전도막(120)의 측면으로부터 상기 개구부(150)의 중심부를 향해 연장 형성된 팁 에미터(120a)로 이루어져 있다.

여기서, 상기 제4절연막(200)은, SiO₂, Si₃N₄ 및 폴리이미드(polyimide)로 구성된 군으로부터 선택되는 어느 하나로 이루어지는 것이 바람직하다.

그리고, 상기 형광 패널(190)은 ITO 재질의 애노드(180)와, 상기 애노드(180)의 하면에 형성된 형광체층(170)으로 이루어지고, 상기 제1절연막(110)은 SiO₂ 로 이루어지며, 상기 전도막(120)과 팁 에미터(120a)는 실리콘 또는 폴리실리콘으로 이루어질 수 있다.

또한, 상기 제2절연막(130)은 SiO₂로 이루어지고, 상기 제3절연막(140)은 Si₃N₄로 이루어질 수 있다. 그리고, 상기 팁 에미터(120a)의 표면에는 DLC막(미도시)이 추가로 코팅되어 있을 수 있다.

이러한 제2실시예에 따른 FED는, 복수의 팁 에미터(120a)를 평면상에 배열시킴으로써, 제1실시예에서와 동일한 작용 및 효과를 얻을 수 있을 뿐 아니라, 실리콘 기판(100) 자체가 형광 패널(190)을 지지하는 스페이서 역할을 할 수 있고, 팁 에미터(120a)와 애노드(180)의 거리를 가깝게 유지할 수 있으므로, 제1실시예에 비하여 동작 전압을 크게 낮출 수 있고, 제조 공정을 단순화시킬 수 있는 장점이 있다.

< 전계 방출 소자의 제조방법 >

이하, 본 발명의 제2실시예에 따른 FED의 제조방법에 대하여 도 13a 내지 도 13f를 참조하여 상세히 설명한다.

도 13a 내지 도 13f는 본 발명의 제2실시예에 따른 FED의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

우선, 도 13a에 도시한 바와 같이, 실리콘 기판(100) 상에 제1절연막(110), 전도막(120), 제2절연막(130) 및 제3절연막(140)을 차례로 형성한다. 그런 다음, 상기 실리콘 기판(100)의 하부에 제4절연막(200)을 형성한다. 상기 제4절연막(200)은 SiO₂, Si₃N₄ 및 폴리이미드로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것이 바람직하다.

그런 후에, 상기 감광막 패턴을 식각 마스크로 이용하여, 도 13b에 도시한 바와 같이, 상기 제3절연막(140)을 식각한 다음, 상기 감광막 패턴을 제거한다.

다음으로, 상기 식각후 잔류된 제3절연막(140)에 의해 노출된 제2절연막(130) 부분을 선택적으로 식각하여, 상기 전도막(120)의 일부를 노출시킨다.

그런 다음, 도 13c에 도시한 바와 같이, 로코스 공정으로 상기 노출된 전도막(120)을 산화시켜 버즈-빅 형상의 로코스 산화막(120b)을 형성함과 동시에, 그 끝이 뾰족한 팁 에미터(120a)를 형성한다.

그 다음에, 도 13d에 도시한 바와 같이, 상기 로코스 산화막(120b)을 선택적으로 제거한다. 이어서, 상기 팁 에미터(120a) 하부의 상기 제1절연막(110) 부분을 선택적으로 식각하여, 상기 실리콘 기판(100)의 일부를 노출시키는 개구부(150) 를 형성한다.

그런 후에, 도면에 도시하지는 않았지만, 상기 팁 에미터(120a)의 불순물 제거 및 재결정화를 위한 에이징(aging) 공정을 수행하고 나서, 그 표면에 팁 에미터(120a)의 일함수를 낮추기 위해서 DLC막을 코팅할 수도 있다.

다음으로, 도 13e에 도시한 바와 같이, 상기 개구부(150)에 의해 노출된 상기 실리콘 기판(100) 및 상기 제3절연막(200)의 일부를 식각한다. 여기서, 상기 실리콘 기판(100)의 식각 공정은, KOH를 이용하여 수행하는 것이 바람직하다. 또한, 상기 실리콘 기판(100)의 식각 공정은, Deep-RIE(reactive ion etching) 방식을 적용하여 수행할 수 있다.

그런 다음, 도 13f에 도시한 바와 같이, 상기 제3절연막(200) 상에 상기 개구부(150)를 덮도록 형광 패널(190)을 형성한다. 상기 형광 패널(190)은, 애노드(180)와, 그 하면에 형성된 형광체층(170)을 포함한다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 개시된 실시예에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

앞에서 설명한 바와 같이, 본 발명에 따른 전계 방출 소자 및 그 제조방법에 의하면, 로코스 공정을 통해 미세하고 날카로운 복수의 팁 에미터를 평면상에 배열시킴으로써, 전계 강화 요소를 높일 수 있을 뿐만 아니라, 팁 에미터간의 거리를 줄일 수 있어 방출 전류 밀도를 높일 수 있고, 턴온 전압을 낮출 수 있다.

또한, 고가의 전자선 가열 증착법을 사용하지 않고, 일반적인 리소그래피 공정으로 날카로운 팁 에미터를 구현할 수 있는 바, 경제적인 측면에서 매우 유리하며, 양산성을 높일 수 있는 장점이 있다.

Claims

기판;

상기 기판 상에 차례로 형성되며, 상기 기판의 일부를 노출시키는 개구부를 갖는 제1절연막, 전도막 및 제2절연막;

상기 전도막의 측면으로부터 상기 개구부의 중심부를 향해 연장 형성된 팁 에미터;

상기 제2절연막의 상부에, 상기 제2절연막과 소정거리 이격되어 배치된 형광 패널; 및

상기 제2절연막과 상기 형광 패널 사이에 형성된 스페이서를 포함하는 전계 방출 소자.
제1항에 있어서,

상기 제1절연막은 SiO₂로 이루어진 것을 특징으로 하는 전계 방출 소자.
제1항에 있어서,

상기 전도막과 상기 팁 에미터는 실리콘 또는 폴리실리콘으로 이루어진 것을 특징으로 하는 전계 방출 소자.
제1항에 있어서,

상기 제2절연막은 SiO₂막 및 Si₃N₄막이 차례로 적층된 구조로 이루어진 것을 특징으로 하는 전계 방출 소자.
제1항에 있어서,

상기 팁 에미터의 표면에 형성된 DLC막을 더 포함하는 것을 특징으로 하는 전계 방출 소자.
형광 패널;

상기 형광 패널의 하부에 차례로 형성되며, 상기 형광 패널의 일부를 노출시키는 개구부를 갖는 제1절연막, 기판, 제2절연막, 전도막 및 제3절연막; 및

상기 전도막의 측면으로부터 상기 개구부의 중심부를 향해 연장 형성된 팁 에미터를 포함하는 전계 방출 소자.
제6항에 있어서,

상기 제1절연막은 SiO₂, Si₃N₄ 및 폴리이미드로 구성된 군으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 전계 방출 소자.
제6항에 있어서,

상기 제2절연막은 SiO₂로 이루어진 것을 특징으로 하는 전계 방출 소자.
제6항에 있어서,

상기 전도막과 상기 팁 에미터는 실리콘 또는 폴리실리콘으로 이루어진 것을 특징으로 하는 전계 방출 소자.
제6항에 있어서,

상기 제3절연막은 SiO₂막 및 Si₃N₄막이 차례로 적층된 구조로 이루어진 것을 특징으로 하는 전계 방출 소자.
제6항에 있어서,

상기 팁 에미터의 표면에 형성된 DLC막을 더 포함하는 것을 특징으로 하는 전계 방출 소자.
기판 상에 제1절연막, 전도막 및 제2절연막을 차례로 형성하는 단계;

상기 제2절연막을 선택적으로 식각하여 상기 전도막의 일부를 노출시키는 단계;

로코스 공정으로 상기 노출된 전도막을 산화시켜 로코스 산화막을 형성함과 동시에, 그 끝이 뾰족한 팁 에미터를 형성하는 단계;

상기 로코스 산화막을 선택적으로 제거하는 단계;

상기 팁 에미터 하부의 상기 제1절연막 부분을 선택적으로 식각하여 상기 기판의 일부를 노출시키는 개구부를 형성하는 단계;

상기 제2절연막 상에 스페이서를 형성하는 단계; 및

상기 스페이서 상에 형광 패널을 형성하는 단계를 포함하는 전계 방출 소자의 제조방법.
기판 상에 제1절연막, 전도막 및 제2절연막을 차례로 형성하는 단계;

상기 기판의 하부에 제3절연막을 형성하는 단계;

상기 제2절연막을 선택적으로 식각하여 상기 전도막의 일부를 노출시키는 단계;

로코스 공정으로 상기 노출된 전도막을 산화시켜 로코스 산화막을 형성함과 동시에, 그 끝이 뾰족한 팁 에미터를 형성하는 단계;

상기 로코스 산화막을 선택적으로 제거하는 단계;

상기 팁 에미터 하부의 상기 제1절연막 부분을 선택적으로 식각하여 상기 기판의 일부를 노출시키는 개구부를 형성하는 단계;

상기 개구부에 의해 노출된 상기 기판 및 상기 제3절연막의 일부를 식각하는 단계; 및

상기 제3절연막 상에 형광 패널을 형성하는 단계를 포함하는 전계 방출 소자의 제조방법.
제12항 또는 제13항에 있어서,

상기 제1절연막은 SiO₂을 이용하여 형성하는 것을 특징으로 하는 전계 방출 소자의 제조방법.
제12항 또는 제13항에 있어서,

상기 전도막은, 실리콘 또는 폴리실리콘을 이용하여 형성하는 것을 특징으로 하는 전계 방출 소자의 제조방법.
제12항 또는 제13항에 있어서,

상기 제2절연막은 SiO₂막 및 Si₃N₄막을 차례로 적층시켜 형성하는 것을 특징으로 하는 전계 방출 소자의 제조방법.
제13항에 있어서,

상기 제3절연막은 SiO₂, Si₃N₄ 및 폴리이미드로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 하는 전계 방출 소자의 제조방법.
제12항 또는 제13항에 있어서,

상기 개구부를 형성하는 단계 후에,

상기 팁 에미터에 에이징(aging) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 전계 방출 소자의 제조방법.
제12항 또는 제13항에 있어서,

상기 개구부를 형성하는 단계 후에,

상기 팁 에미터의 표면에 DLC막을 코팅하는 단계를 더 포함하는 것을 특징으로 하는 전계 방출 소자의 제조방법.
제13항에 있어서,

상기 기판의 일부를 식각하는 단계에서,

KOH를 이용하는 것을 특징으로 하는 전계 방출 소자의 제조방법.
제13항에 있어서,

상기 기판의 일부를 식각하는 단계에서,

Deep-RIE(reactive ion etching) 방식을 적용하는 것을 특징으로 하는 전계 방출 소자의 제조방법.