KR20060032116A - 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자 및 제조방법 - Google Patents

실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자 및 제조방법 Download PDF

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Abstract

본 발명은 수평형 전계 방출 소자에 관한 것이며, 보다 상세하게는 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 전계 방출 소자의 제조방법에 관한 것이다.
본 발명에 따른 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 전계 방출 소자의 제조방법은, 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법에 있어서, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크를 소정의 폭을 갖도록 패터닝하고, 소정 두께의 실리콘의 오리엔테이션에 따른 비등방성 식각을 하는 단계; (c) 상기 하부 절연막의 식각을 통하여 상기 실리콘을 하부 절연막과 분리시키는 단계; (d) 상기 실리콘을 전극으로 사용하기 위하여 도핑하는 단계;를 포함한다.
전자 방출원, lateral field emission device, field emission display, crystal orientation anisotropic etch, inter-electrode

Description

실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법{Non-volatile memory structure with well-ordered metal nanodots for multi-bit cell operation and its manufacturing}
도 1은 종래 기술에 의한 수평형 전계방출 소자의 제조공정을 순차적으로 도시한 공정 단면도이다.
도 2은 본 발명에 의한 일실시예로 실리콘 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조 방법에 대한 제1 실시예를 도시한 공정 단면도이다.
도 3는 본 발명에 의한 다른 실시예로 실리콘 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조 방법에 대한 제2 실시예를 도시한 공정 단면도이다.
도 4는 본 발명에 의한 다른 실시예로 실리콘 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조 방법에 대한 제3 실시예를 도시한 공정 단면도이다.
도 5는 본 발명에 따라 제조된 수평형 전계 방출소자의 실리콘의 투시도이다.
<도면의 주요부분에 대한 부호의 설명>
200 : SOI 기판 201 : 실리콘 기판
202 : 하부 절연막 203 : 실리콘
204 : 하드 마스크
본 발명은 수평형 전계 방출 소자에 관한 것이며, 보다 상세하게는 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 전계 방출 소자의 제조방법에 관한 것이다.
정보화 기술과 디지털 산업의 발전은 영상정보의 효율적인 전달을 위한 디스플레이 산업에 큰 변화를 가져와 기존의 음극선관(CRT; Cathode Ray Tube) 기반의 표시장치에서 휴대화, 대형화, 저소비 전력화, 경량 및 박형화 등의 강점을 지닌 평판 표시장치로 급속하게 대체되고 있다.
이러한, 평판 표시장치를 구현할 수 있는 디바이스는 플라즈마 표시장치(PDP; Plasma Display Panel), 유기발광 표시장치(OLED; Organic Light Emitting Display), 전계방출 표시장치(FED; Field Emission Display)의 발광형 디바이스와 액정 표시장치(LCD; Liquid Crystal Display)로 대표되는 수광형 디바이스가 있다.
여기서, 전계방출 표시장치는 음극선관과 동일하게 형광체의 발광을 이용한 표시소자로써, 음극선관의 뛰어난 특성을 유지하면서도 화상의 뒤틀림 없는 저 소비전력의 평면형 표시장치로 구현될 가능성이 높다.
이러한 전계방출 표시장치는 일반적으로 음극소자들로 구성된 전계방출 어레이(FEA; Field Emission Array), 형광물질이 도포된 양극패널 그리고 원하는 영역에만 발광이 일어나도록 하는 구동회로로 구성되어있다.
여기서, 각각의 전계방출 어레이는 초소형 전자총으로 동작하며, 게이트와 팁간에 일정 전압(수십 볼트)이 인가되면, 전자들이 팁으로부터 양자역학적으로 터널링되어 방출된다. 방출된 전자들은 더욱 큰 양극 전압(수백 볼트 ~ 수킬로 볼트)에 의해 형광체가 도포되어 있는 양극 쪽으로 가속되며, 전자들이 형광체에 충돌하게 되면 이 에너지에 의해 형광체 내의 특정 원소 내에 있는 전자들이 여기 되었다가 떨어지면서 빛을 발생한다.
따라서, 전계방출 표시장치는 전계에 의해 방출된 전자가 형광체를 여기시켜 빛을 발하는 음극선발광(Cathodoluminescence)에 의해 작동되기 때문에 음극선관에 가장 가까운 특성을 가지고 있는 평판 표시장치이다.
따라서, 음극선관이 가지는 광시야각, 광작동온도 범위, 고휘도, 고해상도등의 우수한 표시장치의 특성을 가지며, 응답속도가 빠르기 때문에 완벽한 동영상의 구현이 가능하다.
또한, 높은 전압에 비하여 잔류량이 매우 낮은 특성으로 인해, 동일한 크기의 PDP에 비하여 소비전력이 최대 1/3의 수준까지 낮아지며, 박막형이고, 반도체 공정에 의한 일괄 대량 제조가 가능하기 때문에 차세대 디스플레이로 주목 받고 있다.
하지만, 액정 표시장치에 비하여 높은 동작전압, 전압의 변화에 따라 발광 세기 변화가 선형으로 제어되지 않아 정밀도가 낮은 문제, 짧은 수명과 낮은 신뢰성, 저전압 형광체의 개발, 공정 단가 등의 문제가 있다.
이를 개선하기 위하여, 종래 기술에 의한 수평형 전계 방출 소자의 제조 방법을 보면 도 2와 같다.
도 1은 종래 기술에 의한 수평형 전계방출 소자의 제조공정을 순차적으로 도시한 공정 단면도이다.
도시된 바와 같이, 벌크 실리콘 기판(201)에 산화막(202)을 기른 후, 폴리 실리콘(203)을 증착한다. 상호전극간의 갭의 형성을 위하여 폴리 실리콘(203)을 패터닝하고 얇은 산화막을 키운다(204). 여기서 패터닝된 폴리 실리콘(203)에 키워진 산화막(204)의 두께가 상호 전극간 갭의 폭이된다(200A).
위와 같이, 패터닝된 폴리 실리콘(203)에 키워진 산화막(204)의 위에 두번째 폴리 실리콘(205)층을 증착시킨 후에(200B), 화학기계적 연마(CMP; Chemical Mechanical Polishing)를 이용하여 폴리 실리콘(203)을 제거한다. 이때, 폴리싱은 상호 전극 산화막에서 멈추게 된다(200C).
상호 전극 산화막과 폴리 실리콘하단의 산화막을 식각한 후, 알루미늄의 증착 및 패터닝을 통하여 수평형 전계 방출소자를 제조한다(200D).
이렇게 제조된 수평형 전계 방출소자의 경우에 예를 들어, 350nm의 상호 전극 갭을 갖는 5.4V의 동작전압과 9.3V에서 9 μA의 방출전류를 얻을 수 있다.
그러나, 소자응용에 있어서 낮은 동작 전압과 안정적이면서도 큰 방출전류를 얻을수록 표시장치의 효율이 증대된다는 점에서 볼때, 더 낮은 동작 전압과 더 큰 방출전류를 얻고, 소자의 신뢰도를 높일 수 있는 구조와 레이아웃이 필요하다.
이러한 종래기술의 문제점을 해결하기 위한 본 발명의 목적은, 낮은 동작전압과 높은 방출전류를 얻으며, 소자 노후에 따른 성능저하를 줄여 높은 신뢰성을 얻기 위하여 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자와 그 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은, 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법에 있어서, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크를 소정의 폭을 갖도록 패터닝하고, 소정 두께의 실리콘의 오리엔테이션에 따른 비등방성 식각을 하는 단계; (c) 상기 하부 절연막의 식각을 통하여 상기 실리콘을 하부 절연막과 분리시키는 단계; (d) 상기 실리콘을 전극으로 사용하기 위하여 도핑하는 단계;를 포함한다.
여기서, 상기 하드 마스크는 식각비율(etch rate)이 실리콘에 비하여 낮은 물질을 사용하는 것이 바람직한데, 상기 비등방성 식각을 위한 식각용액은 수산화 칼륨(KOH)인 것이 바람직하다.
또한, 상기 (b)단계에서, 상기 비등방성 식각은 다음식을 만족하되, tanθ>2Tsi/L 여기서, θ는 비등방성 식각 각도이고, Tsi는 실리콘의 두께이며, L은 하드마스크 패턴의 너비이다.
또한, 상기 (b)단계에서, 상기 비등방성 식각은 다음식을 만족하되, tanθ≤2Tsi/L 여기서, θ는 비등방성 식각 각도이고, Tsi는 실리콘의 두께이며, L은 하드마스크 패턴의 너비이고, 상기 (b)단계 이후에, 상기 비등방성 식각을 통해 패터닝된 실리콘 패턴이 분리되지 않은 경우에 식각을 통하여 상기 실리콘 패턴을 두 개의 전극으로 분리시키는 단계를 더 포함한다.
여기서, 상기 식각은 플라즈마 식각, 비등방성 습식식각, 등방성 습식식각 또는 건식식각 중 어느 하나인 것이 바람직하다.
또한, 상기 (c)단계에서, 상기 하부 절연막의 식각을 위하여 선택비(selectivity)가 높은 물질을 사용하는데, 상기 선택도가 높은 물질은 불산(HF)인 것이 바람직하다.
또한, 상기 (d)단계에서, 상기 도핑은 주입(implantation) 또는 확산공정(diffusion)을 이용한다.
또한, 상술한 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 제조방법에 의해, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자가 형성된다.
이러한, 상기 수평형 전계 방출소자를 구성하는 실리콘 전극은 다수개의 수평배열이 되는 것이 바람직하다.
이하, 본 발명에 의한 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조 방법에 대한 바람직한 실시예를 도 2 내지 도 4을 참조하여 상세하게 설명한다.
<제1 실시예>
도 2은 본 발명에 의한 일실시예로 실리콘 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조 방법에 대한 제1 실시예를 도시한 공정 단면도이다.
도시된 바와 같이, SOI(Silicon-on-Insulator) 기판(200)은 실리콘 기판(201)과, 하부 절연막(buried oxide)(202)과, 하부 절연막 위의 실리콘(203)으로 이루어진다(200A).
이러한, SOI 기판(200) 구조는 종래의 벌크 실리콘 공정에 비해 동일한 특징크기에서 더 높은 회로속도를 가지며, 동일 클럭속도에서의 훨씬 낮은 전력을 소모한다. 또한, 상당한 회로 밀도 이득을 가지고, 방사성에 기인한 오류에의 더욱 큰 면역성등의 장점을 가진다.
위와 같은 장점을 가진 SOI 기판(200)위에, 하드 마스크(204)를 형성한다(200B).
이때, 하드 마스크(204)는 향후 실리콘의 오리엔테이션에 따른 비등방성 식각시에 식각되지 않는 물질로 구성한다.
위와 같이, SOI 기판(200)위에 하드 마스크(204)를 형성한 이후에, 하드 마스크(204)가 소정의 폭 L을 갖도록 패터닝하고(200C), 실리콘의 오리엔테이션에 따른 비등방성 식각을 한다(200D). 이때, 비등방성 식각을 위한 식각용액은 수산화 칼륨(KOH)인 것이 바람직하다.
또한, 위와 같이 실리콘(203)의 비등방성 식각을 한다(200D). 이 때, 실리콘(203)의 두께 Tsi와 패턴의 너비인 L이 식각 각도인 θ에 따라 tanθ=2Tsi/L의 관계를 만족하게 된다.
여기서, 비등방성 식각을 통해 패터닝된 실리콘 패턴이 분리되지 않았기 때문에 식각을 통하여 실리콘 패턴을 두 개의 전극으로 분리시킨다(200E).
이때, 실리콘 패턴을 분리시키기 위하여 플라즈마 식각, 비등방성 습식식각, 등방성 습식식각 또는 건식식각 중 어느 하나를 이용하는 것이 바람직하다.
또한, 실리콘 패턴을 두 개의 전극으로 분리 시킨후에 하부 절연막(202)을 식각하며, 이때, 하부 절연막(202)의 식각을 위하여 선택비(selectivity)가 높은 물질을 사용하며, 선택도가 높은 물질은 불산(HF)인 것이 바람직하다.
이후에, 하드 마스크(204)를 제거하고 실리콘(203)이 전극으로 동작하기 위하여 도핑을 한다(200F).
이때, 도핑은 주입(implantation) 또는 확산 공정(diffusion)을 이용하는 것이 바람직하다.
<제2 실시예>
도 3는 본 발명에 의한 다른 실시예로 실리콘 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조 방법에 대한 제2 실시예를 도시한 공정 단면도이다.
제2 실시예에서는 도 2에 도시된 제조방법의 도 200A 내지 도 200C 단계의 공정 방법 및 과정은 동일하므로 이하 생략한다.
도 200C 단계 이후에, 실리콘(303)의 비등방성 식각을 한다(300D). 이 때, 실리콘(303)의 두께 Tsi와 패턴의 너비인 L이 식각 각도인 θ에 따라 tanθ<2Tsi/L의 관계를 만족하게 된다.
여기서, 비등방성 식각을 통해 패터닝된 실리콘 패턴이 분리되지 않았기 때문에 식각을 통하여 실리콘 패턴을 두 개의 전극으로 분리시킨다(300E). 이하, 공정은 제1 실시예와 동일하므로 생략한다.
<제3 실시예>
도 4는 본 발명에 의한 다른 실시예로 실리콘 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조 방법에 대한 제3 실시예를 도시한 공정 단면도이다.
제3 실시예에서는 도 2에 도시된 제조방법의 도 200A 내지 도 200C 단계의 공정은 동일하므로 이하 생략한다.
도 200C 단계 이후에, 실리콘(403)의 비등방성 식각을 한다(400D). 이 때, 실리콘(403)의 두께 Tsi와 패턴의 너비인 L이 식각 용액의 사용에 따른 식각 각도인 θ와의 tanθ>2Tsi/L의 관계를 만족하게 된다.
여기서, 비등방성 식각을 통해 패터닝된 실리콘 패턴이 분리되었기 때문에, 제1 실시예 및 제2 실시예와는 다르게 별도의 식각을 통하여 실리콘 패턴을 분리하는 과정은 추가되지 않는다.
위와 같이, 도 400E 과정 이후에, 하부 절연막(402)을 식각하는데, 이때, 하부 절연막(402)의 식각을 위하여 선택비가 높은 물질을 사용하며, 이 물질은 불산(HF)인 것이 바람직하다.
이후에, 하드 마스크(404)를 제거하고 실리콘(403)이 전극으로 동작하기 위하여 도핑을 한다(400F).
이때, 도핑은 주입(implantation) 또는 확산 공정(diffusion)을 이용하는 것이 바람직하다.
위와 같이 제1 실시예 내지 제3 실시예를 통하여 제조된 수평형 전계 방출소자는 신뢰성의 향상과 소자 성능의 향상을 위하여 도 5와 같은 방법으로 사용될 수 있다.
도 5는 본 발명에 따라 제조된 수평형 전계 방출소자의 실리콘의 투시도이다.
도시된 바와 같이, 전극이 손가락 모양으로 형성되어 있기 때문에 전계 방출 횟수에 따른 노후에 따라 팁이 무디어 지는 영향에 따른 소자 성능 저하를 줄일 수 있다.
상술한 제1 실시예 내지 제3 실시예에 따른 제조방법에 의해, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자가 형성된다.
이러한, 상기 수평형 전계 방출소자를 구성하는 실리콘 전극은 다수개의 수평배열이 되는 것이 바람직하다.
본 발명에 따른 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법은, 간단하고 재현성 있으며 향상된 특성을 갖는 소자를 제조할 수 있어 전계방출 표시장치의 제조에 기여 할 수 있다.
또한, 제안된 수평형 전계 방출소자를 주사전자현미경(scanning electron microscope)과 이-빔 나노라이터(E-beam nanowriter) 등의 전자총(electron gun)으로 사용할 수 있기 때문에 향후 반도체 산업뿐 만 아니라 나노 기술(nano technology)의 산업 전반에 걸쳐 파급효과가 크다.
또한, 현재 반도체 공정을 이용한 매우 실용적인 기술이고 기존의 수평형 전계 방출소자보다 간단하게 상호 전극간의 폭이 좁은 소자를 형성할 수 있기 때문에, 동작전압(turn-on voltage)을 낮추며 방출전류(emission current)를 높일 수 있으며, 소자 레이아웃 및 구조상 장점을 통하여 소자 노후에 따른 성능저하를 줄일 수 있어 높은 신뢰성을 얻을 수 있다.

Claims (11)

  1. 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법에 있어서,
    (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;
    (b) 상기 하드 마스크를 소정의 폭을 갖도록 패터닝하고, 소정 두께의 실리콘의 오리엔테이션에 따른 비등방성 식각을 하는 단계;
    (c) 상기 하부 절연막의 식각을 통하여 상기 실리콘을 하부 절연막과 분리시키는 단계;
    (d) 상기 실리콘을 전극으로 사용하기 위하여 도핑하는 단계;
    를 포함하는, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법.
  2. 제1항에 있어서,
    상기 (a)단계에서 상기 하드 마스크는 식각비율(etch rate)이 실리콘에 비하여 낮은 물질을 사용하는, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법.
  3. 제1항에 있어서,
    상기 (b)단계의 상기 비등방성 식각을 위한 식각용액은 수산화 칼륨(KOH)인, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법.
  4. 제1항에 있어서,
    상기 (b)단계에서, 상기 비등방성 식각은 다음식을 만족하되,
    tanθ>2Tsi/L
    여기서, θ는 비등방성 식각 각도이고, Tsi는 실리콘의 두께이며, L은 하드마스크 패턴의 너비인, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법.
  5. 제1항에 있어서,
    상기 (b)단계에서, 상기 비등방성 식각은 다음식을 만족하되,
    tan≤2Tsi/L
    여기서, θ는 비등방성 식각 각도이고, Tsi는 실리콘의 두께이며, L은 하드마스크 패턴의 너비이고,
    상기 (b)단계 이후에, 상기 비등방성 식각을 통해 패터닝된 실리콘 패턴이 분리되지 않은 경우에 식각을 통하여 상기 실리콘 패턴을 두 개의 전극으로 분리시키는 단계를 더 포함하는, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법.
  6. 제5항에 있어서,
    상기 식각은 플라즈마 식각, 비등방성 습식식각, 등방성 습식식각 또는 건식식각 중 어느 하나인, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법.
  7. 제1항에 있어서,
    상기 (c)단계에서, 상기 하부 절연막의 식각을 위하여 선택비(selectivity)가 높은 물질을 사용하는, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법.
  8. 제7항에 있어서,
    상기 선택도가 높은 물질은 불산(HF)인, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법.
  9. 제1항에 있어서,
    상기 (d)단계에서, 상기 도핑은 주입(implantation) 또는 확산 공정(diffusion)을 이용하는, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자의 제조방법.
  10. 제1항 내지 제10항 중 어느 한 항의 제조 방법에 의하여 제조된 실리콘의 오 리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자.
  11. 제10항에 있어서,
    상기 수평형 전계 방출소자를 구성하는 실리콘 전극은 다수개의 수평배열이 되는, 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자.
KR1020040081137A 2004-10-11 2004-10-11 실리콘의 오리엔테이션에 따른 비등방성 식각을 이용한 수평형 전계 방출소자 및 제조방법 KR100607044B1 (ko)

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