JPH10188785A - 平面ｆｅｄスクリーンの製造方法および平面ｆｅｄスクリーン - Google Patents

平面ｆｅｄスクリーンの製造方法および平面ｆｅｄスクリーン

Info

Publication number
JPH10188785A
JPH10188785A JP27109497A JP27109497A JPH10188785A JP H10188785 A JPH10188785 A JP H10188785A JP 27109497 A JP27109497 A JP 27109497A JP 27109497 A JP27109497 A JP 27109497A JP H10188785 A JPH10188785 A JP H10188785A
Authority
JP
Japan
Prior art keywords
manufacturing
layer
fed screen
flat
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP27109497A
Other languages
English (en)
Inventor
Livio Baldi
リヴィオ・バルディ
Maria Santina Marangon
マリア・ザンティーナ・マランゴン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
SGS Thomson Microelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics SRL filed Critical SGS Thomson Microelectronics SRL
Publication of JPH10188785A publication Critical patent/JPH10188785A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02—Manufacture of electrodes or electrode systems
    • H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
    • H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
    • H01J1/02—Main electrodes
    • H01J1/30—Cold cathodes, e.g. field-emissive cathode
    • H01J1/304—Field-emissive cathodes
    • H01J1/3042—Field-emissive cathodes microengineered, e.g. Spindt-type

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Cold Cathode And The Manufacture (AREA)
  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
  • Electrodes For Cathode-Ray Tubes (AREA)

Abstract

(57)【要約】 【課題】 一般的なマイクロエレクトロニクス技術と設
備を使用して遙かに少ないコストにてマイクロチップを
形成することを可能にする製造方法を提供する。 【解決手段】 平面ＦＥＤスクリーンのカソードを画定
しそのスクリーンのグリッドを指向する電荷放出材料の
構造体１４は、管状体で小さな曲率半径の部分１６を有
する。この構造体１４は、第１の導電層３および抵抗層
５を第２の導電層８から分離している誘電層６内に開口
部を形成し、開口部の壁をカバーする導電材料の層およ
び導電層を堆積し、放出チップである部分１６が付いて
いる内側に傾斜したエッジ１５を形成するように、壁を
カバーする部分の上端から導電材料の層を取り除くため
に導電材料の層を異方性的にエッチングすることによっ
て得られる。この後、構造体１４を囲む誘電層６の部分
を取り除く。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は平面ＦＥＤ（Field
Emission Display：電界放出ディスプレイ）スクリーン
の製造方法およびその方法によって得られた平面スクリ
ーンに関するものである。
【０００２】
【従来の技術】周知のように、ポータブルな電子機器
（ラップトップコンピュータ、個人用オーガナイザ、ポ
ケット形ＴＶ、電子ゲーム）へ向かう傾向が継続してい
るため、奥行きが浅く軽量で電流消費の少ない小型のモ
ノクロスクリーンまたはカラースクリーンに対する膨大
な需要がもたらされている。従来のブラウン管を使用し
たのでは寸法と奥行きについての要求事項に適合できな
いので、現在様々な技術が研究されている。その技術の
中で、問題となっている特定用途に対して最も興味深い
ものは、ＬＣＤ（液晶ディスプレイ）技術の他には、Ｆ
ＥＤ技術であり、この技術によって消費電力が少なく、
ＣＲＴと同様のカラー品質が得られ、どの角度からでも
見ることができるという利点を得ることができる。
【０００３】このＦＥＤ技術（例えば、C.A. Spindt の
米国特許第３，６６５，２４１号、第３，７５５，７０
４号、第３，８１２，５５９号、第５，０６４，３６９
号、およびK. Wasa らの米国特許第３，８７５，４４２
号の対象）は、真空加速された電子のボンバードによっ
てガラススクリーン上に堆積された発光性合成物を励起
させることによって光が放出されるという点では、従来
のＣＲＴ技術と同様である。２つの技術間の主な相違点
は、電子ビームを発生しコントロールする方法にある。
すなわち、従来のＣＲＴ技術は、単一のカソード（また
はカラー当たりのカソード）を使用し、電子ビームは電
界によってコントロールされスクリーン全体をスキャン
する。これに対してＦＥＤ技術では、スクリーンに平行
にスクリーンから少し離して配置したグリッドによって
それぞれがコントロールされるマイクロチップからなる
多数のカソードを使用し、グリッド電圧とカソード電圧
の適切な組み合わせによってこのマイクロチップを逐次
的に励起することによってスクリーンがスキャンされ
る。
【０００４】マトリックスの列を形成するカソード接続
体は、ストリップの形状の第１の低抵抗率の導電層から
なる。この第１の導電層の上に、誘電層によって電気的
に絶縁して、システムのグリッドを形成する第２の導電
層を、平行なストリップ形状にて、前者に垂直かつマト
リックスの行を形成するように設ける。第２の導電層
（グリッド）および誘電層は、第１の導電層まで延在す
るとともにマイクロチップを第１の導電層に電気的に接
触するように適応させた開口部を備えている。
【０００５】電子放出はマイクロチップを通して発生す
るもので、このマイクロチップは、その先端で電界が増
大することを利用するためにほぼ円錐形をして、先端材
料（例えば、金属）と真空との間の障壁を減らしてい
る。しかしながら、電子放出はエミッタの小さな曲率半
径にほぼ依存するので、文献で引用されているように、
プリズム状またはダブル円錐状の電極を利用して、効率
的な放出を理論的に可能にすることもできる。
【０００６】カソードおよびマイクロチップを形成する
方法は、例えば前述のSpindtの特許および米国特許第
４，８５７，１６１号、第４，９４０，９１６号および
第５，１９４，７８０号に記載されている。さらに特定
して言うと、米国特許出願第４，８５７，１６１号で
は、以下のステップからなる。
【０００７】１．第１の導電層（カソード）を、絶縁基
板（ガラス）上に堆積する。
【０００８】２．第１の導電層をマスクしエッチングし
て、マトリックスの列を形成する（カソード接続体）。
【０００９】３．誘電層を堆積する。
【００１０】４．第２の導電層（グリッド）を堆積す
る。
【００１１】５．第２の導電層と誘電層の中に、直径が
1.２〜1.５ｍｍで第１の導電層まで延在する円形の開口
部をマスキングによって画定する。
【００１２】６．そのように形成された構造体の上に、
ニッケルが開口部に入るのを防ぐために、高角度スパッ
タリングによってニッケル層を堆積する。
【００１３】７．ある金属（例えば、モリブデン）を次
にスパッタリングによって堆積する。開口部の金属は第
１の導電層に直接接触してチップを形成する。このステ
ップは垂直またはほぼ垂直なスパッタリングによって行
われ、開口部の壁およびニッケル層のシールド効果のた
めに開口部の底に金属が堆積され、グリッド電極とほぼ
同じ高さのチップを備えた円錐形状となる。
【００１４】８．第２の導電層上のニッケル層は電気化
学エッチングによって取り除かれ、開口部の中に形成さ
れた円錐状のチップを損傷することなく、グリッド上に
堆積した金属をリフトオフする。
【００１５】９．第２の導電層および誘電層の周辺部が
エッチングされ、カソード接続体の端部を解放する。
【００１６】１０．第２の導電層をマスクしエッチング
して、マトリックスの行を形成する（グリッド接続
体）。
【００１７】１１．アノードとして動作する導電材料の
コーティングを第２のガラス基板上に堆積する。カソー
ドルミネセンス層を堆積する。そして、第２の基板を、
カソードルミネセンス層とグリッド接続体との間にラン
ダムに配置したスペーサとともにグリッド上に位置させ
る。
【００１８】
【発明が解決しようとする課題】上述の方法には次の欠
点がある。すなわち、ステップ６の高角度のニッケル堆
積は、問題のタイプの平面スクリーンの基板の寸法がか
なり大きい（約２７×３６ｃｍ）ために極めて困難であ
る。また、基板全体を確実に均一に堆積する必要がる。
さらに、確実に等方性的に堆積するために、基板を堆積
の間に回転させるという事実がある。このために、上述
のステップには、複雑でかさばっていて高価な特別に設
計された装置を使用しなければならない。
【００１９】本発明の目的は、一般的なマイクロエレク
トロニクス技術と設備を使用し、もって遙かに少ないコ
ストにてマイクロチップを形成することを可能にする製
造方法を提供することであり、これにより達成できる結
果により大きな信頼性を与えることになる。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００２２】本発明によれば、それぞれ特許請求の範囲
１〜１５で請求するように、平面ＦＥＤスクリーンを製
造する方法およびその方法で得られる平面スクリーンを
提供する。
【００２３】実際上、本発明によれば、小さな曲率半径
を有する部分を特徴とする管状のマイクロチップは、誘
電層中に開口部を形成し、開口部の壁を覆う導電材料の
層を堆積し、導電材料の層を異方性的にエッチングして
壁を覆う部分の上端部から他の場所の間でそれを取り除
き、上端部にテーパが付いた管状のマイクロチップを形
成する。続いて、マイクロチップの周りの誘電層を選択
的にエッチングすることによって得ることができる。
【００２４】
【発明の実施の形態】２つの好適な制限されない本発明
の実施の形態を、添付の図面を参照して説明する。
【００２５】図１〜図５は、実施の形態１に基づいて、
各種の製造ステップにおける半導体材料のウェハの斜視
図を取り入れた断面図を示す。
【００２６】図６〜図１３は、実施の形態２に関する同
様の断面図を示す。
【００２７】（実施の形態１）図１を参照し、まず最初
に、第１の導電層３（例えば、クロミウム、モリブデ
ン、アルミニウム、ニオブ、タングステン、タングステ
ン珪化物、チタン珪化物、ドープしたアモルファスまた
は単結晶シリコン）を絶縁材料（例えば、セラミックま
たはガラス）の基板１上に堆積する。次に、第１の導電
層３をマスクしエッチングして、マトリックス（カソー
ド接続体）の列を形成して図１に示す構造体を得る。
【００２８】次に、マイクロチップ内の電流を制限した
りさらに良く流すために、例えばドープしたシリコンの
複数の層からなる高抵抗率の抵抗層５を第１の導電層３
の上に堆積する。誘電（例えば、シリコン酸化物）層６
を次に堆積して、カソードをグリッド導体から絶縁す
る。第２の導電層８（例えば、第１の導電層３と同じ材
料）を堆積してグリッド電極として作用させる。そし
て、マスキングおよびその後のエッチングにより、開口
部１０を第２の導電層８および誘電層６の中に画定し
て、図２に示すように、高抵抗率の抵抗層５まで延在す
る垂直な壁（例えば、直径が0.８〜1.５μｍの円形）の
付いた井戸を形成する。
【００２９】続いて、最終的にマイクロチップを形成す
る導電層１２を、ＣＶＤによって堆積する。導電層１２
は、金属好ましくはタングステンが有利であり、それは
約４００〜５００℃の温度でＷＦ6 、Ｈ2 およびＳｉＨ
4 からＣＶＤによって容易に堆積でき、このためガラス
基板とも両立し得る。この場合、開口部１０を形成した
後でかつ導電層１２を堆積する前に、チタン／チタン窒
化物（簡単のため図３にのみ示してある）の薄い層１１
をスパッタリングまたはＣＶＤによって堆積して、導電
層１２が堆積および付着することを支援することが好ま
しい。この代わりに、単結晶またはアモルファスシリコ
ンを導電層１２に使用することもできる。導電層１２の
全体の厚さ（もしある場合、層１１を含む）は、４００
〜８００ｎｍの範囲にあることが好ましく、開口部１０
の直径のほぼ半分以下でなければならない。ＣＶＤによ
れば、円形の開口部１０の壁および底部を確実にかなり
平坦に被覆できる。図３の構造体はこのようにして得ら
れたものである。
【００３０】この後、導電層１２をエッチングして、マ
イクロチップを形成する。さらに詳細に説明すると、例
えば導電層１２がタングステンから作られている場合、
ＳＦ6 、ＡｒおよびＯ2 の混合物の中で、異方性Ｒ．
Ｉ．Ｅ（Reactive Ion Etching：反応イオンエッチン
グ）ステップを実行して、グリッド電極（第２の導電層
８）の平坦な表面および開口部１０の底部からすべての
タングステンを取り除く。カソード（第１の導電層３お
よび抵抗層５）およびグリッド電極（第２の導電層８）
を、ドープしたアモルファスシリコンから形成し、導電
層１２をタングステンまたは一般にエッチングに対して
感度の異なる材料から形成することによって、第１の導
電層３，５および８を損傷することなく、導電層１２を
選択的にエッチングできる。
【００３１】導電層１２は、開口部１０の壁上では一層
厚くなっているので、エッチングによって壁に導電層１
２の残留物が残ることになり、内側にテーパの付いた上
端を有する円筒形の構造体が形成され、一方、導電層１
２は開口部の底から取り除かれるかまたはほとんど取り
除かれる。一般に、開口部の底部に残るタングステンの
量は、堆積された厚さと開口部の直径との比率および実
行されたエッチングの量に依存する。堆積およびエッチ
ング条件が与えられれば、円筒形の構造体の上端は、円
筒構造の外壁を持ち、放射に好適な小さな曲率半径（チ
ップ）の部分を形成する高角度側面にすることができ
る。
【００３２】第２の導電層８および開口部１０の底部か
らのタングステン残留物を完全に取り除くため、また円
筒形構造体のエッジをグリッド導体（第２の導電層８）
の高さ以下に低くするための２つを確実に行うために、
エッチングを継続してある量の、例えば基本的なエッチ
ング時間の２０〜３０％増の、オーバーエッチングを行
うと都合がよい。これを行うと図４に示す構造体ができ
あがることになり、この図では得られた円筒形の構造体
を１４で示し、第２の導電層１２の高さ以下のテーパの
付いたエッジを１５で示し、また小さな曲率半径で放出
面を構成する部分を１６で示してある。
【００３３】その後、円筒形の構造体１４を囲む誘電層
６の部分を、等方性エッチングによって取り除く。例え
ば、誘電層６がシリコン酸化物でできている場合、エッ
チングは希釈したＨＦ溶液中で行う。この代わりに、等
方性（例えば、間接プラズマ）エッチングを行って、図
５の構造体を得ることができる。この図では、等方性エ
ッチングによって誘電層６中に形成されたキャビティ１
８を示している。このステップは、円筒形の構造体１４
（マイクロチップ）と第２の導電層８（カソード）との
間の表面電導の問題を安全に除去するのに役に立つ。
【００３４】グリッド接続体を形成するための周知のス
テップで製造ステップは進行する。すなわち、第２の導
電層８をマスキングしエッチングすることにより、カソ
ードの外部接触領域を形成するとともにアノードおよび
発光構造を形成する。
【００３５】（実施の形態２）図６〜図１３によって、
第２のやや複雑な実施の形態を示す。この実施の形態で
はマイクロチップの上部放出エッジとグリッドとの間の
距離を一層良くコントロールし、このためスクリーンを
コントロールするために必要な電圧を低くすることがで
きる。
【００３６】実施の形態２では、既に説明したように、
第１の導電層３を堆積する。エッチングを実行しマトリ
ックスの列を画定する。高抵抗率の抵抗層５、誘電層６
および第２の導電層８を堆積する。この時点で、レジス
トマスク２１（図６）を堆積し、第２の導電層８にまで
しか延在しない第１の開口部（第１のキャビティ）２２
を形成する。この目的のために、第２の導電層８の材料
に選択的異方性反応イオンエッチングを実施して、図６
の構造体を得る。ここで例えば、第２の導電層８がアモ
ルファスシリコンで誘電層６がシリコン酸化物の場合
は、この反応イオンエッチングを容易に実施できる。
【００３７】レジストマスク２１を取り除いた後、スペ
ーシング層２３を堆積する。この場合その誘電材料は、
第２の導電層８（グリッド導体）および下側の誘電層６
の両方の材料について選択的エッチングができるように
選ぶことが好ましい。例えばスペーシング層２３は、Ｃ
ＶＤ、あるいは堆積温度を低くするためにプラズマの支
援を伴ったＣＶＤ（ＰＥＣＶＤ）によって堆積した窒化
シリコンで作ることができる。スペーシング層２３の厚
さは、円形の第１の開口部２２の直径によって異なり、
図７に示す構造体を作るには約２００〜４００ｎｍで良
い。
【００３８】スペーシング層２３を次に第２の導電層８
まで、第１の開口部２２内では誘電層６までＲＩＥによ
って異方性的にエッチングして、第１の開口部２２の壁
にスペーサ２５を形成する（図８）。スペーシング層２
３のエッチングが第２の導電層８と誘電層６との両方の
材料について選択性の問題がある場合、第１の開口部２
２を形成するためのマスクレジストマスク２１を堆積す
る前に、シリコン酸化物（図示せず）の薄い保護層を堆
積することができる。
【００３９】第２の導電層およびスペーサ２５をシール
ドとして使用して、第１の開口部２２の誘電層６を次に
ＲＩＥによって異方性的に高抵抗率の抵抗層５までエッ
チングして、開口部２７（図９）を形成する。この後
に、図３および図４を参照して説明したように、マイク
ロチップを形成するステップが続く。さらに詳細に説明
すると、チタン／チタン窒化物の層２８（簡単のため図
１０にのみ示してある）を最初に堆積し、次に導電層２
９（例えば、図１０ではタングステン）を堆積すること
が好ましい。これに続いて、層２８および導電層２９を
ＲＩＥによって異方性的にエッチングして、それらを第
２の導電層８の表面および開口部２７の底部から取り除
く。しかしながら、この場合、スペーサ２５が存在して
いることを考慮すると、層２８および導電層２９を第２
の導電層８の表面から取り除くための必要性によっての
みエッチング時間が決定される。この結果、マイクロチ
ップが、実施の形態１のように、小さな曲率半径の部分
３２を備えたテーパ付きのエッジ３１を示すような図１
１の構造体が生ずることになる。
【００４０】次に、例えば熱リン酸溶液または間接プラ
ズマ（図１２）の中にて、スペーサ２５を異方性エッチ
ングによって取り除く。図５に関連して説明したよう
に、円筒形の構造体３０を囲む誘電層６の部分を、等方
性エッチングによって取り除き、キャビティ１８（図１
３）を得る。第２の導電層８をマスクしエッチングし
て、マトリックスの行（グリッド接続体）を形成し、最
終的な操作を実行してスクリーンを得る。
【００４１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４２】たとえば、ここで説明し図示した方法とス
クリーンに対して、本発明の範囲から逸脱せずに、変更
を行うことができることは明瞭である。特に、ここに記
載した以外の材料も都合良く使用できる。特に、有機材
料（ポリイミド樹脂）は誘電体の材料として使用でき、
酸素プラズマ中でエッチングできる。導電層（カソード
およびグリッド）は、マイクロチップとは異なる材料
（例えば、タングステン、タングステン珪化物、クロム
またはニオブの導電層、アモルファスシリコンのマイク
ロチップ）か、または、第２の導体用のシリコン酸化物
のような保護層を使用し、タングステンのような金属の
層が付いたマイクロチップを選択的にカバーすることに
より同じ材料（例えば、ドープしたアモルファスシリコ
ン）から作ることができる。さらに、２つの導電層は、
例えばここで示した材料から選択して、異なる材料から
作ることができる。
【００４３】以上の説明では主として本発明者によって
なされた発明をその利用分野である平面ＦＥＤスクリー
ンに適用した場合について説明したが、これに限定され
るものではない。
【００４４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４５】すなわち、説明した方法には、次のような
利点がある。第１に、この方法は周知の技術および標準
的なマイクロエレクトロニクス設備を使用してカソード
マイクロチップを形成する方法を提供し、このため、こ
れまでＦＥＤスクリーンに提案されてきた技術と比較し
てコストを下げることができる。さらに、周知の技術を
使用するため、程度の高い操作性およびこの方法と結果
について信頼性を確実なものにする。必要なステップ
も、大型スクリーンの場合に優れた結果をもたらす。こ
のために得られるスクリーンは、マイクロチップの高角
度放射面が広範囲であるため、その放射効率が優れてお
り、電子の放射が容易になっている。この説明した方法
は、開口部の直径または堆積された層の厚さにほとんど
無関係であり、特に実施の形態２では、グリッドとマイ
クロチップとの間の距離を正確にコントロールするの
で、このためスクリーンをコントロールするために必要
な電圧を低くし一層均一な放射を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である平面ＦＥＤスクリ
ーンの製造方法の一製造ステップにおける半導体材料の
ウェハの斜視図を取り入れた断面図である。
【図２】本発明の実施の形態１である平面ＦＥＤスクリ
ーンの製造方法の一製造ステップにおける半導体材料の
ウェハの斜視図を取り入れた断面図である。
【図３】本発明の実施の形態１である平面ＦＥＤスクリ
ーンの製造方法の一製造ステップにおける半導体材料の
ウェハの斜視図を取り入れた断面図である。
【図４】本発明の実施の形態１である平面ＦＥＤスクリ
ーンの製造方法の一製造ステップにおける半導体材料の
ウェハの斜視図を取り入れた断面図である。
【図５】本発明の実施の形態１である平面ＦＥＤスクリ
ーンの製造方法の一製造ステップにおける半導体材料の
ウェハの斜視図を取り入れた断面図である。
【図６】本発明の実施の形態２である平面ＦＥＤスクリ
ーンの製造方法の一製造ステップにおける半導体材料の
ウェハの斜視図を取り入れた断面図である。
【図７】本発明の実施の形態２である平面ＦＥＤスクリ
ーンの製造方法の一製造ステップにおける半導体材料の
ウェハの斜視図を取り入れた断面図である。
【図８】本発明の実施の形態２である平面ＦＥＤスクリ
ーンの製造方法の一製造ステップにおける半導体材料の
ウェハの斜視図を取り入れた断面図である。
【図９】本発明の実施の形態２である平面ＦＥＤスクリ
ーンの製造方法の一製造ステップにおける半導体材料の
ウェハの斜視図を取り入れた断面図である。
【図１０】本発明の実施の形態２である平面ＦＥＤスク
リーンの製造方法の一製造ステップにおける半導体材料
のウェハの斜視図を取り入れた断面図である。
【図１１】本発明の実施の形態２である平面ＦＥＤスク
リーンの製造方法の一製造ステップにおける半導体材料
のウェハの斜視図を取り入れた断面図である。
【図１２】本発明の実施の形態２である平面ＦＥＤスク
リーンの製造方法の一製造ステップにおける半導体材料
のウェハの斜視図を取り入れた断面図である。
【図１３】本発明の実施の形態２である平面ＦＥＤスク
リーンの製造方法の一製造ステップにおける半導体材料
のウェハの斜視図を取り入れた断面図である。
【符号の説明】
１ 基板 ３ 第１の導電層 ５ 抵抗層 ６ 誘電層（絶縁層） ８ 第２の導電層 １０ 開口部 １１ 層 １２ 導電層 １４ 構造体（部分、放出構造体） １５ エッジ（上面、端面） １６ 部分 １８ キャビティ ２１ レジストマスク ２２ 第１の開口部 ２３ スペーシング層 ２５ スペーサ ２７ 開口部 ２８ 層 ２９ 導電層 ３０ 構造体（部分、放出構造体） ３１ エッジ ３２ 部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マリア・ザンティーナ・マランゴン イタリア国、20063 チェルンシュコ・ス ル・ナヴィグリオ、ヴィア・ブオナルロッ ティ、38

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電層（３，５）を形成するステ
    ップと、 前記第１の導電層の上に絶縁層（６）を形成するステッ
    プと、 前記絶縁層の上に第２の導電層（８）を形成するステッ
    プと、 前記第２の導電層および前記絶縁層の中に壁を有する開
    口部（１０；２７）を形成するステップとを有する平面
    ＦＥＤスクリーンの製造方法であって、 前記開口部の前記壁を電荷放出材料の部分（１４；３
    ０）でカバーするステップと、 電荷放出材料の前記部分を異方性的にエッチングするス
    テップとをさらに備えることを特徴とする平面ＦＥＤス
    クリーンの製造方法。
  2. 【請求項２】 請求項１記載の平面ＦＥＤスクリーンの
    製造方法であって、異方性的にエッチングする前記ステ
    ップに、電荷放出材料の前記部分（１４；３０）を囲む
    前記絶縁層（６）の選択領域を取り除くステップが続く
    ことを特徴とする平面ＦＥＤスクリーンの製造方法。
  3. 【請求項３】 請求項２記載の平面ＦＥＤスクリーンの
    製造方法であって、前記取り除くステップは、前記第１
    および第２の導電層（３，５，８）および電荷放出材料
    の前記部分（１４；３０）に関して選択的に前記絶縁層
    （６）を等方性的にエッチングするステップからなるこ
    とを特徴とする平面ＦＥＤスクリーンの製造方法。
  4. 【請求項４】 請求項１〜３のいずれか１項に記載の平
    面ＦＥＤスクリーンの製造方法であって、前記カバーす
    るステップは、前記絶縁層（６）の上および前記開口部
    （１０；２７）の中に導電材料の層（１２；２９）を形
    成するステップからなり、前記異方性的にエッチングす
    るステップは、前記導電材料層の部分を前記第２の導電
    層（８）、前記開口部の底部および電荷放出材料の前記
    部分（１４；３０）の上部エッジから部分的に取り除く
    ステップからなり、前記開口部の前記壁に対して傾斜し
    ている電荷放出材料の前記部分（１４；３０）の上面
    （１５；３１）および小さな曲率半径の部分（１６；３
    ２）を形成することを特徴とする平面ＦＥＤスクリーン
    の製造方法。
  5. 【請求項５】 請求項４記載の平面ＦＥＤスクリーンの
    製造方法であって、導電材料の層（１２；２９）を形成
    する前記方法は、化学蒸着によって行われることを特徴
    とする平面ＦＥＤスクリーンの製造方法。
  6. 【請求項６】 請求項４または５記載の平面ＦＥＤスク
    リーンの製造方法であって、前記導電材料は、タングス
    テン、ドープした単結晶のシリコンおよびドープしたア
    モルファスシリコンからなるグループから選択されるこ
    とを特徴とする平面ＦＥＤスクリーンの製造方法。
  7. 【請求項７】 請求項１〜６のいずれか１項に記載の平
    面ＦＥＤスクリーンの製造方法であって、前記第１およ
    び第２の導電層（３，８）は、クローム、モリブデン、
    アルミニウム、ニオブ、タングステン、タングステン珪
    化物、チタン珪化物、およびドープしたアモルファスお
    よび単結晶のシリコンからなるグループから選択された
    材料から形成されることを特徴とする平面ＦＥＤスクリ
    ーンの製造方法。
  8. 【請求項８】 請求項４〜７のいずれか１項に記載の平
    面ＦＥＤスクリーンの製造方法であって、導電材料の層
    （１２；２９）を形成する前記ステップの前に接着層
    （１１；２８）が堆積されることを特徴とする平面ＦＥ
    Ｄスクリーンの製造方法。
  9. 【請求項９】 請求項８記載の平面ＦＥＤスクリーンの
    製造方法であって、前記導電材料はタングステンであ
    り、前記接着層はチタン／チタン窒化物からなることを
    特徴とする平面ＦＥＤスクリーンの製造方法。
  10. 【請求項１０】 請求項４〜９のいずれか１項に記載の
    平面ＦＥＤスクリーンの製造方法であって、異方性エッ
    チングの前記ステップは、電荷放出材料の前記部分（１
    ４；３０）の高さを低くするためにオーバエッチングす
    ることからなることを特徴とする平面ＦＥＤスクリーン
    の製造方法。
  11. 【請求項１１】 請求項１〜１０のいずれか１項に記載
    の平面ＦＥＤスクリーンの製造方法であって、開口部
    （２７）を形成する前記ステップは、前記第２の導電層
    の中に第１のキャビティ（２２）を形成するステップか
    らなり、前記第１のキャビティは横方向の壁を画定し、
    前記第１のキャビティの前記横方向の壁を囲むスペーサ
    （２５）を形成し、また前記絶縁層（６）の中に前記ス
    ペーサによってマスクされた第２のキャビティを形成す
    ることを特徴とする平面ＦＥＤスクリーンの製造方法。
  12. 【請求項１２】 請求項１１記載の平面ＦＥＤスクリー
    ンの製造方法であって、スペーサ（２５）を形成する前
    記ステップは、前記第２の導電層（８）の上および前記
    第１のキャビティ（２２）の中にスペーシング層（２
    ３）を形成し、前記スペーシング層を異方性エッチング
    するステップからなることを特徴とする平面ＦＥＤスク
    リーンの製造方法。
  13. 【請求項１３】 請求項１２記載の平面ＦＥＤスクリー
    ンの製造方法であって、前記スペーシング層（２３）が
    窒化物でできていることを特徴とする平面ＦＥＤスクリ
    ーンの製造方法。
  14. 【請求項１４】 請求項１１〜１３のいずれか１項に記
    載の平面ＦＥＤスクリーンの製造方法であって、前記ス
    ペーシング層（２３）を異方性エッチングする前記方法
    に、前記スペーサ（２５）を取り除くステップが続くこ
    とを特徴とする平面ＦＥＤスクリーンの製造方法。
  15. 【請求項１５】 カソード領域（３，５）と、前記カソ
    ード領域上の絶縁領域（６）と、前記絶縁領域上のグリ
    ッド領域（８）と、前記絶縁領域中の多数の開口部（１
    ８）と、前記開口部中の多数の放出構造体（１４：３
    ０）とからなり、前記放出構造体が前記カソード領域
    （３，５）に電気的に接続されるとともに前記グリッド
    領域（８）に対向し前記グリッド領域（８）から距離を
    おいて配置されている平面ＦＥＤスクリーンであって、 前記放出構造体（１４；３０）が前記グリッド領域に対
    向する端面（１５；３１）を備えた管状体であり、前記
    端面は内側に傾斜するとともに小さい曲率半径の部分
    （１６；３２）を有することを特徴とする平面ＦＥＤス
    クリーン。
  16. 【請求項１６】 請求項１５記載の平面ＦＥＤスクリー
    ンであって、前記放出構造体（１４；３０）が円筒形で
    あることを特徴とする平面ＦＥＤスクリーン。
JP27109497A 1996-10-04 1997-10-03 平面ｆｅｄスクリーンの製造方法および平面ｆｅｄスクリーン Pending JPH10188785A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP96830509A EP0834897B1 (en) 1996-10-04 1996-10-04 Method of fabricating flat field emission display screens and flat screen obtained thereby
IT96830509.4 1996-10-04

Publications (1)

Publication Number Publication Date
JPH10188785A true JPH10188785A (ja) 1998-07-21

Family

ID=8226026

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27109497A Pending JPH10188785A (ja) 1996-10-04 1997-10-03 平面ｆｅｄスクリーンの製造方法および平面ｆｅｄスクリーン

Country Status (5)

Country Link
US (2) US6036566A (ja)
EP (1) EP0834897B1 (ja)
JP (1) JPH10188785A (ja)
CN (1) CN1122294C (ja)
DE (1) DE69621017T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936484B2 (en) 1998-10-16 2005-08-30 Kabushiki Kaisha Toyota Chuo Kenkyusho Method of manufacturing semiconductor device and semiconductor device
KR100705837B1 (ko) * 2005-07-29 2007-04-10 엘지전자 주식회사 전계방출 표시 장치 및 그 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6168491B1 (en) * 1998-03-23 2001-01-02 The United States Of America As Represented By The Secretary Of The Navy Method of forming field emitter cell and array with vertical thin-film-edge emitter
FR2779243B1 (fr) * 1998-05-26 2000-07-07 Commissariat Energie Atomique Procede de realisation par photolithographie d'ouvertures auto-alignees sur une structure, en particulier pour ecran plat a micropointes
GB2349271B (en) * 1998-07-23 2001-08-29 Sony Corp Cold cathode field emission device and cold cathode field emission display
GB2339961B (en) * 1998-07-23 2001-08-29 Sony Corp Processes for the production of cold cathode field emission devices and cold cathode field emission displays
US6297587B1 (en) 1998-07-23 2001-10-02 Sony Corporation Color cathode field emission device, cold cathode field emission display, and process for the production thereof
EP1073090A3 (en) * 1999-07-27 2003-04-16 Iljin Nanotech Co., Ltd. Field emission display device using carbon nanotubes and manufacturing method thereof
JP2001043790A (ja) * 1999-07-29 2001-02-16 Sony Corp 冷陰極電界電子放出素子の製造方法及び冷陰極電界電子放出表示装置の製造方法
TW439303B (en) * 1999-11-22 2001-06-07 Nat Science Council Manufacturing method of field emission device
JP4023076B2 (ja) * 2000-07-27 2007-12-19 富士通株式会社 表裏導通基板及びその製造方法
GB2383187B (en) * 2001-09-13 2005-06-22 Microsaic Systems Ltd Electrode structures
FR2836280B1 (fr) * 2002-02-19 2004-04-02 Commissariat Energie Atomique Structure de cathode a couche emissive formee sur une couche resistive
US7128438B2 (en) * 2004-02-05 2006-10-31 Agilight, Inc. Light display structures
KR101017037B1 (ko) * 2004-02-26 2011-02-23 삼성에스디아이 주식회사 전자 방출 표시장치
US7473577B2 (en) * 2006-08-11 2009-01-06 International Business Machines Corporation Integrated chip carrier with compliant interconnect
JP4474431B2 (ja) 2007-03-26 2010-06-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージおよび該製造方法
KR20140005222A (ko) * 2010-12-30 2014-01-14 쓰리엠 이노베이티브 프로퍼티즈 컴파니 금 대향 층을 갖는 지지 부재를 사용하여 레이저 절단하기 위한 장치 및 방법
TWI435360B (zh) * 2011-10-17 2014-04-21 Au Optronics Corp 場發射顯示器及其顯示陣列基板的製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3755704A (en) 1970-02-06 1973-08-28 Stanford Research Inst Field emission cathode structures and devices utilizing such structures
US3812559A (en) 1970-07-13 1974-05-28 Stanford Research Inst Methods of producing field ionizer and field emission cathode structures
US3665241A (en) 1970-07-13 1972-05-23 Stanford Research Inst Field ionizer and field emission cathode structures and methods of production
US3875442A (en) 1972-06-02 1975-04-01 Matsushita Electric Ind Co Ltd Display panel
FR2593953B1 (fr) 1986-01-24 1988-04-29 Commissariat Energie Atomique Procede de fabrication d'un dispositif de visualisation par cathodoluminescence excitee par emission de champ
US5064369A (en) 1987-01-27 1991-11-12 Tomy, Inc. Orthodontic device
FR2623013A1 (fr) 1987-11-06 1989-05-12 Commissariat Energie Atomique Source d'electrons a cathodes emissives a micropointes et dispositif de visualisation par cathodoluminescence excitee par emission de champ,utilisant cette source
EP0416625B1 (en) * 1989-09-07 1996-03-13 Canon Kabushiki Kaisha Electron emitting device, method for producing the same, and display apparatus and electron scribing apparatus utilizing same.
US5235244A (en) * 1990-01-29 1993-08-10 Innovative Display Development Partners Automatically collimating electron beam producing arrangement
FR2663462B1 (fr) 1990-06-13 1992-09-11 Commissariat Energie Atomique Source d'electrons a cathodes emissives a micropointes.
JP3054205B2 (ja) * 1991-02-20 2000-06-19 株式会社リコー 電子放出素子集積基板
JP3116398B2 (ja) * 1991-03-13 2000-12-11 ソニー株式会社 平面型電子放出素子の製造方法及び平面型電子放出素子
US5457355A (en) * 1993-12-01 1995-10-10 Sandia Corporation Asymmetrical field emitter
US5714837A (en) * 1994-12-09 1998-02-03 Zurn; Shayne Matthew Vertical field emission devices and methods of fabrication with applications to flat panel displays
KR100205051B1 (ko) * 1995-12-22 1999-06-15 정선종 필드 에미션 디스플레이 소자의 제조방법
US5865659A (en) * 1996-06-07 1999-02-02 Candescent Technologies Corporation Fabrication of gated electron-emitting device utilizing distributed particles to define gate openings and utilizing spacer material to control spacing between gate layer and electron-emissive elements

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936484B2 (en) 1998-10-16 2005-08-30 Kabushiki Kaisha Toyota Chuo Kenkyusho Method of manufacturing semiconductor device and semiconductor device
KR100705837B1 (ko) * 2005-07-29 2007-04-10 엘지전자 주식회사 전계방출 표시 장치 및 그 제조 방법

Also Published As

Publication number Publication date
EP0834897B1 (en) 2002-05-02
DE69621017D1 (de) 2002-06-06
US6036566A (en) 2000-03-14
US6465950B1 (en) 2002-10-15
DE69621017T2 (de) 2002-10-31
CN1178998A (zh) 1998-04-15
CN1122294C (zh) 2003-09-24
EP0834897A1 (en) 1998-04-08

Similar Documents

Publication Publication Date Title
US5151061A (en) Method to form self-aligned tips for flat panel displays
JPH10188785A (ja) 平面ｆｅｄスクリーンの製造方法および平面ｆｅｄスクリーン
US6144144A (en) Patterned resistor suitable for electron-emitting device
US5663608A (en) Field emission display devices, and field emisssion electron beam source and isolation structure components therefor
US6710539B2 (en) Field emission devices having structure for reduced emitter tip to gate spacing
US5865657A (en) Fabrication of gated electron-emitting device utilizing distributed particles to form gate openings typically beveled and/or combined with lift-off or electrochemical removal of excess emitter material
US5656525A (en) Method of manufacturing high aspect-ratio field emitters for flat panel displays
US6630781B2 (en) Insulated electrode structures for a display device
JP2002505503A (ja) 大領域ｆｅｄ装置及び方法
US5965898A (en) High aspect ratio gated emitter structure, and method of making
US6495955B1 (en) Structure and method for improved field emitter arrays
US6391670B1 (en) Method of forming a self-aligned field extraction grid
US6924158B2 (en) Electrode structures
US6379572B1 (en) Flat panel display with spaced apart gate emitter openings
JP3012517B2 (ja) 電子放出素子及びその製造方法
US6045425A (en) Process for manufacturing arrays of field emission tips
JP3084768B2 (ja) 電界放出型陰極装置
JP3502883B2 (ja) 冷電子放出素子及びその製造方法
KR100257568B1 (ko) 전계방출표시 소자의 필드 에미터 어레이 형성방법
KR20010020824A (ko) 냉음극 전계 방출 소자와 그 제조 방법 및 냉음극 전계방출 표시 장치
KR100301616B1 (ko) 전계방사형(電界放射型)소자의제조방법
KR100852764B1 (ko) 수평 전계방출 반도체 진공관 및 그 제조방법
JPH09259739A (ja) 電子放出素子及びその製造方法
JP2000195412A (ja) 冷陰極電界電子放出素子及びその製造方法、並びに、冷陰極電界電子放出表示装置
JP2001110300A (ja) 電界放出陰極

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061003

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070306