JPH05314892A - 電界放出陰極装置 - Google Patents
電界放出陰極装置Info
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- JPH05314892A JPH05314892A JP11276592A JP11276592A JPH05314892A JP H05314892 A JPH05314892 A JP H05314892A JP 11276592 A JP11276592 A JP 11276592A JP 11276592 A JP11276592 A JP 11276592A JP H05314892 A JPH05314892 A JP H05314892A
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- cathode electrode
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Abstract
(57)【要約】
【目的】 電界放出陰極装置に関し、半導体基板を用い
る場合に好便にカソード電極層の絶縁を行うことのでき
るようにすることを目的とする。 【構成】 カソード電極層に接続されたエミッタティッ
プ１８が、積層された絶縁層２０及びゲート電極層２２
に設けられた穴２４に配置されている電界放出陰極装置
において、カソード電極層１６は半導体基板１４の表面
に設けられ、かつ該半導体基板１４の表面の導電型とは
異なった導電型の半導体で形成されている構成とする。
る場合に好便にカソード電極層の絶縁を行うことのでき
るようにすることを目的とする。 【構成】 カソード電極層に接続されたエミッタティッ
プ１８が、積層された絶縁層２０及びゲート電極層２２
に設けられた穴２４に配置されている電界放出陰極装置
において、カソード電極層１６は半導体基板１４の表面
に設けられ、かつ該半導体基板１４の表面の導電型とは
異なった導電型の半導体で形成されている構成とする。
Description
【０００１】
【産業上の利用分野】本発明は電界放出陰極装置に関す
る。
る。
【０００２】
【従来の技術】電界放出陰極装置はカソード電極層に接
続された円錐状のエミッタティップを有し、エミッタテ
ィップは電子引き出し用のゲート電極層に設けた穴内に
配置され、エミッタティップの先端の電子放出部がゲー
ト電極層の穴壁と対向し、エミッタティップとゲート電
極層との間に電圧を印加すると、エミッタティップの先
端の電子放出部に大きな電界がかかり、電界放出が起き
る。
続された円錐状のエミッタティップを有し、エミッタテ
ィップは電子引き出し用のゲート電極層に設けた穴内に
配置され、エミッタティップの先端の電子放出部がゲー
ト電極層の穴壁と対向し、エミッタティップとゲート電
極層との間に電圧を印加すると、エミッタティップの先
端の電子放出部に大きな電界がかかり、電界放出が起き
る。
【０００３】電界放出陰極装置は、蒸着やエッチング等
の半導体の微細加工技術を用いて製造され、ミクロンオ
ーダーの微小な電界放出陰極をもつマイクロ真空管とし
て用いられる。マイクロ真空管は半導体素子と比較して
電子の移動度が大きく、高速、高温動作、放射損傷に強
い。これらの特徴を生かし、電界放出陰極装置は、マイ
クロウェーブ素子、超高速演算素子や、放射線環境（宇
宙、原子炉等）や高温環境での使用、表示素子等への応
用が期待できる。
の半導体の微細加工技術を用いて製造され、ミクロンオ
ーダーの微小な電界放出陰極をもつマイクロ真空管とし
て用いられる。マイクロ真空管は半導体素子と比較して
電子の移動度が大きく、高速、高温動作、放射損傷に強
い。これらの特徴を生かし、電界放出陰極装置は、マイ
クロウェーブ素子、超高速演算素子や、放射線環境（宇
宙、原子炉等）や高温環境での使用、表示素子等への応
用が期待できる。
【０００４】
【発明が解決しようとする課題】電界放出陰極装置は、
基板上にカソード電極層を設け、カソード電極層上に円
錐状のエミッタティップを設けたものである。例えば表
示素子等のように多数のエミッタティップを設ける場
合、カソード電極層を多数設けることが必要であり、ま
た例えば電界放出陰極装置を用いてマトリクス状の表示
装置を構成する場合、多数列のカソード電極層を平行に
設けることが必要になる。基板がガラス基板のように絶
縁性のものの場合には多数のカソード電極層を基板上に
直接設けても絶縁の問題はない。しかし、シリコン等の
半導体基板を用いる場合、半導体基板に導電性があるの
で、カソード電極層を半導体基板上に直接設けることが
できず、カソード電極層の絶縁を施すことが必要であ
る。本発明の目的は、半導体基板を用いる場合に好便に
カソード電極層の絶縁を行うことのできる電界放出陰極
装置を提供することである。
基板上にカソード電極層を設け、カソード電極層上に円
錐状のエミッタティップを設けたものである。例えば表
示素子等のように多数のエミッタティップを設ける場
合、カソード電極層を多数設けることが必要であり、ま
た例えば電界放出陰極装置を用いてマトリクス状の表示
装置を構成する場合、多数列のカソード電極層を平行に
設けることが必要になる。基板がガラス基板のように絶
縁性のものの場合には多数のカソード電極層を基板上に
直接設けても絶縁の問題はない。しかし、シリコン等の
半導体基板を用いる場合、半導体基板に導電性があるの
で、カソード電極層を半導体基板上に直接設けることが
できず、カソード電極層の絶縁を施すことが必要であ
る。本発明の目的は、半導体基板を用いる場合に好便に
カソード電極層の絶縁を行うことのできる電界放出陰極
装置を提供することである。
【０００５】
【課題を解決するための手段】本発明による電界放出陰
極装置は、カソード電極層に接続されたエミッタティッ
プ１８が、積層された絶縁層２０及びゲート電極層２２
に設けられた穴２４に配置されている電界放出陰極装置
において、カソード電極層１６は半導体基板１４の表面
に設けられ、かつ該半導体基板１４の表面の導電型とは
異なった導電型の半導体で形成されていることを特徴と
するものである。
極装置は、カソード電極層に接続されたエミッタティッ
プ１８が、積層された絶縁層２０及びゲート電極層２２
に設けられた穴２４に配置されている電界放出陰極装置
において、カソード電極層１６は半導体基板１４の表面
に設けられ、かつ該半導体基板１４の表面の導電型とは
異なった導電型の半導体で形成されていることを特徴と
するものである。
【０００６】
【作用】上記した構成においては、カソード電極層と半
導体基板との間に例えばＰ−Ｎ接合が形成される。半導
体基板は全てのカソード電極層に対して共通であり、各
カソード電極層と半導体基板との間のＰ−Ｎ接合の向き
は全て同じである。このため、あるカソード電極層から
半導体基板を通って他のカソード電極層への電流は実質
的になく、カソード電極層相互間は電気的に絶縁された
ものとなる。よって、好便にカソード電極層の絶縁を行
うことができる。
導体基板との間に例えばＰ−Ｎ接合が形成される。半導
体基板は全てのカソード電極層に対して共通であり、各
カソード電極層と半導体基板との間のＰ−Ｎ接合の向き
は全て同じである。このため、あるカソード電極層から
半導体基板を通って他のカソード電極層への電流は実質
的になく、カソード電極層相互間は電気的に絶縁された
ものとなる。よって、好便にカソード電極層の絶縁を行
うことができる。
【０００７】
【実施例】図１から図３は本発明による電界放出陰極装
置１０の第１実施例を示す図である。電界放出陰極装置
１０は例えば陽極１２と対向して真空中に封入され、電
界放出陰極装置１０で生じた電子が陽極１２に向かって
飛び出すようになっている。
置１０の第１実施例を示す図である。電界放出陰極装置
１０は例えば陽極１２と対向して真空中に封入され、電
界放出陰極装置１０で生じた電子が陽極１２に向かって
飛び出すようになっている。
【０００８】図１に示されるように、電界放出陰極装置
１０は、ｎ型のシリコン基板１４上に設けられたｐ型の
シリコンからなるカソード電極層１６を含む。カソード
電極層１６の上には円錐状のエミッタティップ１８が形
成されている。エミッタティップ１８は、カソード電極
層１６から円錐状に立ち上がる。図１の実施例では、エ
ミッタティップ１８はカソード電極層１６を形成した後
でカソード電極層１６の表面を円錐状に形成した構成と
なっている。しかし、エミッタティップ１８はカソード
電極層１６の表面に高融点金属を蒸着して形成すること
もできる。
１０は、ｎ型のシリコン基板１４上に設けられたｐ型の
シリコンからなるカソード電極層１６を含む。カソード
電極層１６の上には円錐状のエミッタティップ１８が形
成されている。エミッタティップ１８は、カソード電極
層１６から円錐状に立ち上がる。図１の実施例では、エ
ミッタティップ１８はカソード電極層１６を形成した後
でカソード電極層１６の表面を円錐状に形成した構成と
なっている。しかし、エミッタティップ１８はカソード
電極層１６の表面に高融点金属を蒸着して形成すること
もできる。
【０００９】図２に示されるように、多数のカソード電
極層１６が平行に長く延びて形成される。絶縁層２０が
カソード電極層１６を覆ってシリコン基板１４の全面に
設けられる。さらに、ゲート電極層２２が絶縁層２０の
上に積層される。ゲート電極層２２はカソード電極層１
６と垂直に長く延びて形成され、ゲート電極層２２とカ
ソード電極層１６とはマトリクスを形成する。
極層１６が平行に長く延びて形成される。絶縁層２０が
カソード電極層１６を覆ってシリコン基板１４の全面に
設けられる。さらに、ゲート電極層２２が絶縁層２０の
上に積層される。ゲート電極層２２はカソード電極層１
６と垂直に長く延びて形成され、ゲート電極層２２とカ
ソード電極層１６とはマトリクスを形成する。
【００１０】図１から図３において、ゲート電極層２２
とカソード電極層１６との交差部において、絶縁層２０
及びゲート電極層２２には穴２４が設けられる。エミッ
タティップ１８は、絶縁層２０及びゲート電極層２２の
穴２４内をカソード電極層１６から上向きに立ち上がっ
ている。エミッタティップ１８の先端が電子放出部とし
てゲート電極層２２の穴２４の壁と対向する。カソード
電極層１６は電源のマイナス側に接続され、ゲート電極
層２２は電源のプラス側に接続される。よって、エミッ
タティップ１８とゲート電極層２２との間に電圧を印加
すると、エミッタティップ１８の先端の電子放出部に大
きな電界がかかり、電界放出が起きる。このようにして
電界放出陰極装置１０は電子源として利用され、電子は
陽極１２に向かって飛び出す。
とカソード電極層１６との交差部において、絶縁層２０
及びゲート電極層２２には穴２４が設けられる。エミッ
タティップ１８は、絶縁層２０及びゲート電極層２２の
穴２４内をカソード電極層１６から上向きに立ち上がっ
ている。エミッタティップ１８の先端が電子放出部とし
てゲート電極層２２の穴２４の壁と対向する。カソード
電極層１６は電源のマイナス側に接続され、ゲート電極
層２２は電源のプラス側に接続される。よって、エミッ
タティップ１８とゲート電極層２２との間に電圧を印加
すると、エミッタティップ１８の先端の電子放出部に大
きな電界がかかり、電界放出が起きる。このようにして
電界放出陰極装置１０は電子源として利用され、電子は
陽極１２に向かって飛び出す。
【００１１】実施例においては、電界放出陰極装置１０
は表示装置に応用されたものである。９個のエミッタテ
ィップ１８がゲート電極層２２とカソード電極層１６と
の各交差部に１ブロックとして設けられ、これらの９個
のエミッタティップ１８が表示装置の一つの画素を形成
するようになっている。各画素はマトリクス駆動され
る。
は表示装置に応用されたものである。９個のエミッタテ
ィップ１８がゲート電極層２２とカソード電極層１６と
の各交差部に１ブロックとして設けられ、これらの９個
のエミッタティップ１８が表示装置の一つの画素を形成
するようになっている。各画素はマトリクス駆動され
る。
【００１２】図１においては、３個のエミッタティップ
１８が各カソード電極層１６の上に設けられているのが
示されている。右側の３個のエミッタティップ１８を含
むカソード電極層１６には電圧が印加されており、それ
によって矢印で示されるように電子が放出されている。
その左側のカソード電極層１６には電圧が印加されてい
ず、電子は放出されない。
１８が各カソード電極層１６の上に設けられているのが
示されている。右側の３個のエミッタティップ１８を含
むカソード電極層１６には電圧が印加されており、それ
によって矢印で示されるように電子が放出されている。
その左側のカソード電極層１６には電圧が印加されてい
ず、電子は放出されない。
【００１３】各カソード電極層１６とシリコン基板１４
との間にはＰ−Ｎ接合が形成される。シリコン基板１４
は全てのカソード電極層１６に対して共通であり、各カ
ソード電極層１６とシリコン基板１４との間のＰ−Ｎ接
合の向きは全て同じである。図１においては、このＰ−
Ｎ接合はカソード電極層１６からシリコン基板１４に向
かう方向が順方向となるダイオードを形成する。従っ
て、右側のカソード電極層１６からシリコン基板１４に
向かって電流が流れるようなことがあるにしても、その
電流が、シリコン基板１４からその他のカソード電極層
１６に向かって流れることはない。よって、カソード電
極層１６相互間は電気的に絶縁されたものとなる。この
ようにして、好便にカソード電極層の絶縁を行うことが
できる。この実施例では、ｎ型のシリコン基板１４上に
ｐ型のシリコンからなるカソード電極層１６が設けられ
た構成であったが、本発明では、導電型を逆にして、ｐ
型のシリコン基板１４上にｎ型のシリコンからなるカソ
ード電極層１６が設けられた構成とすることもできる。
との間にはＰ−Ｎ接合が形成される。シリコン基板１４
は全てのカソード電極層１６に対して共通であり、各カ
ソード電極層１６とシリコン基板１４との間のＰ−Ｎ接
合の向きは全て同じである。図１においては、このＰ−
Ｎ接合はカソード電極層１６からシリコン基板１４に向
かう方向が順方向となるダイオードを形成する。従っ
て、右側のカソード電極層１６からシリコン基板１４に
向かって電流が流れるようなことがあるにしても、その
電流が、シリコン基板１４からその他のカソード電極層
１６に向かって流れることはない。よって、カソード電
極層１６相互間は電気的に絶縁されたものとなる。この
ようにして、好便にカソード電極層の絶縁を行うことが
できる。この実施例では、ｎ型のシリコン基板１４上に
ｐ型のシリコンからなるカソード電極層１６が設けられ
た構成であったが、本発明では、導電型を逆にして、ｐ
型のシリコン基板１４上にｎ型のシリコンからなるカソ
ード電極層１６が設けられた構成とすることもできる。
【００１４】図４は、ｐ型のシリコンからなるカソード
電極層１６（又はｎ型のシリコンからなるカソード電極
層１６）にエミッタティップ１８を形成する工程を示す
図である。まず（Ａ）に示されるように、カソード電極
層１６のエミッタティップ１８を形成する位置に円形マ
スク４６を設ける。このマスク４６の大きさはミクロン
オーダーであり、図１から図３の穴２４に相当する。
電極層１６（又はｎ型のシリコンからなるカソード電極
層１６）にエミッタティップ１８を形成する工程を示す
図である。まず（Ａ）に示されるように、カソード電極
層１６のエミッタティップ１８を形成する位置に円形マ
スク４６を設ける。このマスク４６の大きさはミクロン
オーダーであり、図１から図３の穴２４に相当する。
【００１５】次にマスク４６の下部にアンダーカットが
生じるまでドライエッチング又は異方性エッチングによ
りエッチングする（Ｂ）。エッチングをマスク４６が取
れないうちに終了させる。すると、カソード電極層１６
の表面が切頭円錐形状になる。次に熱酸化、又は陽極酸
化等により酸化すると、カソード電極層１６の表面及び
切頭円錐形状の外周部が酸化部分４８となり、中心部の
未酸化部分が鋭いティップ状になる（Ｃ）。
生じるまでドライエッチング又は異方性エッチングによ
りエッチングする（Ｂ）。エッチングをマスク４６が取
れないうちに終了させる。すると、カソード電極層１６
の表面が切頭円錐形状になる。次に熱酸化、又は陽極酸
化等により酸化すると、カソード電極層１６の表面及び
切頭円錐形状の外周部が酸化部分４８となり、中心部の
未酸化部分が鋭いティップ状になる（Ｃ）。
【００１６】その後で絶縁膜２０及びゲート電極膜２２
を形成する。この場合、（Ｄ）に示されるように、絶縁
膜２０となる材料層５０及びゲート電極膜２２となる材
料層５２を蒸着により形成する。マスク４６がまだ付着
したままであるので、材料層５０，５２はマスク４６の
ない部位ではカソード膜１６上に堆積するが、マスク４
６のある部位ではマスク４６の上に堆積し、絶縁膜２０
及びゲート電極膜２２の穴２４が自動的に形成されるこ
とになる。最後に、（Ｅ）に示されるように、切頭円錐
形状の酸化部分４８を選択的にエッチングする。する
と、マスク４６及びその上の材料層も除去される。この
ようにして電界放出陰極装置１０が製造される。
を形成する。この場合、（Ｄ）に示されるように、絶縁
膜２０となる材料層５０及びゲート電極膜２２となる材
料層５２を蒸着により形成する。マスク４６がまだ付着
したままであるので、材料層５０，５２はマスク４６の
ない部位ではカソード膜１６上に堆積するが、マスク４
６のある部位ではマスク４６の上に堆積し、絶縁膜２０
及びゲート電極膜２２の穴２４が自動的に形成されるこ
とになる。最後に、（Ｅ）に示されるように、切頭円錐
形状の酸化部分４８を選択的にエッチングする。する
と、マスク４６及びその上の材料層も除去される。この
ようにして電界放出陰極装置１０が製造される。
【００１７】図５は、カソード電極層１６の上にエミッ
タティップ１８を形成する別の工程の例を示す図であ
る。（Ａ）においては、最初にカソード電極層１６の上
に絶縁膜２０及びゲート電極膜２２を蒸着により形成
し、エッチングにより穴２４を形成する。次にゲート電
極膜２２の上に犠牲層６０を蒸着する。この場合、蒸着
を斜め方向から行うことにより、犠牲層６０が穴２４の
縁部に達するようにする。次に（Ｃ）に示されるよう
に、エミッタティップ１８の材料６２を蒸着する。この
場合、穴２４はエミッタティップ１８の材料６２により
次第に閉塞されていき、カソード電極層１６の上に円錐
形状のエミッタティップ１８が形成される。最後に
（Ｄ）に示されるように、犠牲層６０をエッチング除去
すると、不要な材料６２も除去される。
タティップ１８を形成する別の工程の例を示す図であ
る。（Ａ）においては、最初にカソード電極層１６の上
に絶縁膜２０及びゲート電極膜２２を蒸着により形成
し、エッチングにより穴２４を形成する。次にゲート電
極膜２２の上に犠牲層６０を蒸着する。この場合、蒸着
を斜め方向から行うことにより、犠牲層６０が穴２４の
縁部に達するようにする。次に（Ｃ）に示されるよう
に、エミッタティップ１８の材料６２を蒸着する。この
場合、穴２４はエミッタティップ１８の材料６２により
次第に閉塞されていき、カソード電極層１６の上に円錐
形状のエミッタティップ１８が形成される。最後に
（Ｄ）に示されるように、犠牲層６０をエッチング除去
すると、不要な材料６２も除去される。
【００１８】図６は本発明の第２実施例の電界放出陰極
装置１０を示す図である。この例では、電界放出陰極装
置１０は、ｎ型のシリコン基板１４上に設けられたｐ型
のシリコンからなるカソード電極層１６と、カソード電
極層１６の上に設けられた円錐状のエミッタティップ１
８と、絶縁層２０の上に設けられたゲート電極層２２と
からなる。エミッタティップ１８は絶縁層２０及びゲー
ト電極層２２の穴２４内に位置している。この実施例で
は、金属配線パターン６４によりカソード電極層１６と
電源とを接続している。金属配線パターン６４は絶縁層
２０あるいはその他の絶縁層内に適当に設けられる。こ
のように半導体のみでカソード電極層１６を作ると電気
抵抗が大きいのを、金属配線パターン６４を併用するこ
とにより電圧降下が大きくなるのを防止する。
装置１０を示す図である。この例では、電界放出陰極装
置１０は、ｎ型のシリコン基板１４上に設けられたｐ型
のシリコンからなるカソード電極層１６と、カソード電
極層１６の上に設けられた円錐状のエミッタティップ１
８と、絶縁層２０の上に設けられたゲート電極層２２と
からなる。エミッタティップ１８は絶縁層２０及びゲー
ト電極層２２の穴２４内に位置している。この実施例で
は、金属配線パターン６４によりカソード電極層１６と
電源とを接続している。金属配線パターン６４は絶縁層
２０あるいはその他の絶縁層内に適当に設けられる。こ
のように半導体のみでカソード電極層１６を作ると電気
抵抗が大きいのを、金属配線パターン６４を併用するこ
とにより電圧降下が大きくなるのを防止する。
【００１９】図７は本発明の第３実施例の電界放出陰極
装置１０を示す図である。この例は、シリコン基板１４
にトランジスタ６４を形成した例を示す図である。シリ
コン基板１４はｎ+ 型シリコンの上にｎ型シリコンをエ
ピタキシャル成長させてトランジスタ６４のコレクタ６
６とし、その表面にベース６８となるｐ型領域、及びエ
ミッタ７０となるｎ型領域を次々に形成したものであ
る。この場合、エミッタ７０はエミッタティップ１８の
直下にあってカソード電極層となっている。カソードラ
イン７２はベース６８に接続され、シリコン基板１４は
ｎ+ 型シリコン領域の下面には電源電極７４が設けられ
る。従って、この場合には、エミッタティップ１８の電
子放出電流は電源電極７４から供給され、カソードライ
ン７２はトランジスタ６４のオンオフ制御電流を流すだ
けでよいので、カソードライン７２を流れる電流の電圧
降下が小さい特徴がある。
装置１０を示す図である。この例は、シリコン基板１４
にトランジスタ６４を形成した例を示す図である。シリ
コン基板１４はｎ+ 型シリコンの上にｎ型シリコンをエ
ピタキシャル成長させてトランジスタ６４のコレクタ６
６とし、その表面にベース６８となるｐ型領域、及びエ
ミッタ７０となるｎ型領域を次々に形成したものであ
る。この場合、エミッタ７０はエミッタティップ１８の
直下にあってカソード電極層となっている。カソードラ
イン７２はベース６８に接続され、シリコン基板１４は
ｎ+ 型シリコン領域の下面には電源電極７４が設けられ
る。従って、この場合には、エミッタティップ１８の電
子放出電流は電源電極７４から供給され、カソードライ
ン７２はトランジスタ６４のオンオフ制御電流を流すだ
けでよいので、カソードライン７２を流れる電流の電圧
降下が小さい特徴がある。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
比較的に簡単に且つ確実にカソード電極層の絶縁を行う
ことのできる電界放出陰極装置を得ることができる。
比較的に簡単に且つ確実にカソード電極層の絶縁を行う
ことのできる電界放出陰極装置を得ることができる。
【図１】本発明の第１実施例を示す図である。
【図２】図１の電界放出陰極装置の斜視図である。
【図３】図２の部分拡大図である。
【図４】エミッタティップの製造工程を示す図である。
【図５】エミッタティップの別の製造工程を示す図であ
る。
る。
【図６】本発明の第２実施例を示す図である。
【図７】本発明の第３実施例を示す図である。
１４…基板 １６…カソード電極層 １８…エミッタティップ ２０…絶縁層 ２２…ゲート電極層 ２４…穴
Claims (5)
- 【請求項１】 カソード電極層に接続されたエミッタテ
ィップ（１８）が、積層された絶縁層（２０）及びゲー
ト電極層（２２）に設けられた穴（２４）に配置されて
いる電界放出陰極装置において、カソード電極層（１
６）は半導体基板（１４）の表面に設けられ、かつ該半
導体基板（１４）の表面の導電型とは異なった導電型の
半導体で形成されていることを特徴とする電界放出陰極
装置。 - 【請求項２】 該カソード電極層（１６）が該ゲート電
極層とともにマトリクス状に帯状に延びることを特徴と
する請求項１に記載の電界放出陰極装置。 - 【請求項３】 該カソード電極層（１６）が基板上に形
成した金属配線（６４）に接続されることを特徴とする
請求項１に記載の電界放出陰極装置。 - 【請求項４】 該半導体基板にはトランジスタ（６５）
が形成され、該エミッタティップ（１８）が該トランジ
スタを介してカソード電極ライン（７２）に接続される
ことを特徴とする請求項１に記載の電界放出陰極装置。 - 【請求項５】 該トランジスタのゲートを該カソードラ
イン（７２）に接続したことを特徴とする請求項４に記
載の電界放出陰極装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11276592A JPH05314892A (ja) | 1992-05-01 | 1992-05-01 | 電界放出陰極装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11276592A JPH05314892A (ja) | 1992-05-01 | 1992-05-01 | 電界放出陰極装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314892A true JPH05314892A (ja) | 1993-11-26 |
Family
ID=14594960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11276592A Pending JPH05314892A (ja) | 1992-05-01 | 1992-05-01 | 電界放出陰極装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314892A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326729B1 (en) | 1999-02-22 | 2001-12-04 | Tohoku University | Field emission cathode and electromagnetic wave generating apparatus comprising the same |
| JP2004221073A (ja) * | 2002-12-27 | 2004-08-05 | Semiconductor Energy Lab Co Ltd | 電界放出素子及びその作製方法 |
| JP2010108942A (ja) * | 2002-12-27 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | 電界放出素子の作製方法 |
-
1992
- 1992-05-01 JP JP11276592A patent/JPH05314892A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326729B1 (en) | 1999-02-22 | 2001-12-04 | Tohoku University | Field emission cathode and electromagnetic wave generating apparatus comprising the same |
| JP2004221073A (ja) * | 2002-12-27 | 2004-08-05 | Semiconductor Energy Lab Co Ltd | 電界放出素子及びその作製方法 |
| JP2010108942A (ja) * | 2002-12-27 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | 電界放出素子の作製方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010612 |